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KR101053666B1 - Layout structure of semiconductor device - Google Patents

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KR101053666B1
KR101053666B1 KR1020090070615A KR20090070615A KR101053666B1 KR 101053666 B1 KR101053666 B1 KR 101053666B1 KR 1020090070615 A KR1020090070615 A KR 1020090070615A KR 20090070615 A KR20090070615 A KR 20090070615A KR 101053666 B1 KR101053666 B1 KR 101053666B1
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연은미
김재환
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주식회사 하이닉스반도체
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Abstract

효율적인 파워 메시를 포함하는 반도체 장치의 레이아웃 구조가 개시된다. 이를 위한 반도체 장치의 레이아웃 구조는 제1 배선층에 소정의 간격을 두고 배치되는 다수의 패드; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제1 파워라인과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제1 파워라인을 서로 연결하기 위한 적어도 하나의 제1 파워 연결라인을 포함하는 제1 파워 메시; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치 - 상기 복수의 제1 파워라인보다 더 외곽에 배치됨 - 되는 복수의 제2 파워라인을 포함하는 제2 파워 메시; 제2 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제3 파워라인 - 상기 제2 파워 메시와 콘택(Contact)을 통해서 접속됨 - 과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제3 파워라인을 서로 연결하기 위한 적어도 하나의 제2 파워 연결라인을 포함하는 제3 파워 메시; 및 상기 제2 배선층에서 상기 다수의 패드와 상기 복수의 제3 파워라인 사이에 배치된 복수의 제4 파워라인 - 상기 제1 파워 메시와 콘택(Contact)을 통해서 접속됨 - 을 포함하는 제4 파워 메시를 포함한다.

Figure R1020090070615

파워 메시, 반도체 장치, 레이아웃, 파워 전달, 패드

A layout structure of a semiconductor device including an efficient power mesh is disclosed. The layout structure of the semiconductor device for this purpose includes a plurality of pads disposed at predetermined intervals in the first wiring layer; At least one first power connection line disposed between the plurality of pads in the first wiring layer, and at least one first power connection line disposed between the plurality of pads to connect the plurality of first power lines to each other; A first power mesh comprising a; A second power mesh including a plurality of second power lines disposed outside the plurality of pads in the first wiring layer, the second power lines being disposed outside the plurality of first power lines; A plurality of third power lines disposed outside the plurality of pads in a second wiring layer, connected to the second power mesh through a contact, and disposed between the plurality of pads; A third power mesh including at least one second power connection line for connecting the power lines to each other; And a plurality of fourth power lines disposed between the plurality of pads and the plurality of third power lines in the second wiring layer, the fourth power lines being connected to the first power mesh through a contact. Contains the mesh.

Figure R1020090070615

Power Mesh, Semiconductor Device, Layout

Description

반도체 장치의 레이아웃 구조{LAYOUT STRUCTURE FOR SEMICONDUCTOR DEVICE}Layout structure of semiconductor device {LAYOUT STRUCTURE FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 레이아웃 기술에 관한 것으로서, 파워 메시를 구성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout technique of a semiconductor device and relates to a technique for constructing a power mesh.

일반적으로 반도체 장치는 외부 파워를 제공받아 내부회로에 제공하기 위한 파워 메시(Power Mesh)가 구성되어 있다.In general, a semiconductor device has a power mesh configured to receive external power and provide the same to an internal circuit.

도 1은 종래기술의 반도체 장치의 레이아웃 구조를 나타낸 도면이다.1 is a view showing a layout structure of a semiconductor device of the prior art.

도 1을 참조하면 반도체 장치의 레이아웃은, 다수의 패드(10A,10B,10C,10D)와, 다수의 패드(10A,10B,10C,10D)의 외곽에 배치되는 복수의 제1 파워라인(VDD) 및 제2 파워라인(VSS)과, 복수의 제1 파워라인(VDD)을 서로 연결하기 위한 파워 연결라인(C2,C4)과, 복수의 제2 파워라인(VSS)을 서로 연결하기 위한 파워 연결라인(C1,C3)과, 다수의 패드(10A,10B,10C,10D) 사이에 배치되는 내부 신호라인(D1~D6)으로 구성된다.Referring to FIG. 1, a layout of a semiconductor device includes a plurality of pads 10A, 10B, 10C, and 10D and a plurality of first power lines VDD disposed outside the plurality of pads 10A, 10B, 10C, and 10D. ) And a second power line (VSS), the power connection line (C2, C4) for connecting the plurality of first power lines (VDD) and the power for connecting the plurality of second power lines (VSS) to each other It consists of connection lines C1 and C3 and internal signal lines D1 to D6 disposed between the plurality of pads 10A, 10B, 10C, and 10D.

여기에서 다수의 패드(10A,10B,10C,10D)는 제3 금속 배선층에 배치된다.Here, the plurality of pads 10A, 10B, 10C, and 10D are disposed in the third metal wiring layer.

또한, 복수의 제1 파워라인(VDD)은 제3 금속 배선층 및 제2 금속 배선층에 배치되고 콘택(Contact)을 통해서 서로 접속된다. 또한 제1 금속 배선층에 배치되는 파워 연결라인(C2,C4)을 통해서 복수의 제1 파워라인(VDD)은 서로 연결되어 제1 파워 메시(Power Mesh)를 구성한다.In addition, the plurality of first power lines VDD are disposed on the third metal wiring layer and the second metal wiring layer and are connected to each other through a contact. In addition, the plurality of first power lines VDD are connected to each other through the power connection lines C2 and C4 disposed on the first metal wiring layer to form a first power mesh.

또한, 복수의 제2 파워라인(VSS)은 제3 금속 배선층 및 제2 금속 배선층에 배치되고 콘택(Contact)을 통해서 서로 접속된다. 또한 제1 금속 배선층에 배치되는 파워 연결라인(C1,C3)을 통해서 복수의 제2 파워라인(VSS)은 서로 연결되어 제2 파워 메시(Power Mesh)를 구성한다.In addition, the plurality of second power lines VSS are disposed in the third metal wiring layer and the second metal wiring layer and are connected to each other through a contact. In addition, the plurality of second power lines VSS are connected to each other through the power connection lines C1 and C3 disposed on the first metal wiring layer to form a second power mesh.

반도체 장치가 고집적화 되면서 다수의 패드(10A,10B,10C,10D) 사이에 내부 신호라인(D1~D6)이 배치되는데, 제1 금속 배선층에서 다수의 패드(10A,10B,10C,10D) 사이에 내부 신호라인(D1~D6) 및 파워 연결라인(C1~C4)이 모두 배치되어야 하므로 파워 메시(Power Mesh)를 위한 파워 연결라인(C1~C4)의 배치가 힘들어지게 된다.As the semiconductor device is highly integrated, internal signal lines D1 to D6 are disposed between the plurality of pads 10A, 10B, 10C, and 10D, and between the plurality of pads 10A, 10B, 10C, and 10D in the first metal wiring layer. Since both the internal signal lines D1 to D6 and the power connection lines C1 to C4 should be arranged, it becomes difficult to arrange the power connection lines C1 to C4 for the power mesh.

한편, 반도체 장치에서 파워 메시(Power Mesh)가 효과적으로 구성되지 않으면 내부회로에 파워 전달능력이 저하되므로, 전압변동과 같은 문제점이 발생할 수 있다.On the other hand, if the power mesh is not effectively configured in the semiconductor device, power transfer capability is lowered to the internal circuit, and thus problems such as voltage fluctuation may occur.

본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 효율적인 파워 메시를 포함하는 반도체 장치의 레이아웃 구조를 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above technical problem, and an object thereof is to provide a layout structure of a semiconductor device including an efficient power mesh.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 배선층에 소정의 간격을 두고 배치되는 다수의 패드; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제1 파워라인과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제1 파워라인을 서로 연결하기 위한 적어도 하나의 제1 파워 연결라인을 포함하는 제1 파워 메시; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치 - 상기 복수의 제1 파워라인보다 더 외곽에 배치됨 - 되는 복수의 제2 파워라인을 포함하는 제2 파워 메시; 제2 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제3 파워라인 - 상기 제2 파워 메시와 콘택(Contact)을 통해서 접속됨 - 과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제3 파워라인을 서로 연결하기 위한 적어도 하나의 제2 파워 연결라인을 포함하는 제3 파워 메시; 및 상기 제2 배선층에서 상기 다수의 패드와 상기 복수의 제3 파워라인 사이에 배치된 복수의 제4 파워라인 - 상기 제1 파워 메시와 콘택(Contact)을 통해서 접속됨 - 을 포함하는 제4 파워 메시를 포함하는 반도체 장치의 레이아웃 구조가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a plurality of pads disposed at a predetermined interval on the first wiring layer; At least one first power connection line disposed between the plurality of pads in the first wiring layer, and at least one first power connection line disposed between the plurality of pads to connect the plurality of first power lines to each other; A first power mesh comprising a; A second power mesh including a plurality of second power lines disposed outside the plurality of pads in the first wiring layer, the second power lines being disposed outside the plurality of first power lines; A plurality of third power lines disposed outside the plurality of pads in a second wiring layer, connected to the second power mesh through a contact, and disposed between the plurality of pads; A third power mesh including at least one second power connection line for connecting the power lines to each other; And a plurality of fourth power lines disposed between the plurality of pads and the plurality of third power lines in the second wiring layer, the fourth power lines being connected to the first power mesh through a contact. A layout structure of a semiconductor device including a mesh is provided.

본 발명에 따른 레이아웃을 적용한 반도체 장치는 파워 메시(Power Mesh)를 구성하는데 있어서, 공간 활용을 효율적으로 할 수 있다, 또한, 파워 전달능력이 향상되어 내부회로에 안정적으로 파워를 공급할 수 있다.The semiconductor device to which the layout according to the present invention is applied can efficiently utilize space in constructing a power mesh, and can also stably supply power to an internal circuit by improving power transmission capability.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. . For reference, in the drawings and detailed description, terms, symbols, symbols, etc. used to refer to elements, blocks, etc. may be represented by detailed units as necessary, and therefore, the same terms, symbols, symbols, etc. are the same in the entire circuit. Note that it may not refer to.

도 2는 본 발명의 실시예에 따른 반도체 장치의 레이아웃 구조를 나타낸 도면이다.2 is a view showing a layout structure of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면 반도체 장치의 레이아웃은, 제3 금속 배선층에 소정의 간격을 두고 배치되는 다수의 패드(20A,20B,20C,20D)와, 제3 금속 배선층에서 다수의 패드(20A,20B,20C,20D)의 외곽에 배치되는 복수의 제1 파워라인(VDD)과 다수의 패드(20A,20B,20C,20D) 사이에 배치되어 복수의 제1 파워라인(VDD)을 서로 연결하기 위한 적어도 하나의 제1 파워 연결라인을 포함하는 제1 파워 메시와, 제3 금속 배 선층에서 다수의 패드(20A,20B,20C,20D)의 외곽에 배치 - 복수의 제1 파워라인(VDD)보다 더 외곽에 배치됨 - 되는 복수의 제2 파워라인(VSS)을 포함하는 제2 파워 메시와, 제2 금속 배선층에서 다수의 패드(20A,20B,20C,20D)의 외곽에 배치되는 복수의 제3 파워라인(VSS) - 제2 파워 메시와 콘택(Contact)을 통해서 접속됨 - 과, 다수의 패드(20A,20B,20C,20D) 사이에 배치되어 복수의 제3 파워라인(VSS)을 서로 연결하기 위한 적어도 하나의 제2 파워 연결라인을 포함하는 제3 파워 메시와, 제2 금속 배선층에서 다수의 패드(20A,20B,20C,20D)와 복수의 제3 파워라인(VSS) 사이에 배치된 복수의 제4 파워라인(VDD) - 제1 파워 메시와 콘택(Contact)을 통해서 접속됨 - 을 포함하는 제4 파워 메시를 포함한다.Referring to FIG. 2, a layout of a semiconductor device includes a plurality of pads 20A, 20B, 20C, and 20D disposed at predetermined intervals in a third metal wiring layer, and a plurality of pads 20A, 20B, and a plurality of pads in a third metal wiring layer. Disposed between the plurality of first power lines VDD and the plurality of pads 20A, 20B, 20C, and 20D that are disposed outside the 20C and 20D to connect the plurality of first power lines VDD to each other. A first power mesh comprising one first power connection line and arranged outside the plurality of pads 20A, 20B, 20C, and 20D in the third metal wiring layer-more than a plurality of first power lines VDD A second power mesh including a plurality of second power lines VSS, and a plurality of third powers disposed outside the plurality of pads 20A, 20B, 20C, and 20D in the second metal wiring layer. A line VSS-connected to the second power mesh through a contact-and a plurality of third power lines VSS disposed between the plurality of pads 20A, 20B, 20C, and 20D. A third power mesh including at least one second power connection line for connecting to each other, and between the plurality of pads 20A, 20B, 20C, and 20D and the plurality of third power lines VSS in the second metal wiring layer. And a fourth power mesh including a plurality of arranged fourth power lines VDD, which are connected to the first power mesh through a contact.

또한, 참고적으로 본 실시예와 같이 반도체 장치의 레이아웃은 다수의 패드(20A,20B,20C,20D)의 외곽에 배치 - 복수의 제2 파워라인(VSS)보다 더 외곽에 배치됨 - 되는 복수의 내부 파워라인(Internal Power A,B)과, 다수의 패드(20A,20B,20C,20D) 사이에 배치되어 복수의 내부 파워라인(Internal Power A,B)을 서로 연결하기 위한 적어도 하나의 내부 파워 연결라인(C1~C4)을 포함하는 내부 파워 메시를 더 포함하여 구성될 수도 있다.For reference, as shown in the present exemplary embodiment, the layout of the semiconductor device may be arranged on the outside of the plurality of pads 20A, 20B, 20C, and 20D, which are arranged outside the plurality of second power lines VSS. At least one internal power disposed between the internal power lines A and B and the plurality of pads 20A, 20B, 20C, and 20D to connect the plurality of internal power lines A and B to each other. It may be configured to further include an internal power mesh including the connection lines (C1 ~ C4).

여기에서 내부 파워 연결라인(C1~C4)은 제1 금속 배선층에 배치되며, 콘택(Contact)을 통해서 내부 파워라인(Internal Power A,B)과 접속된다. 또한, 제1 금속 배선층에서 다수의 패드(20A,20B,20C,20D) 사이에는 내부 신호라인(D1~D6)이 배치된다.The internal power connection lines C1 to C4 are disposed on the first metal wiring layer and are connected to the internal power lines Internal Power A and B through a contact. In addition, internal signal lines D1 to D6 are disposed between the plurality of pads 20A, 20B, 20C, and 20D in the first metal wiring layer.

한편, 도 2의 반도체 장치의 레이아웃 구조를 좀 더 자세히 살펴보기 위해 금속 배선층별로 레이아웃을 살펴보기로 한다.Meanwhile, in order to look at the layout structure of the semiconductor device of FIG. 2 in more detail, the layout of each metal wiring layer will be described.

도 3은 도 2의 반도체 장치의 레이아웃 구조 중 제3 금속 배선층에 대한 레이아웃 구조를 나타낸 도면이며, 도 4는 도 2의 반도체 장치의 레이아웃 구조 중 제2 금속 배선층에 대한 레이아웃 구조를 나타낸 도면이다.3 is a diagram illustrating a layout structure of a third metal wiring layer among the layout structures of the semiconductor device of FIG. 2, and FIG. 4 is a diagram illustrating a layout structure of a second metal wiring layer among the layout structures of the semiconductor device of FIG. 2.

도 2 내지 도 4를 참조하여 반도체 장치의 레이아웃 구조에 대해서 설명하면 다음과 같다.A layout structure of a semiconductor device will be described with reference to FIGS. 2 to 4 as follows.

도 3을 참조하여 제3 금속 배선층을 살펴보면, 다수의 패드(20A,20B,20C,20D)는 소정의 간격을 두고 배치되어 있다. 또한, 제1 파워(VDD) 공급을 위한 제1 파워 메시는 다수의 패드(20A,20B,20C,20D)의 외곽에 배치되는 복수의 제1 파워라인(31A,31B)과 다수의 패드(20A,20B,20C,20D) 사이에 배치되어 복수의 제1 파워라인(31A,31B)을 서로 연결하기 위한 적어도 하나의 제1 파워 연결라인(33A,33B,33C)으로 구성된다. 여기에서 복수의 제1 파워라인(31A,31B) 중 적어도 하나는 특정 패드, 즉 제1 파워패드(20C)에 접속되어 제1 파워패드(20C)로부터 직접 제1 파워(VDD)를 공급받는다. 또한, 제2 파워(VSS) 공급을 위한 제2 파워 메시는 다수의 패드(20A,20B,20C,20D)의 외곽에 배치되는 복수의 제2 파워라인(32A,32B)으로 구성된다. 여기에서 제2 파워라인(32A,32B)은 제1 파워라인(31A,31B)보다 더 외곽에 배치된다. 즉, 복수의 제1 파워라인(31A,31B)은 다수의 패드(20A,20B,20C,20D)의 상부와 하부에 서로 대칭되도록 배치되었다. 또한, 복수 의 제2 파워라인(32A,32B)은 다수의 패드(20A,20B,20C,20D)의 상부와 하부에 서로 대칭되도록 배치되었다.3, a plurality of pads 20A, 20B, 20C, and 20D are disposed at predetermined intervals. In addition, the first power mesh for supplying the first power VDD may include a plurality of first power lines 31A, 31B and a plurality of pads 20A disposed outside the plurality of pads 20A, 20B, 20C, and 20D. And at least one first power connection line 33A, 33B, 33C disposed between the plurality of second power lines 31A, 31B to be connected to each other. Here, at least one of the plurality of first power lines 31A and 31B is connected to a specific pad, that is, the first power pad 20C to receive the first power VDD directly from the first power pad 20C. In addition, the second power mesh for supplying the second power VSS is composed of a plurality of second power lines 32A and 32B disposed outside the plurality of pads 20A, 20B, 20C, and 20D. Here, the second power lines 32A and 32B are disposed at the outer side more than the first power lines 31A and 31B. That is, the plurality of first power lines 31A and 31B are disposed to be symmetrical with each other on the top and bottom of the plurality of pads 20A, 20B, 20C, and 20D. In addition, the plurality of second power lines 32A and 32B are disposed to be symmetrical with each other on the upper and lower portions of the plurality of pads 20A, 20B, 20C, and 20D.

도 4를 참조하여 제2 금속 배선층을 살펴보면, 제2 파워(VSS) 공급을 위한 제3 파워 메시는 다수의 패드(20A,20B,20C,20D)의 외곽에 배치되는 복수의 제3 파워라인(42A,42B)과, 다수의 패드(20A,20B,20C,20D) 사이에 배치되어 복수의 제3 파워라인(42A,42B)을 서로 연결하기 위한 적어도 하나의 제2 파워 연결라인(43A,43B,43C)으로 구성된다. 여기에서 제3 파워라인(42A,42B)은 제2 파워 메시의 제2 파워라인(32A,32B)과 콘택(Contact)을 통해서 서로 접속된다. 또한, 제1 파워(VDD) 공급을 위한 제4 파워 메시는 다수의 패드(20A,20B,20C,20D)와 복수의 제3 파워라인(42A,42B) 사이에 배치된 복수의 제4 파워라인(41A~41H)으로 구성된다. 여기에서 제4 파워라인(41A~41H)은 제1 파워 메시의 제1 파워라인(31A,31B)과 콘택(Contact)을 통해서 서로 접속된다.Referring to FIG. 4, the second metal interconnection layer may include a plurality of third power lines (3) arranged at the outside of the plurality of pads 20A, 20B, 20C, and 20D, for supplying the second power VSS. At least one second power connection line 43A, 43B disposed between 42A and 42B and the plurality of pads 20A, 20B, 20C, and 20D to connect the plurality of third power lines 42A and 42B to each other. , 43C). Here, the third power lines 42A and 42B are connected to each other through the contact with the second power lines 32A and 32B of the second power mesh. In addition, the fourth power mesh for supplying the first power VDD may include a plurality of fourth power lines disposed between the plurality of pads 20A, 20B, 20C, and 20D and the plurality of third power lines 42A and 42B. It consists of 41A-41H. Here, the fourth power lines 41A to 41H are connected to each other through the contacts with the first power lines 31A and 31B of the first power mesh.

즉, 제3 금속 배선층 및 제2 금속 배선층에서 다수의 패드(20A,20B,20C,20D) 사이의 공간을 활용하여 파워 메시를 구성함으로서 파워 공급 능력을 향상시키고, 공간을 효율적으로 이용하게 된다.That is, by constructing a power mesh using spaces between the plurality of pads 20A, 20B, 20C, and 20D in the third metal wiring layer and the second metal wiring layer, the power supply capability is improved and the space is efficiently used.

다시 도 2를 참조하여 본 실시예에 따른 반도체 장치의 레이아웃 구조를 설명하면, 제1 금속 배선층에서 다수의 패드(20A,20B,20C,20D) 사이의 공간은 내부 신호라인(D1~D6)의 배치를 위해서 사용되며, 내부 파워라인(Internal Power A,B)의 파워 메시를 위한 내부 파워 연결라인(C1~C4)의 배치를 위해서도 사용된다. Referring to FIG. 2 again, the layout structure of the semiconductor device according to the present embodiment will be described. It is also used for the arrangement and also for the arrangement of the internal power connection lines C1 to C4 for the power mesh of the internal power lines A and B.

본 실시예에 따른 반도체 장치는 외부에서 공급되는 제1 파워(VDD) 및 제2 파워(VSS) 공급을 위한 파워 메시를 제3 금속 배선층 및 제2 금속 배선층을 이용하여 구성함으로서 반도체 장치의 전체적인 공간을 효율적으로 이용하였다.In the semiconductor device according to the present exemplary embodiment, a power mesh for supplying the first power VDD and the second power VSS is externally provided using the third metal wiring layer and the second metal wiring layer, thereby providing overall space of the semiconductor device. Was used efficiently.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above, the specific description was made according to the embodiment of the present invention. Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.For example, although not directly related to the technical spirit of the present invention, in order to explain the present invention in more detail, an embodiment including an additional configuration may be illustrated. Detailed descriptions according to the change of the implementation is too many cases, since the change can be easily inferred by anyone skilled in the art, the description thereof will be omitted.

도 1은 종래기술의 반도체 장치의 레이아웃 구조를 나타낸 도면이다.1 is a view showing a layout structure of a semiconductor device of the prior art.

도 2는 본 발명의 실시예에 따른 반도체 장치의 레이아웃 구조를 나타낸 도면이다.2 is a view showing a layout structure of a semiconductor device according to an embodiment of the present invention.

도 3은 도 2의 반도체 장치의 레이아웃 구조 중 제3 금속 배선층에 대한 레이아웃 구조를 나타낸 도면이다.3 is a diagram illustrating a layout structure of a third metal wiring layer in the layout structure of the semiconductor device of FIG. 2.

도 4는 도 2의 반도체 장치의 레이아웃 구조 중 제2 금속 배선층에 대한 레이아웃 구조를 나타낸 도면이다.4 is a diagram illustrating a layout structure of a second metal wiring layer in the layout structure of the semiconductor device of FIG. 2.

Claims (5)

제1 배선층에 소정의 간격을 두고 배치되는 다수의 패드;A plurality of pads disposed at predetermined intervals on the first wiring layer; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제1 파워라인과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제1 파워라인을 서로 연결하기 위한 적어도 하나의 제1 파워 연결라인을 포함하는 제1 파워 메시;At least one first power connection line disposed between the plurality of pads in the first wiring layer, and at least one first power connection line disposed between the plurality of pads to connect the plurality of first power lines to each other; A first power mesh comprising a; 상기 제1 배선층에서 상기 다수의 패드의 외곽에 배치 - 상기 복수의 제1 파워라인보다 더 외곽에 배치됨 - 되는 복수의 제2 파워라인을 포함하는 제2 파워 메시;A second power mesh including a plurality of second power lines disposed outside the plurality of pads in the first wiring layer, the second power lines being disposed outside the plurality of first power lines; 제2 배선층에서 상기 다수의 패드의 외곽에 배치되는 복수의 제3 파워라인 - 상기 제2 파워 메시와 콘택(Contact)을 통해서 접속됨 - 과, 상기 다수의 패드 사이에 배치되어 상기 복수의 제3 파워라인을 서로 연결하기 위한 적어도 하나의 제2 파워 연결라인을 포함하는 제3 파워 메시; 및A plurality of third power lines disposed outside the plurality of pads in a second wiring layer, connected to the second power mesh through a contact, and disposed between the plurality of pads; A third power mesh including at least one second power connection line for connecting the power lines to each other; And 상기 제2 배선층에서 상기 다수의 패드와 상기 복수의 제3 파워라인 사이에 배치된 복수의 제4 파워라인 - 상기 제1 파워 메시와 콘택(Contact)을 통해서 접속됨 - 을 포함하는 제4 파워 메시A fourth power mesh including a plurality of fourth power lines disposed between the plurality of pads and the plurality of third power lines in the second wiring layer, the plurality of fourth power lines being connected through the contact with the first power mesh; 를 포함하는 반도체 장치의 레이아웃 구조.Layout structure of a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,The method of claim 2, 상기 내부 파워 연결라인은 제3 배선층에 배치되며, 콘택(Contact)을 통해서 상기 내부 파워라인과 접속되는 것을 특징으로 하는 반도체 장치의 레이아웃 구조.Wherein the internal power connection line is disposed in a third wiring layer and is connected to the internal power line through a contact. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항 내지 제3항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 다수의 패드는 적어도 하나 이상의 파워 패드를 포함하며,The plurality of pads includes at least one power pad, 상기 복수의 제1 파워라인 중 적어도 하나는 상기 적어도 하나 이상의 파워 패드에 접속되는 것을 특징으로 하는 반도체 장치의 레이아웃 구조.At least one of the plurality of first power lines is connected to the at least one or more power pads. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항 내지 제3항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 다수의 패드 사이에 배치되는 적어도 하나의 내부 신호라인을 더 포함하는 것을 특징으로 하는 반도체 장치의 레이아웃 구조.And at least one internal signal line disposed between the plurality of pads.
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