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KR101051219B1 - 박막 전자부품 및 그 제조방법 - Google Patents

박막 전자부품 및 그 제조방법 Download PDF

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KR101051219B1
KR101051219B1 KR1020040079038A KR20040079038A KR101051219B1 KR 101051219 B1 KR101051219 B1 KR 101051219B1 KR 1020040079038 A KR1020040079038 A KR 1020040079038A KR 20040079038 A KR20040079038 A KR 20040079038A KR 101051219 B1 KR101051219 B1 KR 101051219B1
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KR
South Korea
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layer
thin film
ceramic substrate
mixed layer
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이치야나기세이지
오츠카쥰
사토마나부
Original Assignee
니혼도꾸슈도교 가부시키가이샤
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Publication date
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Abstract

(과제) 높은 정밀도의 평탄면이 확실하게 또한 용이하게 얻어지는 박막 전자부품용 세라믹 기판을 사용한 박막 전자부품 및 그 제조방법을 제공한다.
(해결수단) 제 1 기판은, 기부용 세라믹 기판(2)을 구비하며, 이 기부용 세라믹 기판(2)은 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층(33)을 구비한다. 제 2 기판은, 기부용 세라믹 기판(2)의 표면에 형성된 유리층(32)을 가열ㆍ가압처리하여, 이 기부용 세라믹 기판(2)의 표면부에 유리가 확산되어 이루어지는 치밀 유리 세라믹 혼합층(33)을 형성하고, 평탄화 연마에 의해서 치밀 유리 세라믹 혼합층(33)을 표출시켜서 이루어진다. 제 3 기판은, 일면측의 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층(33)을 구비하는 기부용 세라믹 기판(2)과, 이 기부용 세라믹 기판(2)의 내부에 형성된 배선패턴(21)을 구비하며, 상기 배선패턴(21)은 그 일단이 본 박막 전자부품용 세라믹 기판(1)의 표면 중의 치밀 유리 세라믹 혼합층(33)의 표면에 노출되고 또한 타단이 본 박막 전자부품용 세라믹 기판(1)의 다른 표면에 노출되어 있다.

Description

박막 전자부품 및 그 제조방법{THIN FILM ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 박막 전자부품용 세라믹 기판의 단면을 모식적으로 나타내는 단면도
도 2는 본 발명의 박막 전자부품용 세라믹 기판의 제조공정의 일례를 모식적으로 나타내는 설명도
도 3은 본 실시예에 있어서의 가열ㆍ가압처리를 하지 않은 유리층 및 기부용 세라믹 기판의 단면의 200배 확대 화상
도 4는 본 실시예에 있어서의 가열ㆍ가압처리를 한 글레이즈층, 치밀 유리 세라믹 혼합층 및 기부용 세라믹 기판의 단면의 200배 확대 화상
도 5는 도 4의 "A"부분의 2000배 확대 화상
도 6은 본 발명의 박막 전자부품용 세라믹 기판의 표면의 2000배 확대 화상
도 7은 본 발명의 박막 전자부품(박막 커패시터)의 단면을 모식적으로 나타내는 단면도
도 8은 본 발명의 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 9는 본 발명의 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 10은 본 발명의 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 11은 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 12는 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 13은 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 14는 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 15는 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
도 16은 본 발명의 다른 박막 커패시터의 제조공정을 모식적으로 나타내는 설명도
* 도면 중 주요 부분에 대한 부호의 설명 *
1 - 박막 전자부품용 세라믹 기판 2 - 기부용(基部用) 세라믹 기판
21- 배선패턴(비어 배선) 22 - 포어
31 - 유리 페이스트층 32 - 유리층
321 - 보이드(void) 33 - 치밀 유리 세라믹 혼합층
34 - 글레이즈층 100 - 박막 커패시터(박막 전자부품)
4 - 커패시터용 도체층 4a - 커패시터용 도체 상층
4b - 커패시터용 도체 하층 5 - 에칭 레지스트(도체층용)
51 - 포토 레지스트층(도체용) 6 - 커패시터용 유전체층(유전체원료)
7 - 에칭 레지스트(유전체층용) 8 - 커패시터용 도체층
8a - 커패시터용 도체 상층 8b - 커패시터용 도체 하층
9 - 에칭 레지스트(도체층용) 10 - 솔더 레지스트층
11 - 니켈-금 도금층 12 - 솔더 볼
13 - SiO2층 14 - 커패시터용 도체층
15,16 - 레지스트층 17 - 솔더 볼 접속패턴
본 발명은 박막 전자부품 및 그 제조방법에 관한 것이다. 더 상세하게는 우수한 평활성(平滑性)을 필요로 하는 박막 전자부품용 세라믹 기판을 사용한 박막 전자부품 및 그 제조방법에 관한 것이다.
최근, 소형 또한 대용량의 박막 커패시터 등과 같이 박막을 이용한 박막 전 자부품이 많이 요구되고 있다. 이러한 박막 전자부품, 예를 들면, 박막 커패시터에서는 도체층 및 유전체층의 두께를 가능한 한 얇게 할 필요가 있다. 따라서, 각 층의 형성에는 스퍼터링법, CVD법 및 졸겔법(sol-gel process) 등의 주로 박막형성기술이 사용된다. 그러나, 이 박층을 형성함에 있어서는 그 하지(下地)가 되는 기판의 표면 상태가 큰 영향을 준다. 기판의 표면이 충분히 평탄하지 않은 경우에는 소망하는 특성이 안정하게 얻어지지 않으며, 또한 도체층에서는 층간의 절연이 불충분하게 되는 등 여러 가지 문제를 일으키게 된다. 특히 높은 정밀도의 평탄면이 얻어지는 기판으로서는, 하기한 특허문헌 1 및 특허문헌 2에 나타낸 바와 같이, 세라믹 기판의 표면을 유리 코팅한 글레이즈드 세라믹 기판이 알려져 있다.
(특허문헌 1) 일본국 공개특허 2001-44073호 공보
(특허문헌 2) 일본국 공개특허 2003-17301호 공보
상기 특허문헌 1에서는 평탄성을 높이기 위해서 유리 코팅 등의 평탄화 막을 퇴적하여도 되는 것이 개시되어 있다. 마찬가지로, 특허문헌 2에서는 글레이즈드 알루미나 기판을 사용함에 의해서 평탄면이 얻어지는 것이 개시되어 있다. 그러나, 종래의 글레이즈드 세라믹 기판에서는, 특허문헌 2에도 개시되어 있는 바와 같이, 99.5% 이상의 고순도의 알루미나 기판을 사용하였다 하더라도 글레이즈드 세라믹 기판의 표면의 산술평균조도(Ra)는 작더라도 30nm 정도이다. 최근의 박막 전자부품에 대한 요구에서 보면, 더욱더 높은 정밀도의 평탄면이 요구되고 있으나 종래의 기술로는 곤란하다.
본 발명은 상기한 점에 감안하여 이루어진 것으로서, 특히 높은 정밀도의 평탄면을 확실하게 또한 용이하게, 게다가 저렴하게 얻을 수 있는 박막 전자부품용 세라믹 기판을 사용한 박막 전자부품 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명자들은 글레이즈드 기판에 대해서 검토하던 중, 유리층을 가열ㆍ가압처리한 경우, 세라믹 기판과 유리층과의 계면(界面)에 세라믹스와 유리를 함유하는 특징적인 혼합층이 형성되는 것을 알게 되었다. 또한, 세라믹 기판에 특유한 포어(pore)를 가짐으로써, 표면조도가 너무 커서 그대로는 박막 전자부품으로서의 사용이 곤란한 범용의 저렴한 기판을 사용할 수 있는 것을 알게 되었다. 즉, 이 범용 기판을 사용한 경우에는, 기판의 세라믹스 내에 확산된 유리가 소결조제로서 작용하는 효과와 가열ㆍ가압처리에서의 가압 효과와의 상승 효과에 의해서 형성된 치밀 유리 세라믹 혼합층에서는 포어가 인정되지 않는 것을 알게 되었다. 본 발명은 이러한 식견에 의거하여 완성된 것이다.
즉, 본 발명은 다음과 같다.
① 기부용(基部用) 세라믹 기판을 구비하며, 상기 기부용 세라믹 기판은 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층을 구비하는 것을 특징으로 하는 박막 전자부품용 세라믹 기판(이하, "본 발명의 제 1 관점에 관한 박막 전자부품용 세라믹 기판"이라고도 한다).
② 기부용 세라믹 기판의 표면에 형성된 유리층을 가열ㆍ가압처리하여, 상기 기부용 세라믹 기판의 표면부에 유리가 확산되어 이루어지는 치밀 유리 세라믹 혼합층을 형성하고, 평탄화 연마에 의해서 상기 치밀 유리 세라믹 혼합층을 표출시키서 이루어지는 것을 특징으로 하는 박막 전자부품용 세라믹 기판(이하, "본 발명의 제 2 관점에 관한 박막 전자부품용 세라믹 기판"이라고도 한다).
③ 상기 가열ㆍ가압처리는 700℃ 이상 또한 1㎫ 이상에서 하는 것을 특징으로 하는 상기 ②에 기재된 박막 전자부품용 세라믹 기판.
④ 상기 유리층을 구성하는 유리는 연화점이 750℃ 이상인 것을 특징으로 하는 상기 ② 또는 ③에 기재된 박막 전자부품용 세라믹 기판.
⑤ 상기 유리층을 구성하는 유리는 굴복점이 700℃ 이상인 것을 특징으로 하는 상기 ② 내지 ④ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판.
⑥ 상기 유리층을 구성하는 유리는 Si, Al, B, Ca 및 O를 주성분으로 하는 것을 특징으로 하는 상기 ② 내지 ⑤ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판.
⑦ 배선패턴을 내부에 구비하는 것을 특징으로 하는 상기 ① 내지 ⑥ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판.
⑧ 상기 기부용 세라믹 기판의 상기 치밀 유리 세라믹 혼합층을 제외하는 잔부에는 유리가 함유되지 않는, 또는 상기 기부용 세라믹 기판의 상기 치밀 유리 세라믹 혼합층을 제외하는 잔부에는 유리가 함유되고 또한 상기 잔부에 함유되는 유 리량은 상기 치밀 유리 세라믹 혼합층에 함유되는 유리량보다 적은 것을 특징으로 하는 상기 ① 내지 ⑦ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판.
⑨ 상기 치밀 유리 세라믹 혼합층은 포어를 가지지 않은 것을 특징으로 하는 상기 ① 내지 ⑧ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판.
⑩ 적어도 일면측의 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층을 구비하는 기부용 세라믹 기판과, 상기 기부용 세라믹 기판의 내부에 형성된 배선패턴을 구비하며, 상기 배선패턴은, 일단이 본 박막 전자부품용 세라믹 기판의 표면 중의 상기 치밀 유리 세라믹 혼합층의 표면에 노출되고, 또한 타단이 본 박막 전자부품용 세라믹 기판의 다른 표면에 노출되어 있는 것을 특징으로 하는 박막 전자부품용 세라믹 기판(이하, "본 발명의 제 3 관점에 관한 박막 전자부품용 세라믹 기판"이라고도 한다).
⑪ 상기 ① 내지 ⑩ 중 어느 하나에 기재된 박막 전자부품용 세라믹 기판을 구비하는 것을 특징으로 하는 박막 전자부품.
⑫ 상기 박막 전자부품용 세라믹 기판 상에 커패시터용 도체층과 커패시터용 유전체층이 적층되어 이루어지는 커패시터부를 구비하며, 상기 커패시터부는 대향하는 2층의 상기 커패시터용 도체층 사이에 상기 커패시터용 유전체층이 배치되도록 상기 커패시터용 도체층과 상기 커패시터용 유전체층이 교호로 적층되어 이루어지는 것을 특징으로 하는 상기 ⑪에 기재된 박막 전자부품.
⑬ 표면에 단면이 노출된 내부 배선패턴을 구비하는 기부용 세라믹 기판의 상기 표면에 유리층을 형성하는 유리층 형성공정과, 상기 유리층에 가열ㆍ가압처리 를 하여, 상기 기부용 세라믹 기판의 표면부에 유리가 확산되어 이루어지는 치밀 유리 세라믹 혼합층을 형성하는 가열ㆍ가압처리공정과, 평탄하게 연마하면서 상기 치밀 유리 세라믹 혼합층 및 상기 내부 배선패턴을 노출시키는 평탄화 연마공정을 이 순서대로 구비하는 것을 특징으로 하는 박막 전자부품용 세라믹 기판의 제조방법.
본 발명의 제 1 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 제 2 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
가열ㆍ가압처리를 700℃ 이상 또한 1㎫ 이상에서 한 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리의 연화점이 750℃ 이상인 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 이것을 사용하여 박막 전자부품을 형성할 때에 통상 가해지는 작업 온도에서도 평탄성이 유지되기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리의 굴복점이 700℃ 이상인 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또 , 이것을 사용하여 박막 전자부품을 형성할 때에 통상 가해지는 작업 온도에서도 평탄성이 유지되기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리가 Si, Al, B, Ca 및 O를 주성분으로 하는 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 또 글레이즈면에 직접 도체층을 형성할 수 있어, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
배선패턴을 내부에 구비하는 경우는, 얻어지는 박막 전자부품 상에 다른 전자부품을 탑재할 수 있는 등, 부품의 소형화에 기여하는 박막 전자부품용 세라믹 기판으로 할 수 있다.
상기 기부용 세라믹 기판의 세라믹 부위 중의 상기 치밀 유리 세라믹 혼합층을 제외하는 잔부에는 유리가 함유되지 않는, 또는 유리가 함유되더라도 치밀 유리 세라믹 혼합층에 함유되는 유리량보다 적은 경우는, 박막 전자부품용 세라믹 기판으로서 충분한 기계적 강도를 얻을 수 있다.
치밀 유리 세라믹 혼합층이 포어를 가지지 않는 것인 경우는, 특히 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 제 3 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 박막 전자부품은 높은 정밀도의 평탄면을 가지는 기판이 사용되기 때문에, 정밀도 및 신뢰성이 우수하다.
본 발명의 박막 전자부품용 세라믹 기판 상에 소정의 커패시터부를 구비하는 박막 전자부품에 의하면, 안정한 전기특성을 발휘할 수 있고, 단락 등이 발생하지 않아 높은 신뢰성을 가지는 커패시터 기능을 가지는 것으로 할 수 있다.
본 발명의 박막 전자부품용 세라믹 기판의 제조방법에 의하면, 확실하게 또한 용이하게 높은 정밀도의 평탄면을 가지는 박막 전자부품용 세라믹 기판을 얻을 수 있다.
(발명의 실시형태)
본 발명에 대해서, 이하 상세하게 설명한다.
[1] 박막 전자부품용 세라믹 기판
본 발명의 제 1 관점에 관한 박막 전자부품용 세라믹 기판은, 기부용 세라믹 기판을 구비하며, 이 기부용 세라믹 기판은 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층을 구비하는 것을 특징으로 한다.
상기 "기부용 세라믹 기판"은 박막 전자부품용 세라믹 기판의 기부(基部)를 이루는 세라믹 기판이다. 또, 그 표면부에 후술하는 치밀 유리 세라믹 혼합층을 가지는 기판이다. 이 기부용 세라믹 기판은 1층만으로 되어 있어도 되고, 2층 이상으로 되어 있어도 된다. 또, 내부에 배선패턴을 구비하여도 되고, 구비하지 않아도 된다.
기부용 세라믹 기판을 구성하는 세라믹 성분은, 특히 한정되는 것은 아니지만, 내열성 및 기계적 강도가 우수한 것이 바람직하다. 이와 같은 세라믹 성분 중 에서 주(主)가 되는 세라믹 성분(이하, 간단히 "메인 세라믹 성분"이라 한다. 통상 전체에 대해서 40질량% 이상 함유된다)으로서는, 예를 들면, 알루미나, 지르코니아, 실리카 및 마그네시아 등을 들 수 있다. 이것들 중에서도 알루미나가 바람직하다. 우수한 절연성, 내열성, 기계적 강도 및 열안정성 등을 구비하며, 범용성이 높고 또한 저렴하게 얻을 수 있기 때문이다.
메인 세라믹 성분으로서 알루미나가 함유되는 경우, 그 함유량은 특히 한정되는 것은 아니지만, 치밀 유리 세라믹 혼합층을 제외하고, 또한 내부 배선패턴 등을 구비하는 경우에는 이것들을 제외하는 세라믹 부분 전체를 100질량%로 한 경우에 40질량% 이상(보다 바람직하게는 70∼99질량%, 더욱더 바람직하게는 85∼98질량%)인 것이 바람직하다. 40질량% 이상이면, 알루미나가 구비하는 상기한 성질을 충분히 발휘시킬 수 있다.
또, 메인 세라믹 성분 이외에도 부(副)가 되는 세라믹 성분(이하, 간단히 "서브 세라믹 성분"이라 한다. 통상 전체에 대해서 40질량% 미만 함유된다)으로서 마그네시아, 카르시아, 실리카 및 붕산 등을 함유할 수 있다. 다만, 메인 세라믹 성분과 서브 세라믹 성분은 다른 것이다. 또, 메인 세라믹 성분 및 서브 세라믹 성분 이외에도 소결조제 등에서 유래하는 다른 세라믹 성분이 함유되어 있어도 된다. 이러한 메인 세라믹 성분, 서브 세라믹 성분 및 그 외의 세라믹 성분은 각각 1종(種)만이 함유되어도 되고, 2종 이상이 함유되어도 된다.
또한, 기부용 세라믹 기판을 구성하는 원료 기판(치밀 유리 세라믹 혼합층을 형성하기 전의 기판)으로서는 어떠한 기판을 사용하여도 된다. 즉, 예를 들면, 세 라믹 기판, 유리 세라믹 기판 및 그 외의 기판을 사용할 수 있다. 이것들 중에서도 유리 세라믹 기판은, 기부용 세라믹 기판의 세라믹 부위에 있어서의 치밀 유리 세라믹 혼합층을 제외하는 잔부(殘部)에는 유리가 함유되지 않거나 또는 이 잔부에 유리가 함유되더라도 그 함유량이 치밀 유리 세라믹 혼합층에 있어서의 유리 함유량보다도 적은 것이 바람직하다. 이 원료 기판(혼합층이 형성된 후의 상기 잔부)에 유리가 함유되는 경우, 그 함유량은 잔부(기부용 세라믹 기판에서 혼합층을 제외한 부분) 전체를 100체적%로 한 경우에 40체적% 이하(보다 바람직하게는 20체적% 이하, 더욱더 바람직하게는 15체적% 이하)인 것이 바람직하다. 또한, 기부용 세라믹 기판에 함유되는 유리에 비해서 혼합층을 구성하는 유리는 굴복점(屈伏点)이 높은(예를 들면, 100℃ 이상 높은 것이 바람직하다) 것인 것이 보다 바람직하고, 게다가 연화점도 높은(예를 들면, 100℃ 이상 높은 것이 바람직하다) 유리인 것이 특히 바람직하다. 이것에 의해서, 커패시터용 기판으로서 사용한 경우에서도 고온에서의 제조공정에 견딜 수 있고, 충분한 기계적 강도를 발휘할 수 있고, 높은 내구성을 가지는 박막 전자부품을 얻을 수 있다.
상기 "치밀 유리 세라믹 혼합층"(이하, 간단히 "혼합층"이라고도 한다)은 기부용 세라믹 기판의 표면부로서, 기부용 세라믹 기판을 구성하는 세라믹스만으로 이루어지는 부분(이하, 간단히 "기부 세라믹스부"라 한다)에 유리가 함유되고 또한 치밀화된 층이다. 함유되는 유리의 양은 통상 0.1질량% 이상이다. 또한, 상기 세라믹 성분 및 후술하는 유리 성분에 따라서도 달라지지만 0.5∼50질량%(보다 바람직하게는 2∼50질량%)인 것이 바람직하다. 특히 상기 메인 세라믹 성분이 알루미나인 경우에는, 유리는 0.2∼30질량%(보다 바람직하게는 0.5∼30질량%, 더욱더 바람직하게는 2∼30질량%)인 것이 바람직하다.
또, "치밀화되어 있다"라는 것은, 표면(연마하는 경우에는 연마 후의 표면)에 포어가 인지되지 않는 것을 의미하며, 통상 표면의 최대 높이(Ry)가 0.25㎛ 이하이다.
또한, 이 혼합층은 포어를 가지지 않는 것으로 할 수 있다. "포어를 가지지 않는다"라는 것은, 서로 다른 적어도 10개소 이상의 적층방향의 단면에서의 임의의 100㎛ 사방 영역에 장경(長徑) 0.2㎛ 이상의 포어가 인지되지 않는 것이다. 즉, 혼합층 내에 포어를 가지지 않는 극히 치밀한 층이다. 단, "적층방향의 단면"이라는 것은, 기판용 세라믹 기판에 대해서 혼합층이 적층되어 있는 방향에 수직한 단면이고, 또 "관찰"은 통상 2000배 이상으로 확대한 화상에서 하는 것이다.
또, 상기 표출된 혼합층의 표면조도는 특히 한정되는 것은 아니지만, 산술평균조도(Ra)가 0.02㎛ 이하이고 또한 최대 높이(Ry)가 0.25㎛ 이하인 것이 바람직하다. 또한, Ra를 0.015㎛ 이하 또한 Ry를 0.25㎛ 이하로 할 수 있고, 특히 Ra를 0.010㎛ 이하 또한 Ry를 0.20㎛ 이하로 할 수 있으며, 이와 같이 극히 평탄한 표면상태를 얻기 위해서는 통상 연마를 한다(여기서, Ra 및 Ry의 측정은 JIS B0601(1994)에 정의되어 있는 방법에 의거하고 있다).
이 혼합층은 기부용 세라믹 기판의 일면에만 형성되어 있어도 되고, 기부용 세라믹 기판의 양면에 형성되어 있어도 된다.
이와 같은 치밀한 혼합층은 통상 표면에 유리층이 형성된 기부용 세라믹 기 판(원료 기판)을 가열ㆍ가압처리함으로써 얻어진다.
이 혼합층을 구성하는 유리는, 특히 한정되는 것은 아니지만, 내열성, 절연성 및 기계적 강도가 우수한 것이 바람직하다. 이 유리를 구성하는 유리 성분으로서는, 예를 들면, 통상 적어도 Si, Al 및 O를 함유한다. 또한, 다른 원소로서 B, Ca, Mg, Sr, Ba, V, Cr, Mn, Co, Ni, Ga, Y, Zr, Nb, Mo, Tc, In, Sn, Ta, W, Re, Bi, 각 란타노이드 원소 및 각 악티노이드 원소 등을 함유할 수 있다. 이러한 다른 원소 중에서도 B, Ca, Mg 및 Ba 등이 바람직하고, B 및 Ca이 보다 바람직하다. 이러한 다른 원소는 1종만이 함유되어도 되고, 2종 이상이 함유되어도 된다. 이러한 각 원소는 상기한 각 원소 중의 금속원소 2종 이상을 포함하는 복합산화물로서 함유되어도 된다. 한편, 알칼리금속원소, P 및 Pb 등은 실질적으로 함유되지 않는 것이 바람직하다. 또한, 특히 절연성이 우수한 유리로 할 경우에는 상술한 것 중 천이금속도 함유하지 않는 것이 바람직하다.
특히 Si, Al, B, Ca 및 O를 주성분으로 하는 것이 바람직하다. 즉, 혼합층을 구성하는 유리 전체를 100질량%로 한 경우에, Si를 SiO2 환산, Al을 Al2O3 환산, B를 B2O3 환산, Ca을 CaO 환산한 합계 함유량이 80질량% 이상(보다 바람직하게는 90질량%, 더욱더 바람직하게는 95질량% 이상)인 것이 바람직하다.
또한, 유리 전체를 100질량%로 한 경우에, Si를 SiO2 환산으로 50∼70질량%(보다 바람직하게는 55∼65질량%), 또한 Al을 Al2O3 환산으로 3∼15질량%(보다 바람 직하게는 5∼10질량%) 함유하는 것으로 할 수 있고, 게다가 B를 B2O3 환산으로 10∼30질량%(보다 바람직하게는 15∼25질량%), Ca을 CaO 환산으로 3∼20질량%(보다 바람직하게는 5∼15질량%) 함유하는 것으로 할 수 있다.
이 유리의 전이점(轉移点)은 특히 한정되는 것은 아니지만, 600℃ 이상(보다 바람직하게는 630℃ 이상, 통상 700℃ 이하)인 것이 바람직하다.
또, 이 유리의 연화점(軟化点)은 특히 한정되는 것은 아니지만, 750℃ 이상(보다 바람직하게는 800℃ 이상, 통상 1200℃ 이하)인 것이 바람직하다. 본 박막 전자부품용 세라믹 기판을 사용한 박막 전자부품을 제조할 때에 가해지는 작업온도는 통상 700℃ 정도가 가장 높은 것이다. 따라서, 연화점이 750℃ 이상이면, 혼합층 표면의 평탄성을 충분히 유지할 수 있기 때문이다.
또한, 이 유리의 굴복점(屈伏点)은 특히 한정되는 것은 아니지만, 700℃ 이상(보다 바람직하게는 750℃ 이상, 더욱더 바람직하게는 800℃ 이상, 통상 1000℃ 이하)인 것이 바람직하다. 본 박막 전자부품용 세라믹 기판을 사용한 박막 전자부품을 제조할 때에 가해지는 작업온도는 통상 700℃ 정도가 가장 높은 것이다. 따라서, 굴복점이 700℃ 이상이면, 혼합층 표면의 평탄성을 충분히 유지할 수 있기 때문이다. 즉, 후공정에서 혼합층을 구성하는 유리가 700℃ 이상으로 가열되는 공정을 포함하는 경우에 특히 적합하다. 이와 같은 공정으로서는, 예를 들면, 졸겔법을 사용한 커패시터부 형성공정을 들 수 있다. 즉, 예를 들면, 굴복점이 700∼800℃인 것을 사용할 수 있다.
또, 혼합층의 형상 및 크기는 특히 한정되는 것은 아니다. 또한, 그 두께도 특히 한정되는 것은 아니지만, 100㎛ 이하(보다 바람직하게는 70㎛ 이하, 더욱더 바람직하게는 50㎛ 이하, 통상 10㎛ 이상)인 것이 바람직하다. 혼합층은, 가압ㆍ가열공정에 있어서는 기부용 세라믹 기판의 다른 부분에 비해서 변형 및 왜곡을 일으키기 쉬운 상태에 있다. 상기 혼합층의 두께가 상기한 범위이면, 내부에 배선패턴을 구비하는 경우에도, 가열ㆍ가압공정에 있어서, 배선패턴의 평면방향에 있어서의 치수 정밀도가 충분히 유지된다. 또, 혼합층의 표면은 통상 연마에 의해서 평탄화 되는데, 혼합층의 두께는 이 연마에 의해서 기부 세라믹부가 노출되지 않는 정도의 두께를 가지면 된다. 통상 연마 정밀도의 점에서 최저 10㎛ 이상의 두께가 필요하다.
이 혼합층의 표면은 통상 연마에 의해서 평탄화되어 있다. 이 연마방법은 특히 한정되는 것이 아니며, 연마에 의해서 그 표면조도를 특히 효과적으로 저감할 수 있다. 혼합층의 표면조도는, 산술평균조도(Ra)를 0.02㎛ 이하(보다 바람직하게는 0.015㎛ 이하, 특히 바람직하게는 0.010㎛ 이하)로 할 수 있다. 또, 최대 높이(Ry)를 0.25㎛ 이하(보다 바람직하게는 0.20㎛ 이하)로 할 수 있다. 또한, Ra를 0.02㎛ 이하 또한 Ry를 0.25㎛ 이하(보다 바람직하게는 Ra를 0.015㎛ 이하 또한 Ry를 0.25㎛ 이하, 특히 바람직하게는 Ra를 0.010㎛ 이하 또한 Ry를 0.20㎛ 이하)로 할 수 있다.
본 박막 전자부품용 세라믹 기판은 배선패턴을 내부에 구비할 수 있다. 상기 "배선패턴"은 본 박막 전자부품용 세라믹 기판의 적어도 내부에 형성된 것이다. 이 와 같은 배선패턴으로서는, 박막 전자부품용 세라믹 기판에 형성되는 비어 배선(도 1 및 도 7에 있어서의 부호 21)을 들 수 있다. 이 비어 배선은, 예를 들면, 박막 전자부품용 세라믹 기판의 표면측과 이면측을 도통하는 배선패턴이다. 이 비어 배선을 구성하는 도전재료는 특히 한정되는 것은 아니지만, 예를 들면, 텅스텐, 몰리브덴, 금, 백금, 은, 팔라듐, 구리 및 니켈 등을 사용할 수 있다. 이러한 도전성 재료는 1종만을 사용하여도 되고, 2종 이상을 사용하여도 된다.
또한, 이 비어 배선의 형상은 특히 한정되는 것은 아니지만, 통상 적층방향으로 각 층을 관통하는 원기둥형상이다. 또, 그 직경도 특히 한정되는 것은 아니지만, 예를 들면, 50∼200㎛로 할 수 있다.
또, 상기한 비어 배선 이외에도, 박막 전자부품을 구성하는 전극층과 마찬가지로 평면방향으로 형성된 배선패턴을 구비할 수도 있다. 즉, 예를 들면, 통상의 도통용 배선, 저항용 배선, 인덕턴스용 배선 및 본딩패드 등을 들 수 있다.
본 발명의 제 2 관점에 관한 박막 전자부품용 세라믹 기판은, 기부용 세라믹 기판의 표면에 형성된 유리층을 가열ㆍ가압처리하여, 이 기부용 세라믹 기판의 표면부에 유리가 확산되어 이루어지는 치밀 유리 세라믹 혼합층을 형성하고, 평탄화 연마에 의해서 치밀 유리 세라믹 혼합층을 표출시켜서 이루어지는 것을 특징으로 한다.
상기 "기부용 세라믹 기판"은, 상기한 제 1 관점에 관한 박막 전자부품용 세라믹 기판에서의 "기부용 세라믹 기판"을 그대로 적용할 수 있다. 또한, 혼합층을 형성하기 이전의 기부용 세라믹 기판의 표면조도는 특히 한정되는 것은 아니지만, 최대 높이(Ry)가 혼합층의 두께(통상 연마후의 두께)보다도 작으면 된다. 혼합층의 두께는 후술하는 바와 같이 가열ㆍ가압처리에서의 처리조건 및 사용하는 유리 성분 등에 따라서 변화시킬 수 있다. 따라서, 사용하는 기부용 세라믹 기판의 표면조도, 실시하는 처리조건 및 사용하는 유리 성분 등에 의거하여 기부용 세라믹 기판의 최대 높이(Ry)를 혼합층의 두께보다도 작게 되도록 조정할 수 있다. 예를 들면, 혼합층의 두께가 50㎛인 경우에는, 기부용 세라믹 기판의 표면의 Ry는 50㎛ 미만이면 된다.
또, 이 표면조도와는 관계없이, 기부용 세라믹 기판으로서 소성된 세라믹 기판을 그대로 사용하여도 되지만, 세라믹 특유의 휨 등에 기인하는 기복을 제거하는 정도로 연마하여 평면화한 후에 사용하는 것이 바람직하다.
또한, 혼합층을 형성하기 이전의 기부용 세라믹 기판의 형상 및 크기는 특히 한정되는 것은 아니다. 또, 그 두께도 특히 한정되는 것은 아니지만, 통상 200㎛ 이상(바람직하게는 200∼2000㎛, 보다 바람직하게는 300∼1000㎛)이다. 200㎛ 이상이면, 박막 전자부품용 세라믹 기판에 충분한 기계적 강도를 부여할 수 있다.
상기 "혼합층"은, 상기한 제 1 관점에 관한 박막 전자부품용 세라믹 기판에서의 "치밀 유리 세라믹 혼합층"을 그대로 적용할 수 있다.
상기 "유리층"은 가열ㆍ가압처리되지 않은 유리로 이루어지는 층이다. 이 유리층은 표면에 포어를 가지는 것이고, 또한 통상 내부에는 보이드(void)(포어와 같은 뜻)를 가진다. 이 유리층은 표면에 포어를 가지지 않은 점에서 후술하는 가열ㆍ가압처리된 글레이즈층과는 다르다.
유리층을 구성하는 유리는, 상기한 제 1 관점에 관한 박막 전자부품용 세라믹 기판에서의 "혼합층을 구성하는 유리"를 그대로 적용할 수 있다. 또, 이 유리층의 형상 및 크기는 특히 한정되는 것은 아니다. 또한, 그 두께도 특히 한정되는 것이 아니며, 소망하는 두께의 혼합층을 형성할 수 있는 유리량이 함유되면 되며, 예를 들면, 1∼300㎛으로 할 수 있다. 또한, 50㎛의 혼합층을 형성하는 경우에는, 소성후의 유리층의 두께가 10㎛ 이상인 것이 바람직하다. 이 유리층의 형성방법도 특히 한정되는 것은 아니지만, 예를 들면, 후술하는 유리 분말을 함유하는 층을 소성하여 얻을 수 있다.
"소성"이란, 유리 분말을 함유하는 층을, 그 유리 분말을 구성하는 유리의 연화점 이상의 온도까지 가열하여 유리를 층상화(層狀化)하는 것이다. 이 소성온도는 사용하는 유리의 조성에 따라서 적절히 선택하는 것이 바람직하며, 예를 들면, 연화점이 750∼1000℃ 정도의 유리에서는 소성온도를 800∼1200℃(보다 바람직하게는 900∼1100℃)로 하는 것이 바람직하다. 또, 소성 분위기도 특히 한정되는 것은 아니지만, 기부용 세라믹 기판 내에 포함되는 내부 배선패턴을 구성하는 도체재료 등에 따라서 적절히 선택하는 것이 바람직하다. 즉, 예를 들면, 도체재료가 금 및 백금을 주성분으로 하는 경우에는 대기 분위기에서 소성하는 것이 바람직하고, 구리, 니켈, 텅스텐 및 몰리부덴 등과 같이 산화되기 쉬운 도체재료를 주성분으로 하는 경우에는 비산화성 분위기에서 소성하는 것이 바람직하다.
유리 분말을 함유하는 층의 형상, 크기 및 두께는 특히 한정되는 것은 아니다. 이 층에 함유되는 유리 분말은, 상기한 제 1 관점에 관한 박막 전자부품용 세 라믹 기판에서의 "혼합층을 구성하는 유리"로 이루어지는 분말이다. 이 분말의 형상은 특히 한정되는 것은 아니다. 또, 그 크기도 특히 한정되는 것은 아니지만, 통상 평균입경 0.1∼100㎛의 것을 사용한다. 이 범위라면 연화시키기 쉽고 또한 작업성도 좋다.
이 유리 분말을 함유하는 층의 형성방법은 특히 한정되는 것은 아니다. 예를 들면, 유리 분말을 함유하는 페이스트(이하, 간단히 "유리 페이스트"라 한다)를 도포하여 얻을 수 있다. 또, 유리 분말을 분산시킨 슬러리 내에 기부용 세라믹 기판을 넣어서 유리 분말을 침강ㆍ퇴적시킨 후, 슬러리 내에서 꺼내어 건조시켜서 얻을 수 있다. 또한, 유리 분말을 직접 뿌리는 등에 의해서 유리 분말만으로 이루어지는 층을 형성하여 얻을 수 있다. 이러한 방법 중에서도 유리 페이스트를 도포하여 얻는 것이 작업성 등의 면에서 바람직하다.
이 유리 페이스트를 사용하는 경우, 유리 페이스트에는 유리 분말 이외에 통상 유기성분이 함유된다. 이 유기성분은 주로 유리 페이스트에 성형성 등을 부여하는 것이다. 유기성분으로서는 통상 바인더가 함유된다. 바인더로서는 에틸셀룰로오스계 수지, 부티랄계 수지 및 아크릴계 수지 등을 들 수 있다. 이것들은 1종만을 사용하여도 되고, 2종 이상을 병용하여도 된다. 그 외, 가소제, 분산제 및 용제 등을 함유할 수 있다. 이것들은 1종만이 함유되어도 되고, 2종 이상이 함유되어도 된다. 또, 이 유리 페이스트에는 무기성분인지 유기성분인지를 불문하고 분산제, 레벨링제 성분, 활제 성분, 소포제 성분 및 산화방지제 성분 등을 함유할 수 있다. 이것들은 1종만이 함유되어도 되고, 2종 이상이 함유되어도 된다.
이 유리 페이스트의 점도는 특히 한정되는 것은 아니지만, 예를 들면, 1∼1000Paㆍs(보다 바람직하게는 20∼500Paㆍs)로 할 수 있다.
유리 페이스트를 도포하는 방법은 특히 한정되는 것이 아니며, 유리 페이스트의 점도 및 성상 등에 따라서 적절히 선택하는 것이 바람직하다. 예를 들면, 상기한 바와 같이 유리 페이스트의 점도가 1∼1000Paㆍs인 경우에는 스크린 인쇄, 독터 블레이드법 및 커튼 코터 인쇄 등에 의해서 도포할 수 있다. 이것들 중에서는 스크린 인쇄 및 독터 블레이드법이 바람직하다. 또, 점도가 상기한 점도 범위의 하한값 미만인 경우에는 스핀 코팅, 딥 코팅 및 분무 도포(잉크젯법 및 서멀법 등을 포함한다) 등에 의해서 할 수도 있다.
상기 "가열ㆍ가압처리"는 유리층을 가열하면서 가압하는 처리이다. 이 가열ㆍ가압처리에 의해서 혼합층이 형성된다. "혼합층이 형성된다"는 것은, 즉, 예를 들면, 소성시에 이미 유리가 기부용 세라믹 기판에 확산되기 시작하고 있는 경우에는, 가열ㆍ가압처리를 함으로써 치밀화되어 있지 않은 유리 세라믹 혼합층이 치밀화되어 치밀 유리 세라믹 혼합층이 되는 것이다. 또한, 소성만으로는 할 수 없는 보다 많은 유리를 기부용 세라믹 기판 내에 확산시킬 수 있고, 얻어지는 혼합층 내의 유리의 함유량 및 혼합층의 두께를 조정할 수 있다. 또, 소성을 하지 않는 경우에는 유리 페이스트층 등에서 유리층을 거치지 않고 직접 혼합층을 형성하는 것이다.
이 가열ㆍ가압처리 후에는, 통상 유리층은 일부만이 세라믹스 내로 확산되고, 그 잔부는 혼합층 상에 글레이즈층으로서 잔존된다. 글레이즈층은 유리층이 가 열ㆍ가압처리에 의해서 치밀화된 층이다. 즉, 종래에 알려져 있는 글레이즈층보다도 더 치밀한 치밀 글레이즈층이다. "치밀"이란, 글레이즈층의 최표면(最表面)(통상 연마 후의 최표면)에 포어를 완전히 가지지 않는 것을 의미한다. 이와 같이, 통상 혼합층 상에는 글레이즈층이 형성되기 때문에, 후술하는 바와 같이 글레이즈층을 평탄화 연마에 의해서 제거함으로써 혼합층이 표출된다.
이 가열ㆍ가압처리에 있어서의 가열방법 및 가압방법은 특히 한정되는 것은 아니다. 예를 들면, 등방(等方) 가압이어도 되고, 1축 가압이어도 된다. 또, 압력매체도 기체, 분체 및 액체 중 어느 것이어도 된다. 이것들 중에서는 등방 가압이 바람직하고, 압력매체는 기체인 것이 바람직하다. 이와 같은 방법으로서는 열간 정수압 소결법(이하, 간단히 "HIP법"이라 한다)을 들 수 있다.
또, 유리층을 가열ㆍ가압처리할 때에는 거의 고화상태의 유리층에 대해서 가열ㆍ가압처리를 하여도 되지만, 사전에 유리층을 예비 가열하여 유동성을 가지는 상태로 하여 두는 것이 바람직하다. 이 유동성을 가지는 상태로 함으로써 유리층 내에서 보이드를 효과적으로 꺼낼 수 있다. "유동성을 가지는 상태"란, 통상 유리층을 구성하는 유리의 연화점에서 50℃ 낮은 온도(이 온도를 "T-50"이라 한다)보다 높은 온도(이 온도는 "T-50 이상의 온도"이다)로 가열되어 있는 상태를 말하는 것으로 한다.
이 가열ㆍ가압처리 전의 예비 가열은, 상기한 유리 분말을 함유하는 층을 사용하는 경우, 유리 분말을 함유하는 층을 소성하여 유리층으로 하는 공정에 연속적으로 하여도 되고 별도의 공정에서 하여도 된다. 또한, 예비 가열은 가열ㆍ가압처 리와 연속적으로 하여도 되고 별도의 공정에서 하여도 된다.
이 가열ㆍ가압처리에서의 가열온도는 특히 한정되는 것이 아니며, 사용하는 유리의 특성 및 목적으로 하는 혼합층의 두께 등에 따라서 적절한 온도로 하는 것이 바람직하지만, 통상 700℃ 이상(바람직하게는 800∼1200℃, 보다 바람직하게는 850∼1100℃)이다. 또, 가압압력도 특히 한정되는 것이 아니며, 사용하는 유리의 특성 및 목적으로 하는 혼합층의 두께 등에 따라서 적절한 압력으로 하는 것이 바람직하지만, 통상 1㎫ 이상(바람직하게는 1∼200㎫, 보다 바람직하게는 5∼100㎫)이다. 또한, 가열온도 700℃ 이상 또한 가압압력 1㎫ 이상인 것이 바람직하고, 가열온도 800∼1200℃ 또한 가압압력 1∼200㎫인 것이 보다 바람직하고, 가열온도 850∼1100℃ 또한 가압압력 5∼100㎫인 것이 더욱더 바람직하다.
또한, 가열ㆍ가압처리를 하는 시간은 특히 한정되는 것은 아니지만, 통상 3분 이상이다. 또, 120분 이하(보다 바람직하게는 60분 이하, 특히 바람직하게는 30분 이하)로 할 수 있다. 보다 장시간에 걸쳐서 처리하여도 되지만, 통상 비교적 단시간에 혼합층이 형성된다고 생각된다.
상기 "평탄화 연마"는 가열ㆍ가압처리에 의해서 형성된 혼합층을 평탄하게 연마하여 표출시키는 것이다. 상기한 바와 같이, 통상 혼합층 상에는 글레이즈층이 형성되기 때문에, 이 글레이즈층을 제거함으로써 혼합층을 표출시킬 수 있다. 또, 혼합층을 표출시킨 후에 표면의 일부에 상기 글레이즈층이 잔존하여도 된다. 글레이즈층이 잔존함에 의해서 전체로서 평탄한 면이 얻어지는 경우도 있기 때문이다. 이 글레이즈층은 상기한 바와 같이 가열ㆍ가압처리를 거치고 있기 때문에 치밀하 며, 연마에 의해서 높은 정밀도의 평탄면이 얻어진다.
이 평탄화 연마에 있어서의 연마방법은 특히 한정되는 것이 아니며, 기계연마이어도 되고, 화학ㆍ기계연마이어도 되고, 화학연마이어도 된다. 이것들 중에서는 기계연마 및 화학ㆍ기계연마가 바람직하다.
본 발명의 제 3 관점에 관한 박막 전자부품용 세라믹 기판은, 적어도 일면측의 표면부에 유리를 함유하는 치밀 유리 세라믹 혼합층을 구비하는 기부용 세라믹 기판과, 기부용 세라믹 기판의 내부에 형성된 배선패턴을 구비하며, 배선패턴은 그 일단이 본 박막 전자부품용 세라믹 기판의 표면 중의 치밀 유리 세라믹 혼합층의 표면에 노출되고, 또한 타단이 본 박막 전자부품용 세라믹 기판의 다른 표면에 노출되어 있는 것을 특징으로 한다.
상기 "기부용 세라믹 기판" 및 "혼합층"은, 상기한 제 1 관점에 관한 박막 전자부품용 세라믹 기판에 있어서의 각각을 그대로 적용할 수 있다.
상기 "배선패턴"은 그 일단이 본 박막 전자부품용 세라믹 기판의 표면 중의 혼합층의 표면에 노출되고, 또한 타단이 본 박막 전자부품용 세라믹 기판의 다른 표면에 노출되어 있다. 즉, 예를 들면, 본 박막 전자부품용 세라믹 기판이 일면에만 혼합층을 구비하는 경우에는, 배선패턴의 타단은 기부용 세라믹 기판의 이면측의 표면에 노출되어도 되고, 기부용 세라믹 기판의 측면에 노출되어도 된다. 또한, 본 박막 전자부품용 세라믹 기판이 그 양면에 혼합층을 구비하는 경우에는, 배선패턴의 타단은 이면측의 혼합층의 표면에 노출시킬 수 있다. 즉, 배선패턴은 박막 전자부품용 세라믹 기판을 표리(表裏)로 관통하여 형성되어 있어도 되고, 혼합층을 구비하는 표면측과 기부용 세라믹 기판의 측면에 연통하여 형성되어 있어도 된다. 배선패턴은, 그 외의 점에 있어서는, 상기 제 1 관점에 관한 박막 전자부품용 세라믹 기판에서의 "배선패턴"을 그대로 적용할 수 있다.
[2] 박막 전자부품
본 발명의 박막 전자부품은, 본 발명의 박막 전자부품용 세라믹 기판을 구비하는 것을 특징으로 한다.
상기 "박막 전자부품용 세라믹 기판"은, 상기한 본 발명의 박막 전자부품용 세라믹 기판을 그대로 적용할 수 있다. 이 박막 전자부품용 세라믹 기판의 전체 두께는 특히 한정되는 것은 아니지만, 통상 200∼2000㎛(바람직하게는 300∼1000㎛)이다.
본 발명의 박막 전자부품으로서는 박막 커패시터 및 박막 커패시터를 탑재한 전자부품 유니트 등을 들 수 있다.
본 전자부품에서는 박막 전자부품용 세라믹 기판 상에 커패시터용 도체층과 커패시터용 유전체층이 적층되어 이루어지는 커패시터부를 구비하며, 이 커패시터부는 대향하는 2층의 커패시터용 도체층 사이에 커패시터용 유전체층이 배치되도록 커패시터용 도체층과 커패시터용 유전체층이 교호로 적층되어 이루어지는 것으로 할 수 있다.
즉, 박막 커패시터 및 박막 커패시터를 탑재한 전자부품 유니트이다.
상기 "커패시터부"는 커패시터용 도체층 및 커패시터용 유전체층이 박막 전자부품용 세라믹 기판의 상기 혼합층 상에 적층된 구조를 가지며, 대향하는 2층의 커패시터용 도체층 사이에 커패시터용 유전체층이 배치되도록 커패시터용 도체층과 커패시터용 유전체층이 교호로 적층되어 이루어진다(도 7 참조).
상기 "커패시터용 도체층"은 커패시터부를 구성하는 도체층이다. 이 커패시터용 도체층은 후술하는 커패시터용 유전체층을 사이에 두고서 대향하는 도전성 박막이고, 1층만으로 이루어져도 되고, 2층 이상으로 이루어져도 된다. 또, 통상 커패시터용 도체층과 커패시터용 유전체층의 적층부분은 그 최하층 및 최상층이 커패시터용 도체층이다. 이 커패시터용 도체층은 도전성을 가지고 있으면 되며(예를 들면, 10μΩㆍ㎝ 이하), 그 재료는 특히 한정되는 것은 아니지만, 예를 들면, 백금, 금, 구리, 은, 니켈, 티탄, 몰리부덴, 크롬, 코발트 및 텅스텐 등을 사용할 수 있다. 이러한 재료는 1종만을 사용하여도 되고, 2종 이상을 병용하여도 된다. 또, 커패시터용 도체층의 형상 및 크기는 특히 한정되는 것이 아니며, 또한 그 두께도 특히 한정되는 것은 아니지만, 통상 1㎛ 이하이다. 이러한 도체층 재료 및 커패시터용 도체층의 두께 등은 소망하는 저항 및 생산성 등에 따라서, 또한 생산 코스트에 따라서 적절히 선택하는 것이 바람직하다.
상기 "커패시터용 유전체층"은 커패시터부를 구성하며, 커패시터용 도전층간을 절연하는 부분이다. 이 커패시터용 유전체층은 절연성을 가지고 있으면 되며(예를 들면, 1010Ωㆍ㎝ 이상), 그 재료는 특히 한정되는 것은 아니지만, 예를 들면, 티탄산 염(티탄산 바륨, 티탄산 스트론튬 및 티탄산 납 등), 산화 탄탈 및 산화 티탄 등을 사용할 수 있다. 이러한 재료는 1종만을 사용하여도 되고, 2종 이상을 병 용하여도 된다. 또한, 2종 이상을 사용하는 경우에는 혼합물이어도 되고, 고용체이어도 된다. 또, 커패시터용 유전체층의 형상 및 크기는 특히 한정되는 것이 아니며, 또한 그 두께도 특히 한정되는 것은 아니지만, 통상 1㎛ 이하이다. 이러한 유전체층 재료 및 커패시터용 유전체층의 두께 등은 소망하는 정전용량, 절연성 및 내전압 등의 전기적 특성, 및 생산성 등에 따라서, 또한 생산 코스트에 따라서 적절히 선택하는 것이 바람직하다.
또, 본 발명의 박막 전자부품을 제조하는 경우, 커패시터용 도체층의 형성방법은 특히 한정되는 것은 아니지만, 예를 들면, 스퍼터링법, CVD법 및 CSD법 (Chemical Solution Deposition Method, 화학용액퇴적법) 등의 박막형성기술을 사용하여 형성할 수 있다. 또, 얻어진 도체층은 필요하다면 에칭 등에 의해서 패터닝하여 커패시터용 도체층으로 할 수 있다. 에칭 등을 할 때에는 공지의 포토 리소 그래피법 등을 사용할 수 있다.
또한, 커패시터용 유전체층의 형성방법은 특히 한정되는 것은 아니지만, 예를 들면, CSD법을 사용한다. 즉, 목적으로 하는 커패시터용 유전체층을 구성하는 것으로 이루어지는 금속원소를 함유하는 유전체 원료를 형성면에 도포하고, 그 후 열처리하여 커패시터용 유전체층을 얻는 방법이다. 이 CSD법에서 사용하는 유전체 원료는 특히 한정되는 것은 아니지만, 목적으로 하는 커패시터용 유전체층을 구성하는 금속원소를 함유하는 유기금속화합물을 함유하는 것이 바람직하다. 이 유기금속화합물로서는 알콕시드, 초산(醋酸) 화합물 및 옥살산 화합물 등을 사용할 수 있다. 상기 알콕시드로서는, 예를 들면, 티탄이소프로폭시드 등의 티탄알콕시드류, 금속바륨을 알코올계 유기용매에 용해시켜서 얻어지는 바륨알콕시드류, 스트론튬-n-부톡시드 등의 스트론튬알콕시드류 등을 들 수 있다. 이러한 알콕시드는 순수(純水)를 소정량 첨가하여 중합시킨 것을 사용하여도 된다. 또, 알코올계 유기용매로서는 에탄올과 아세틸아세톤의 혼합용매, 2-에톡시에탄올 및 그 외의 목적으로 하는 금속종과 킬레이트를 형성할 수 있는 화학종을 함유하는 알코올계 유기용매를 들 수 있다.
또, 상기 유전체 원료는 가열 등에 의해서 균일화한 후, 도포할 수 있다. 또한, 이 유전체 원료의 도포방법은 특히 한정되는 것은 아니지만, 예를 들면, 스핀 코팅, 딥 코팅 및 분무 도포(잉크젯법 및 서멀법 등을 포함한다) 등을 사용할 수 있다. 얻어진 유전체층은 필요에 따라서 에칭 등에 의해서 패터닝하여 커패시터용 유전체층으로 할 수 있다.
[3] 박막 전자부품용 세라믹 기판의 제조방법
상기 본 발명의 제 1 관점 및 제 2 관점에 관한 박막 전자부품용 세라믹 기판 중 배선패턴을 구비하는 것 및 본 발명의 제 3 관점에 관한 박막 전자부품용 세라믹 기판을 얻는 방법은 특히 한정되는 것은 아니지만, 각각 본 발명의 제조방법에 의해서 얻을 수 있다.
즉, 본 박막 전자부품용 세라믹 기판은, 기부용 세라믹 기판이 세라믹 기판이기 때문에, 미소성체(未燒成體)를 얻을 때에 미소성체를 적층 형성하고, 각 층에 패터닝 및 배선형성 등을 실시하고, 그 후 소성함에 의해서 내부에 배선패턴을 가지는 기판을 용이하게 얻을 수 있다. 이것은 유리 기판 및 단결정 기판과 비교하면 큰 이점이다. 그러나, 상기한 혼합층은 다른 세라믹층과 마찬가지로 미소성 단계에서 패터닝하는 것이 곤란하다. 따라서, 특수한 방법을 사용하여 제조할 필요가 있다.
즉, 본 발명의 박막 전자부품용 세라믹 기판의 제조방법은 유리층 형성공정과 가열ㆍ가압처리공정과 평탄화 연마공정을 이 순서대로 구비하는 것을 특징으로 한다.
상기 "유리층 형성공정"은, 표면에 단면이 노출된 내부 배선패턴을 구비하는 기부용 세라믹 기판의 표면에 유리층을 형성하는 공정이다.
상기 "가열ㆍ가압처리공정"은, 유리층에 가열ㆍ가압처리를 하여 기부용 세라믹 기판의 표면부에 유리를 함유하는 혼합층을 형성하는 공정이다.
상기 "평탄화 연마공정"은, 평탄하게 연마하면서 혼합층 및 내부 배선패턴을 노출시키는 공정이다.
이러한 공정에 대해서는, 상기 제 2 관점에 관한 박막 전자부품용 세라믹 기판에 있어서의 각각의 방법을 그대로 적용할 수 있다.
(실시예)
이하, 실시예에 의거하여 본 발명을 구체적으로 설명한다.
[1] 박막 전자부품용 세라믹 기판의 제작(내부배선패턴을 구비하지 않는 것)
<1> 기부용 세라믹 기판의 제작
평균입경이 3∼5㎛인 알루미나 분말(Al2O3 순도 90% 이상)과, Al2O3 , SiO2 및 CaO를 주성분으로 하는 용제 분말(소결조제)을 준비하고, 혼합 분말 전체를 100질량%로 한 경우에, 알루미나 분말이 90∼95질량%, 용제 분말이 5∼10질량%가 되도록 혼합하여 혼합 분말을 얻었다. 이 혼합 분말을 사용하여 얻어진 슬러리를 독터 블레이드법에 의해서 두께 200㎛의 시트형상으로 성형한 후, 소망하는 크기로 재단하여 미소성(未燒成) 시트를 얻었다. 이 미소성 시트를 3장 적층하여 두께 600㎛의 기부용 미소성 세라믹 시트를 얻었다. 이 기부용 미소성 세라믹 시트를 소성하여 기부용 세라믹 기판을 얻었다. 이 기부용 세라믹 기판의 표면조도를 촉침식(觸針式) 표면조도계(동경정밀주식회사 제품, 형식「SURFCOM 1400D」)를 사용하여 측정한 바, Ra가 0.24㎛이고, Ry가 5.7㎛이었다.
그 후, 얻어진 기부용 세라믹 기판의 표면이 평탄하게 되도록 연마하여 평탄화하였다. 이 연마된 기부용 세라믹 기판의 표면조도를 상기한 바와 마찬가지로 측정한 바, Ra가 0.078㎛이고, Ry가 0.97㎛이었다.
<2> 혼합층의 형성
테르피네올(용제)에 아크릴계 수지(바인더)를 용해시킨 후에 유리 분말을 혼합하여 유리 페이스트를 얻었다. 유리 분말로서는 Si, B, Al 및 Ca의 각각의 SiO2 환산, B2O3 환산, Al2O3 환산 및 CaO 환산에 의한 합계량을 100㏖%로 한 경우에, Si가 55∼65㏖%, B가 15∼25㏖%, Al이 5∼15㏖%, Ca이 5∼15㏖% 함유되는 평균입경 약 3㎛의 유리 분말을 사용하였다. 이 유리 페이스트를 스크린 인쇄에 의해서 기부용 세라믹 기판 상에 도포하고, 건조시킨 후, 대기 분위기 하에서 1000℃로 소성하 였다. 이 소성된 유리층을 표면에 가지는 기부용 세라믹 기판을 그 단면을 관찰할 수 있도록 절단하고, 그 단면의 일부를 200배 확대하여 얻은 화상을 도 3에 나타내었다.
그 후, 유리층이 형성된 기부용 세라믹 기판{상기에서 절단하지 않은 동일한 로트(lot)의 것}을 HIP로(爐) 내에 넣고, 가압하지 않은 상태에서 HIP로 내의 온도를 800℃까지 상승시켜서 유리층을 충분히 연화시켰다. 이어서, 이 800℃에서 질소 분위기 하에서 5㎫로 가압하고, 950℃까지 HIP로 내의 온도를 상승시켜서 15분간 가열ㆍ가압처리를 하였다. 그 후, HIP로 내에서 혼합층 및 글레이즈층이 형성된 기부용 세라믹 기판을 꺼내었다. 이 가열ㆍ가압처리를 거친 글레이즈층을 표면에 가지며 혼합층이 표면부에 형성된 기부용 세라믹 기판을 그 단면을 관찰할 수 있도록 절단하고, 그 단면의 일부(도 3과 거의 같은 범위)를 200배 확대하여 얻은 화상을 도 4에 나타내었다. 또한, 도 4의 일부인 "A"의 범위를 2000배 확대하여 얻은 화상을 도 5에 나타내었다.
이어서, 평탄화 연마를 하여 가열ㆍ가압처리를 거쳐서 형성된 글레이즈층을 제거함으로써 혼합층을 표면에 노출시켰다. 평탄화 연마는 다이아몬드 페이스트를 사용한 기계 연마로 하였다. 또한, 사용한 다이아몬드 페이스트는, 페이스트 내의 다이아몬드 숫돌입자의 입경이 점차 작아지도록 서로 다른 다이아몬드 페이스트를 사용하되, 최후의 다이아몬드 페이스트에는 평균입경 2㎛ 이하의 것을 사용하였다.
얻어진 평탄화 연마 후의 혼합층의 표면조도를 상기한 촉침식 표면조도계를 사용하여 측정한 바, Ra가 0.009㎛이고, Ry가 0.11㎛이었다. 또, 이 평탄화 연마를 한 혼합층의 표면을 2000배 확대하여 얻은 화상을 도 6에 나타내었다.
<3> 평가
상기한 바와 같이, 기부용 세라믹 기판의 표면은 Ra가 0.24㎛이고 Ry가 5.7㎛로서 모두 크다. 또, 이 기부용 세라믹 기판을 연마하더라도 그 표면조도는 Ra를 0.078㎛, Ry를 0.97㎛까지밖에 평탄성을 향상시킬 수 없었다. 도 3에 나타낸 바와 같이, 기부용 세라믹 기판(2) 내에는 많은 검은 입상(粒狀)으로 인지되는 포어(22)가 존재하고, 이 포어는 그 표면부에도 인지되는 것을 알 수 있다. 즉, 기부용 세라믹 기판은 이 포어에 기인하여 표면조도를 충분히 저감시키기 어렵다.
이것에 대해서, 도 4에 나타낸 가열ㆍ가압처리를 거친 후의 것에서는, 도 3에서 유리층(32) 내에 검은 입상으로 인지되었던 보이드(321)가 소실되고, 치밀화된 글레이즈층(34)이 얻어진 것을 알 수 있다. 또한, 이 글레이즈층(34)의 직하인 기부용 세라믹 기판(2)의 표면부에는 도 3에서 인지되었던 포어(22)가 전혀 인지되지 않는다. 즉, 치밀 유리 세라믹 혼합층(33)이 형성되어 있는 것을 알 수 있다. 이 혼합층(33)의 두께는 약 50㎛이다. 혼합층(33)의 "A"의 범위 내에는 회색의 입상의 것이 인지되나, 이것은 도 4의 "A"의 범위를 확대한 도 5에 나타낸 바와 같이 기부용 세라믹 기판(2)의 포어(22) 내로 유리가 충진되어 얻어진 것인 것을 알 수 있다. 즉, 이러한 회색의 입상의 것은 포어가 아니다. 또한, 도 6에서도 포어는 인지되지 않는다.
이 평탄화 연마된 혼합층의 표면은 Ra가 0.009㎛이고, Ry가 0.11㎛이었다. 즉, 기부용 세라믹 기판의 표면보다 Ra가 96%나 저감되고 또한 Ry가 98%나 저감되 었다. 또, 평탄화 연마된 기부용 세라믹 기판의 표면보다도 Ra가 88%나 저감되고, Ry는 89%나 저감되었다.
즉, 본 발명에 의하면, 포어를 많이 가지는 상기한 범용 세라믹 기판을 사용하더라도 적어도 88% 이상 표면조도를 저감시킬 수 있는 것을 알 수 있다.
[2] 배선패턴을 가지는 박막 전자부품용 세라믹 기판의 제작 1
이하, 도 1 및 도 2에 의거하여 배선패턴(21)을 가지는 박막 전자부품용 세라믹 기판(1)의 제작에 대해서 설명한다.
<1> 기부용 세라믹 기판(2)의 제작
상기 [1]의 <1>과 마찬가지로 하여 두께 600㎛의 기부용 미소성 세라믹 시트를 얻었다. 얻어진 기부용 미소성 세라믹 시트에 CO2 레이저를 사용하여 직경 120㎛(소성 후 직경 100㎛)의 비어 홀(via hole)을 형성하였다. 이어서, 텅스텐 분말, 에틸셀룰로오스(바인더) 및 부틸카르비톨(용제)을 주성분으로 하는 도전성 홀 매립제{소성 후, 내부 배선패턴(21)이 된다}를 조제하여 상기 비어 홀 내에 인쇄 충진하였다. 그 후, 지금까지 하여 얻어진 미소성체를 소망하는 크기로 재단한 후, 소성하여 표리(表裏)로 관통하는 배선패턴(21)을 가지는 기부용 세라믹 기판(2)를 얻었다.
<2> 유리층 형성공정, 가열ㆍ가압처리공정 및 평탄화 연마공정
상기 [1]의 <2>와 마찬가지로 하여 얻어진 유리 페이스트를 상기 기부용 세라믹 기판(2) 상에 도포하고 건조시켜서, 건조 두께 250㎛의 유리 페이스트로 이루 어지는 유리 페이스트층(31)을 형성하였다. 그 후, 이 유리 페이스트층(31)을 N2-H2-H2O로 이루어지는 비산화성 분위기 하에서 1000℃로 소성하여 유리화함으로써 두께 100㎛의 유리층(32)을 형성하였다. 이어서, 상기 [1]의 <2>와 마찬가지로 HIP처리하여 혼합층(33)을 형성하였다. 그 후, 상기 [1]의 <2>와 마찬가지로 평탄화 연마를 하여, 본 발명의 배선패턴(21)을 가지며, 표면조도 Ra 0.01㎛ 이하 또한 Ry 0.2㎛ 이하의 혼합층(33)을 구비하는 박막 전자부품용 세라믹 기판(1)을 얻었다.
[3] 박막 전자부품의 제작(박막 커패시터의 제작)
이하, 도 7∼도 10에 의거하여 박막 커패시터(100)의 제작에 대해서 설명한다. 또한, 도 8∼도 10은 도 7의 박막 커패시터(100)의 좌측 절반을 설명하는 것이다. 또, 소성 전후에 있어서의 부호는 편의상 동일하게 하였다. 이하의 <1-a>∼<1-d>에 대해서는 도 8을 참조하고, <1-e>∼<1-i>에 대해서는 도 9를 참조하고, <1-j>∼<1-m>에 대해서는 도 10을 참조한다.
<1-a> 상기 [2]에서 얻어진 박막 전자부품용 세라믹 기판(1)의 일면측에 0.2㎛의 백금으로 이루어지는 커패시터용 도체층(4)을 스퍼터링에 의해서 형성하였다. 이 커패시터용 도체층(4)은 커패시터 내에서 주로 하부 전극이 되는 것이다.
<1-b> 이어서, 이 커패시터용 도체층(4)을 패터닝하기 위해서 커패시터용 도체층의 에칭을 필요로 하지 않는 부분에 에칭 레지스트(5)를 형성하였다.
<1-c> 그 후, 이온 밀링을 사용해서 에칭하여 커패시터용 도체층(4)을 패터닝한 후, 에칭 레지스트(5)를 제거하였다.
<1-d> 이어서, 티탄이소프로폭시드와 스트론튬-n-부톡시드와 금속바륨을 2-에톡시에탄올에 용해시켜서 얻어진 유전체 원료(6)를, 상기 패터닝된 커패시터용 도체층(4)을 가지는 박막 전자부품용 세라믹 기판(1)의 표면에 스핀 코팅에 의해서 도포하였다. 그 후, 도포된 유전체 원료(6)를 건조한 후, 700℃로 열처리하여 두께 0.2㎛의 커패시터용 유전체층(6)을 얻었다.
<1-e> 얻어진 커패시터용 유전체층(6)을 패터닝하기 위해서 커패시터용 유전체층의 에칭을 필요로 하지 않는 부분에 에칭 레지스트(7)를 형성하였다.
<1-f> 그 후, 완충된 플루오르화 수소산을 사용해서 커패시터용 유전체층(6)을 에칭하여 커패시터용 유전체층(6)을 패터닝한 후, 에칭 레지스트(7)를 제거하였다.
<1-g> 이어서, 패터닝된 커패시터용 유전체층(6)의 표면에 0.2㎛의 백금으로 이루어지는 커패시터용 도체층(8)을 스퍼터링에 의해서 형성하였다. 이 커패시터용 도체층(8)은 커패시터 내에서 주로 상부 전극이 되는 것이다.
<1-h> 그 후, 이 커패시터용 도체층(8)을 패터닝하기 위해서 커패시터용 도체층의 에칭을 필요로 하지 않는 부분{커패시터부를 형성하지 않는 측인 박막 전자부품용 세라믹 기판(1)의 이면측에도 에칭 레지스트에 의해서 보호하였다}에 에칭 레지스트(9)를 형성하였다.
<1-i> 이어서, 이온 밀링을 사용해서 에칭하여 커패시터용 도체층(8)을 패터닝한 후, 에칭 레지스트(9)를 제거하였다.
<1-j> 그 후, 솔더 레지스트층(10)을 형성하였다.
<1-k> 이어서, 솔더 레지스트층(10)을 패터닝하였다(이 패터닝에 의해서 비어 배선의 표면을 표출시켰다).
<1-l> 그 후, 상기 <1-k>에서 표출된 비어 배선(21)의 표면에 무전해 도금법에 의해서 니켈-금 도금층(11)을 형성하였다.
<1-m> 이어서, 상기 <1-l>에서 형성된 니켈-금 도금층(11)의 표면에 솔더 볼(12)를 형성하여 박막 커패시터(100)를 얻었다.
[4] 박막 전자부품의 제작 2(박막 커패시터의 제작 2)
이하, 도 11∼도 16에 의거하여 상기 [3]과는 다른 박막 전자부품(101)의 제작(박막 커패시터의 제작)에 대해서 설명한다. 또, 소성 전후에 있어서의 부호는 편의상 동일하게 하였다. 또한, 도 11은 도 12로, 도 12는 도 13으로, 도 13은 도 14로, 도 14는 도 15로, 도 15는 도 16으로 각각 연속하는 공정이다.
<1> 유리층 형성공정
상기 [2]의 <1>과 마찬가지로 하여 얻어진 기부용 세라믹 기판(2)의 표리 양면에, 상기 [1]의 <2>와 마찬가지로 하여 얻어진 유리 페이스트를 도포하고 건조시켜서, 표리 양면측 모두에 건조 두께 250㎛의 유리 페이스트층을 형성하였다. 그 후, 이 유리 페이스트층)을 N2-H2-H2O로 이루어지는 비산화성 분위기 하에서 1000℃로 소성하여 유리화함으로써 두께 100㎛의 유리층(32)을 형성하였다.
<2> 가열ㆍ가압처리공정
상기 [1]의 <2>와 마찬가지로 HIP처리하여 혼합층(33)을 형성하였다.
<3> 평탄화 연마공정
그 후, 상기 [1]의 <2>와 마찬가지로 표면측만을 평탄화 연마하여, 본 발명의 배선패턴(21)을 가지며, 표면조도 Ra 0.01㎛ 이하 또한 Ry 0.2㎛ 이하의 혼합층(33)을 구비하는 박막 전자부품용 세라믹 기판(1)을 얻었다.
<4> 커패시터용 도체층의 패터닝용 레지스트층 형성공정
상기 <3>에서 얻어진 박막 전자부품용 세라믹 기판(1)의 표면에 감광성 레지스트를 스핀 코팅하고, 그 후 패터닝하여 커패시터용 도체층의 페터닝용의 포토 레지스트층(51)을 형성하였다.
<5> 커패시터용 도체층 형성공정
상기 <4>에서 얻어진 박막 전자부품용 세라믹 기판(1)의 표면측에 0.02㎛의 탄탈로 이루어지는 커패시터용 도체 하층(4b)을 스퍼터링에 의해서 형성하였다. 그 후, 0.2㎛의 백금으로 이루어지는 커패시터용 도체 상층(4a)을 스퍼터링에 의해서 형성하였다. 즉, 커패시터용 도체층(4)은 커패시터용 도체 하층(4b)과 커패시터용 도체 상층(4a)으로 이루어진다.
<6> 포토 레지스트층 제거공정
상기 <5>의 공정을 거친 후에 필요없게 된 포토 레지스트층(51)을 박리액으로 완전히 제거하였다.
<7> SiO2층 형성공정
상기 <6>에서 패터닝된 커패시터용 도체층 상에 SiO2층(13)을 플라즈마 CVD 법을 사용해서 층상(層狀)으로 형성하였다.
<8> 커패시터용 도체층 형성공정
상기 <5>와 마찬가지로 하여, 탄탈로 이루어지는 커패시터용 도체 하층(8b)과 백금으로 이루어지는 커패시터용 도체 상층(8a)으로 된 커패시터용 도체층(8)을 형성하였다.
<9> 커패시터용 도체층의 페터닝용 레지스트층 형성공정
상기 <8>에서 형성된 커패시터용 도체층(8)을 패터닝하기 위해서 커패시터용 도체층의 에칭을 필요로 하지 않는 부분에 에칭 레지스트(9)를 형성하였다.
<10> 커패시터용 도체층의 패터닝공정
상기 <9>에서 형성된 커패시터용 도체층(8)을 이온 밀링을 사용해서 에칭하여 커패시터용 도체층(8)을 패터닝하였다.
<11> 커패시터용 도체층의 패터닝용 레지스트층 제거공정
상기 <10>에서 사용한 에칭 레지스트(9)를 제거하였다.
<12> 커패시터용 유전체층의 형성
티탄이소프로폭시드와 스트론튬-n-부톡시드와 금속바륨을 2-에톡시에탄올에 용해시켜서 얻어진 유전체 원료(6)를, 상기 패터닝된 커패시터용 도체층(8)을 가지는 박막 전자부품용 세라믹 기판(1)의 표면에 스핀 코팅에 의해서 도포하였다. 그 후, 도포한 유전체 원료(6)를 건조한 후, 700℃로 열처리하여 두께 0.2㎛의 커패시터용 유전체층(6)을 얻었다.
<13> SiO2층 및 커패시터용 유전체층의 패터닝용 레지스트층 형성공정
상기 <7>에서 얻어진 SiO2층(13) 및 상기 <12>에서 얻어진 커패시터용 유전체층(6)을 패터닝하기 위해서 커패시터용 유전체층의 에칭을 필요로 하지 않는 부분에 에칭 레지스트(7)를 형성하였다.
<14> SiO2층 및 커패시터용 유전체층의 패터닝
완충된 플루오르화 수소산을 사용해서 SiO2층(13) 및 커패시터용 유전체층(6)을 에칭하여 각각의 층을 패터닝하였다. 또한, 이 패터닝공정은 이온 밀링법에 의해서도 할 수 있다.
<15> SiO2층 및 커패시터용 유전체층의 패터닝용 레지스트층 제거공정
상기 <14>의 공정을 거친 후에 SiO2층 및 커패시터용 유전체층의 에칭 레지스트(7)을 제거하였다.
<16> 커패시터용 유전체층 형성용의 레지스트층 형성공정
상기 <15>의 공정을 거친 박막 전자부품용 세라믹 기판(1)의 표면측에 후술하는 커패시터용 도체층(14)의 형성을 필요로 하지 않는 부분을 보호하기 위한 레지스트층(15)을 형성하였다.
<17> 커패시터용 도체층 형성공정
상기 <16>의 공정을 거친 박막 전자부품용 세라믹 기판(1)의 표면측에 백금으로 이루어지는 커패시터용 도체 상층(14)을 형성하였다.
<18> 커패시터용 도체층 형성용의 레지스트층 제거공정
상기 <17>에서 사용한 레지스트층(15)을 제거함에 의해서 커패시터용 도체층(14)을 패터닝하였다.
<19> 이면측 글레이즈층 제거공정
표면측의 박막 적층부를 보호 테이프로 보호한 후(도시생략), 상기 <2>에서 형성된 이면측의 글레이즈층(34)을 상기 <3>과 마찬가지로 연마하여 제거함으로써, 치밀 유리 세라믹 혼합층(33)을 표출시킴과 동시에 이면측 표면에서 배선패턴(21)을 노출시켰다.
<20> 솔더 볼 접속패턴용의 레지스트층 형성
상기 <19>에서 얻어진 박막 전자부품용 세라믹 기판(1)의 이면에, 후술하는 이면측의 솔더 볼(12)의 접속성을 향상시키기 위한 솔더 볼 접속패턴(17)을 형성하기 위한 레지스트층(16)을 형성하였다.
<21> 솔더 볼 접속패턴 형성공정
상기 <20>의 공정을 거친 박막 전자부품용 세라믹 기판(1)의 이면측에 스퍼터링에 의해서 백금으로 이루어지는 솔더 볼 접속패턴(17)을 퇴적하였다.
<22> 솔더 볼 접속패턴용의 레지스트층 제거공정
상기 <21>의 공정을 거친 후에 필요없게 된 레지스트층(16)을 용제로 완전히 제거하였다.
<23> 솔더 레지스트층 형성공정
상기 <19>에서 형성한 보호 테이프를 박리한 후, 상기 <22>의 공정을 거친 박막 전자부품용 세라믹 기판(1)의 표면측에 솔더 볼의 형성을 필요로 하는 부분이 패터닝에 의해서 선택적으로 제거된 솔더 레지스트층(10)을 형성하였다.
또한, 이면측에서는, 상기 <19>에서 글레이즈층(34)을 연마하여 제거함으로써 노출되고 또한 상기 <21>에서 솔더 볼 접속패턴(17)에 의해서 덮혀지지 않은 부위의 치밀 유리 세라믹 혼합층(33)이 솔더 레지스트로서 기능한다. 따라서, 표면측과 같은 솔더 레지스트층을 형성할 필요가 없다.
<24> 솔더 볼 형성공정
상기 <23>의 공정을 거친 박막 전자부품용 세라믹 기판(1)의 표면측의 상기 레지스트층(10)이 형성되지 않은 부분과 이면측의 솔더 볼 접속패턴(17)의 표면에 각각 솔더 볼(12)을 형성하여 박막 커패시터(101)를 얻었다.
(산업상의 이용 가능성)
본 발명은 전자부품의 관련분야에서 널리 이용할 수 있다. 본 발명의 박막 전자부품용 세라믹 기판은 박막 전자부품(박막 커패시터 등)을 구비하는 모든 기판으로서 이용되며, 특히 배선 내장 기판의 콘덴서에 매우 적합하다. 또, 본 발명의 박막 전자부품은, 이러한 박막 커패시터 및 박막 커패시터를 구비하는 배선기판 등으로서 매우 적합하게 이용된다.
이상과 같이, 본 발명의 제 1 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 제 2 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
가열ㆍ가압처리를 700℃ 이상 또한 1㎫ 이상에서 한 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리의 연화점이 750℃ 이상인 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 이것을 사용하여 박막 전자부품을 형성할 때에 통상 가해지는 작업 온도에서도 평탄성이 유지되기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리의 굴복점이 700℃ 이상인 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 이것을 사용하여 박막 전자부품을 형성할 때에 통상 가해지는 작업 온도에서도 평탄성이 유지되기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
유리층을 구성하는 유리가 Si, Al, B, Ca 및 O를 주성분으로 하는 경우는, 특히 높은 정밀도의 평탄면이 얻어지며, 또 글레이즈면에 직접 도체층을 형성할 수 있어, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다.
배선패턴을 내부에 구비하는 경우는, 얻어지는 박막 전자부품 상에 다른 전자부품을 탑재할 수 있는 등, 부품의 소형화에 기여하는 박막 전자부품용 세라믹 기판으로 할 수 있다.
상기 기부용 세라믹 기판의 세라믹 부위 중의 상기 치밀 유리 세라믹 혼합층을 제외하는 잔부에는 유리가 함유되지 않는, 또는 유리가 함유되더라도 치밀 유리 세라믹 혼합층에 함유되는 유리량보다 적은 경우는, 박막 전자부품용 세라믹 기판으로서 충분한 기계적 강도를 얻을 수 있다.
치밀 유리 세라믹 혼합층이 포어를 가지지 않는 것인 경우는, 특히 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 제 3 관점에 관한 박막 전자부품용 세라믹 기판에 의하면, 높은 정밀도의 평탄면을 가지기 때문에, 신뢰성이 높은 박막 전자부품을 안정하게 얻을 수 있다. 또, 신뢰성이 높은 박막 전자부품을 저렴하게 얻을 수 있다.
본 발명의 박막 전자부품은 높은 정밀도의 평탄면을 가지는 기판이 사용되고 있기 때문에, 정밀도 및 신뢰성이 우수하다.
본 발명의 박막 전자부품용 세라믹 기판 상에 소정의 커패시터부를 구비하는 박막 전자부품에 의하면, 안정한 전기특성을 발휘할 수 있고, 단락 등이 발생하지 않아 높은 신뢰성을 가지는 커패시터 기능을 가지는 것으로 할 수 있다.
본 발명의 박막 전자부품용 세라믹 기판의 제조방법에 의하면, 확실하게 또한 용이하게 높은 정밀도의 평탄면을 가지는 박막 전자부품용 세라믹 기판을 얻을 수 있다.

Claims (13)

  1. 세라믹으로 이루어지며, 포어를 가지는 기부용(基部用) 세라믹 기판과; 상기 기부용 세라믹 기판 상에 형성되며, 상기 기부용 세라믹 기판의 표면부의 세라믹에 확산되어 포어를 충진하는 유리를 가지는 치밀 유리 세라믹 혼합층과; 상기 치밀 유리 세라믹 혼합층의 표면에 형성된 박막 도체층;을 가지는 박막 전자부품에 있어서,
    상기 치밀 유리 세라믹 혼합층은, 상기 기부용 세라믹 기판의 표면에 형성된 유리층을 가열ㆍ가압처리하여 상기 기부용 세라믹 기판의 표면에 상기 치밀 유리 세라믹 혼합층과 상기 치밀 유리 세라믹 혼합층 상의 글레이즈층을 형성하고, 그리고 상기 치밀 유리 세라믹 혼합층이 표출되도록 상기 글레이즈층을 제거하여 상기 치밀 유리 세라믹 혼합층을 평탄화 연마한 것으로,
    상기 치밀 유리 세라믹 혼합층의 표면은 산술평균조도(Ra)가 0.02㎛ 이하이고 또한 최대 높이(Ry)가 0.25㎛ 이하이고,
    상기 치밀 유리 세라믹 혼합층을 형성하기 전의 상기 기부용 세라믹 기판의 포어를 충진하는 유리의 양이 0.5∼50질량%이고,
    상기 치밀 유리 세라믹 혼합층은 포어를 가지지 않으며,
    상기 치밀 유리 세라믹 혼합층의 두께가 10㎛∼100㎛인 것을 특징으로 하는 박막 전자부품.
  2. 청구항 1에 있어서,
    상기 가열ㆍ가압처리는 700℃ 이상 또한 1㎫ 이상에서 하는 것을 특징으로 하는 박막 전자부품.
  3. 청구항 1에 있어서,
    상기 유리층을 구성하는 유리는 연화점이 750℃ 이상인 것을 특징으로 하는 박막 전자부품.
  4. 청구항 1에 있어서,
    상기 유리층을 구성하는 유리는 굴복점이 700℃ 이상인 것을 특징으로 하는 박막 전자부품.
  5. 청구항 1에 있어서,
    상기 유리층을 구성하는 유리는, 상기 유리 전체를 100질량%로 한 경우에 Si를 SiO2 환산, Al을 Al2O3 환산, B를 B2O3 환산, Ca을 CaO 환산한 합계가 80질량% 이상인 것을 특징으로 하는 박막 전자부품.
  6. 청구항 1에 있어서,
    배선패턴을 내부에 구비하는 것을 특징으로 하는 박막 전자부품.
  7. 청구항 6에 있어서,
    상기 배선패턴의 일단이 상기 기부용 세라믹 기판 상에 형성된 상기 치밀 유리 세라믹 혼합층의 표면에 노출되고,
    상기 배선패턴의 타단이 상기 기부용 세라믹 기판의 다른 표면에 노출되어 있는 것을 특징으로 하는 박막 전자부품.
  8. 청구항 1에 있어서,
    상기 기부용 세라믹 기판 상에 커패시터용 도체층과 커패시터용 유전체층이 적층되되, 대향하는 2층의 상기 커패시터용 도체층 사이에 상기 커패시터용 유전체층이 배치되도록 상기 커패시터용 도체층과 상기 커패시터용 유전체층이 교호로 적층되어 이루어지는 커패시터부를 가지는 것을 특징으로 하는 박막 전자부품.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 기부용 세라믹 기판의 전체에 대해서 40질량% 이상 함유되는 메인 세라믹 성분이 알루미나인 것을 특징으로 하는 박막 전자부품.
  11. 세라믹으로 이루어지며, 포어를 가지는 기부용 세라믹 기판과; 상기 기부용 세라믹 기판 상에 형성되며, 상기 기부용 세라믹 기판의 표면부의 세라믹에 확산되어 포어를 충진하는 유리를 가지는 치밀 유리 세라믹 혼합층과; 상기 치밀 유리 세라믹 혼합층의 표면에 형성된 박막 도체층;을 가지며,
    상기 치밀 유리 세라믹 혼합층은, 상기 기부용 세라믹 기판의 표면에 형성된 유리층을 가열ㆍ가압처리하여 상기 기부용 세라믹 기판의 표면에 상기 치밀 유리 세라믹 혼합층과 상기 치밀 유리 세라믹 혼합층 상의 글레이즈층을 형성하고, 그리고 상기 치밀 유리 세라믹 혼합층이 표출되도록 상기 글레이즈층을 제거하여 상기 치밀 유리 세라믹 혼합층을 평탄화 연마한 것으로, 상기 치밀 유리 세라믹 혼합층의 표면은 산술평균조도(Ra)가 0.02㎛ 이하이고 또한 최대 높이(Ry)가 0.25㎛ 이하이고, 상기 치밀 유리 세라믹 혼합층을 형성하기 전의 상기 기부용 세라믹 기판의 포어를 충진하는 유리의 양이 0.5∼50질량%이고, 상기 치밀 유리 세라믹 혼합층은 포어를 가지지 않으며, 상기 치밀 유리 세라믹 혼합층의 두께가 10㎛∼100㎛인 박막 전자부품의 제조방법에 있어서,
    내부 배선패턴의 단면이 기부용 세라믹 기판의 표면에 노출된 내부 배선패턴을 구비하는 기부용 세라믹 기판의 상기 표면에 유리층을 형성하는 유리층 형성공정과,
    상기 유리층에 가열ㆍ가압처리를 하여, 상기 유리층의 일부가 상기 기부용 세라믹 기판의 표면부에 유리가 확산되어 이루어지는 치밀 유리 세라믹 혼합층을 형성하는 가열ㆍ가압처리공정과,
    평탄하게 연마하면서 상기 치밀 유리 세라믹 혼합층 및 상기 내부 배선패턴을 노출시키는 평탄화 연마공정을 이 순서대로 구비하는 것을 특징으로 하는 박막 전자부품의 제조방법.
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