KR101050875B1 - 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자 - Google Patents
단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자 Download PDFInfo
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Abstract
본 발명은 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자에 관한 것으로, 더욱 상세하게는 확산기법을 사용하여 도핑함으로써 측면게이트의 전계효과를 양자점으로 효과적으로 전달할 수 있고, 실리콘 산화막을 더 형성함으로써 게이트 누설전류를 방지하고, 측면게이트에 인가되는 전압을 향상시켜 측면게이트에 의한 터널링 장벽과 다중양자점의 형성 및 쿨롱진동의 위상제어가 용이한 단전자 나노소자의 제작방법 및 그에 따라 제작된 단전자 나노소자에 관한 것이다.
SOI 기판, 단전자 나노소자, 양자점, 쿨롱진동, 확산, 측면게이트
Description
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 발명에 따른 단전자 나노소자의 제작방법중 SOI기판의 위층 실리콘의 식각에 의하여 소오스, 드레인, 전도채널 및 다수개의 측면게이트가 형성된 상태를 나타내는 사시도,
도 2는 본 발명에 따른 단전자 나노소자의 제작방법중 SOI 기판의 상면에 도핑마스크가 형성된 상태를 나타내는 사시도,
도 3은 도 2의 상면도로서, 본 발명에 따른 단전자 나노소자의 제작방법중 도핑과정에 의하여 도핑되는 영역과 도핑되지 않는 영역을 나타낸 상태도,
도 4는 본 발명에 따른 단전자 나노소자의 제작방법중 게이트 산화막이 형성된 상태를 나타내는 사시도,
도 5는 도 4의 평면도로서, 고농도의 도핑 영역에서 도핑되지 않은 영역으로 도핑물질이 확산되는 방향을 나타낸 상태도,
도 6은 본 발명에 따른 단전자 나노소자의 제작방법중 제어게이트가 형성된 상태를 나타낸 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판
2: 실리콘 산화막
3: 위층 실리콘
4: 소오스
5: 드레인
6: 제1측면게이트
7: 제2측면게이트
8: 제3측면게이트
9: 제4측면게이트
10: 제어게이트
11: 게이트 산화막
12: 전도채널
13: 포토레지스트 마스크
A: 도핑마스크에 의해 도핑 되지 않는 측면게이트 영역
B: 도핑마스크에 의해 도핑 되지 않은 영역
B: 도핑마스크에 의해 도핑 되지 않은 영역
본 발명은 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자에 관한 것으로, 더욱 상세하게는 확산기법을 사용하여 도핑함으로써 측면게이트의 전계효과를 양자점으로 효과적으로 전달할 수 있고, 실리콘 산화막을 더 형성함으로써 게이트 누설전류를 방지하고, 측면게이트에 인가되는 전압을 향상시켜 측면게이트에 의한 터널링 장벽과 다중양자점의 형성 및 쿨롱진동의 위상제어가 용이한 단전자 나노소자의 제작방법 및 그에 따라 제작된 단전자 나노소자에 관한 것이다.
단전자 나노소자의 제작에 있어서, 도핑마스크를 형성하기 위하여 CMOS 공정의 포토리소그래피법은 나노미터의 선폭 형성이 불가능하여, 도핑마스크가 측면게이트를 덮어 측면게이트의 전계효과가 양자점에 효과적으로 전달되지 못하는 문제가 있었다.
단전자 나노소자의 제작에 있어서, 도핑마스크를 형성하기 위하여 CMOS 공정의 포토리소그래피법은 나노미터의 선폭 형성이 불가능하여, 도핑마스크가 측면게이트를 덮어 측면게이트의 전계효과가 양자점에 효과적으로 전달되지 못하는 문제가 있었다.
또한,게이트산화막을 얇게 형성하면 측면게이트에 인가되는 전압을 제한시켜 게이트의 누설전류를 막지 못하는 문제가 있고, 게이트 산화막을 두껍게 형성하면 SOI기판의 최상층의 실리콘에 형성되는 전도채널을 쉽게 끊을 수 없어, 게이트산화막의 공정은 나노미터 스케일의 양자점을 형성하는데 큰 문제로 작용하고 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 확산기법을 사용하여 측면게이트의 전계효과를 양자점으로 효과적으로 전달할 수 있는 단전자 나노소자의 제작방법과 그에 의하여 제작된 단전자 나노소자를 제공하는데 있다.
또한, 본 발명의 목적은, 실리콘 산화막을 더 형성하여 게이트의 누설전류를 방지하고 측면게이트에 인가되는 전압을 향상시켜 측면게이트에 의한 터널링 장벽과 다중양자점의 형성과 쿨롱진동의 위상제어를 효과적으로 할 수 있는 단전자 나노소자의 제작방법과 그에 의하여 제작된 단전자 나노소자를 제공하는데 있다.
또한, 본 발명의 목적은, 실리콘 산화막을 더 형성하여 게이트의 누설전류를 방지하고 측면게이트에 인가되는 전압을 향상시켜 측면게이트에 의한 터널링 장벽과 다중양자점의 형성과 쿨롱진동의 위상제어를 효과적으로 할 수 있는 단전자 나노소자의 제작방법과 그에 의하여 제작된 단전자 나노소자를 제공하는데 있다.
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명하기에 앞서 관련된 공지기능 및 구성에 대한 구체적 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 설명은 생략하기로 한다.
먼저, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)를 형성하는 단계(S100)를 설명한다. 우선, 어라인키(align-key)공정을 실시한 후, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)가 형성될 SOI기판의 위층 실리콘(3)을 패터닝하고, 현상한다. SOI기판은 실리콘 기판(1)과 실리콘 산화막(2)과 위층 실리콘(3)이 순차적으로 적층된 기판이다. 패터닝은 전자선 직접묘화법(electron-beam direct writing)에 의할 수 있다. 도 1에 도시된 바와 같이, 소오스(4)와 드레인(5) 사이에는 전도채널(12)이 위치하고, 다수개의 측면게이트(6,7,8,9)는 전도채널(12)과 수직방향으로 형성된다. 다수개의 측면게이트(6,7,8,9)는 수 나노미터 ~ 수십 나노미터의 간격으로 서로 이격되어 있고, 각각의 측면게이트(6,7,8,9)의 너비는 수십나노미터이며, 도 1에서는 4개의 측면게이트(6,7,8,9)가 형성된 경우를 도시한 것이다. 패터닝과 현상이 이루어진 SOI기판을 식각함으로써, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)를 형성한다. 이때 사용하는 식각방법은 반응성 이온 식각(Reactive Ion Etching:RIE)을 사용할 수 있다.
이 후, 전도채널(12)이 형성된 위층 실리콘(3)의 하부에 위치한 실리콘 산화막(2)의 일부를 식각한다(S150). 전도채널(12)의 하부에 놓인 실리콘 산화막(2)을 소량 제거함으로써, 이하 관련부분에서 설명할 게이트 산화막 성막단계(S400)시 PADOX현상을 증가시킬 수 있다. 전도채널(12)의 하부에 형성된 실리콘 산화막(2)을 식각하는 방법으로 습식식각(wet-etching)을 사용할 수 있다.
그 다음으로, 도핑마스크(13)를 형성한다(S200). 도핑마스크(13)는 포토리소그래피법을 이용하여 포토레지스트를 형성한다. 도핑마스크(13)는 도 2에 도시된 바와 같이, 전도채널(12)을 모두 덮는 형상이며, 소오스(4), 드레인(5)과 다수개의 측면게이트(6,7,8,9)의 일부를 덮도록 구성한다.
그 후, 도핑한다(S300). 도 3은 도 2의 SOI기판을 상부에서 본 단면도이다. 도 3에 도시된 바와 같이, 도핑마스크(13)의 형성으로 도핑되지 않은 영역과 도핑된 영역이 생긴다. 도핑물질로는 일반적으로 사용되는 도핑물질을 사용할 수 있으며, 더욱 바람직하게는 5족의 도핑물질(arsenic, phosphorus)을 사용한다. 도핑물질의 농도는 단전자 논리소자의 제어에 필요한 값을 미리 계산하여 정할 수 있으며, 고농도의 도핑을 실시함이 바람직하다. 고농도의 도핑을 위하여, 도핑하는 단계(S300)는 적어도 2회 이상 반복하여 실시할 수 있다.
도 3에 도시된 바와 같이, 도핑마스크(13)는 전도채널(12)과 소오스(4)의 일부, 드레인(5)의 일부와 다수개의 측면게이트(6,7,8,9)의 일부만을 덮는다. 따라서, 도핑단계에 의하여 도핑되는 영역은 도핑마스크(13)에 의하여 덮히지 않은 소오스(4)와 드레인(5)과 다수개의 측면게이트(6,7,8,9)의 일부분으로, 고농도의 도핑영역과 도핑되지 않은 영역(B)으로 구별된다. 미설명 부호 "A"는 도핑되지 않은 영역(B)중 측면게이트(6,7,8,9)의 일부로 도핑되지 않은 영역이다. 고농도로 도핑된 영역의 도핑물질은 도 6에 도시된 화살표방향을 따라, 도핑되지 않은 영역으로 확산된다. 즉, 확산에 의하여 측면게이트(6,7,8,9)의 도핑되지 않은 모든 부분에 까지 도핑물질이 전달된다. 확산은 고온에서 이루어짐이 바람직하다.
그 다음으로, 게이트 산화막을 성막한다(S400). 도핑된 SOI기판의 상면에 게이트 산화막(11)을 성막한다. 게이트 산화막(11)을 성막하는 방법은 열산화 기법에 의할 수 있다. 게이트 산화막(11)의 두께는 수 나노미터가 되도록 한다.
그 후, 실리콘 산화막(미도시)을 성막한다(S450). 실리콘 산화막은 게이트 산화막(11)이 형성된 SOI기판의 상면에 성막함으로써, SOI기판에 이미 포함되어 있는 실리콘 산화막(2)과는 다른 별도의 실리콘 산화막을 더 형성한다. 실리콘 산화막을 이중으로 형성함으로써, 게이트의 누설전류를 감소시키고, 측면게이트(6,7,8,9)에 인가되는 전압을 향상시키게 한다. 실리콘 산화막은 화학기상증착법(Chemical Vapor Deposition:CVD)을 사용할 수 있으며, 보다 바람직하게는 PECVD(Plasma-Enhanced Chemical Vapor Deposition:PECVD)기법을 사용한다.
먼저, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)를 형성하는 단계(S100)를 설명한다. 우선, 어라인키(align-key)공정을 실시한 후, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)가 형성될 SOI기판의 위층 실리콘(3)을 패터닝하고, 현상한다. SOI기판은 실리콘 기판(1)과 실리콘 산화막(2)과 위층 실리콘(3)이 순차적으로 적층된 기판이다. 패터닝은 전자선 직접묘화법(electron-beam direct writing)에 의할 수 있다. 도 1에 도시된 바와 같이, 소오스(4)와 드레인(5) 사이에는 전도채널(12)이 위치하고, 다수개의 측면게이트(6,7,8,9)는 전도채널(12)과 수직방향으로 형성된다. 다수개의 측면게이트(6,7,8,9)는 수 나노미터 ~ 수십 나노미터의 간격으로 서로 이격되어 있고, 각각의 측면게이트(6,7,8,9)의 너비는 수십나노미터이며, 도 1에서는 4개의 측면게이트(6,7,8,9)가 형성된 경우를 도시한 것이다. 패터닝과 현상이 이루어진 SOI기판을 식각함으로써, 소오스(4), 드레인(5), 전도채널(12), 다수개의 측면게이트(6,7,8,9)를 형성한다. 이때 사용하는 식각방법은 반응성 이온 식각(Reactive Ion Etching:RIE)을 사용할 수 있다.
이 후, 전도채널(12)이 형성된 위층 실리콘(3)의 하부에 위치한 실리콘 산화막(2)의 일부를 식각한다(S150). 전도채널(12)의 하부에 놓인 실리콘 산화막(2)을 소량 제거함으로써, 이하 관련부분에서 설명할 게이트 산화막 성막단계(S400)시 PADOX현상을 증가시킬 수 있다. 전도채널(12)의 하부에 형성된 실리콘 산화막(2)을 식각하는 방법으로 습식식각(wet-etching)을 사용할 수 있다.
그 다음으로, 도핑마스크(13)를 형성한다(S200). 도핑마스크(13)는 포토리소그래피법을 이용하여 포토레지스트를 형성한다. 도핑마스크(13)는 도 2에 도시된 바와 같이, 전도채널(12)을 모두 덮는 형상이며, 소오스(4), 드레인(5)과 다수개의 측면게이트(6,7,8,9)의 일부를 덮도록 구성한다.
그 후, 도핑한다(S300). 도 3은 도 2의 SOI기판을 상부에서 본 단면도이다. 도 3에 도시된 바와 같이, 도핑마스크(13)의 형성으로 도핑되지 않은 영역과 도핑된 영역이 생긴다. 도핑물질로는 일반적으로 사용되는 도핑물질을 사용할 수 있으며, 더욱 바람직하게는 5족의 도핑물질(arsenic, phosphorus)을 사용한다. 도핑물질의 농도는 단전자 논리소자의 제어에 필요한 값을 미리 계산하여 정할 수 있으며, 고농도의 도핑을 실시함이 바람직하다. 고농도의 도핑을 위하여, 도핑하는 단계(S300)는 적어도 2회 이상 반복하여 실시할 수 있다.
도 3에 도시된 바와 같이, 도핑마스크(13)는 전도채널(12)과 소오스(4)의 일부, 드레인(5)의 일부와 다수개의 측면게이트(6,7,8,9)의 일부만을 덮는다. 따라서, 도핑단계에 의하여 도핑되는 영역은 도핑마스크(13)에 의하여 덮히지 않은 소오스(4)와 드레인(5)과 다수개의 측면게이트(6,7,8,9)의 일부분으로, 고농도의 도핑영역과 도핑되지 않은 영역(B)으로 구별된다. 미설명 부호 "A"는 도핑되지 않은 영역(B)중 측면게이트(6,7,8,9)의 일부로 도핑되지 않은 영역이다. 고농도로 도핑된 영역의 도핑물질은 도 6에 도시된 화살표방향을 따라, 도핑되지 않은 영역으로 확산된다. 즉, 확산에 의하여 측면게이트(6,7,8,9)의 도핑되지 않은 모든 부분에 까지 도핑물질이 전달된다. 확산은 고온에서 이루어짐이 바람직하다.
그 다음으로, 게이트 산화막을 성막한다(S400). 도핑된 SOI기판의 상면에 게이트 산화막(11)을 성막한다. 게이트 산화막(11)을 성막하는 방법은 열산화 기법에 의할 수 있다. 게이트 산화막(11)의 두께는 수 나노미터가 되도록 한다.
그 후, 실리콘 산화막(미도시)을 성막한다(S450). 실리콘 산화막은 게이트 산화막(11)이 형성된 SOI기판의 상면에 성막함으로써, SOI기판에 이미 포함되어 있는 실리콘 산화막(2)과는 다른 별도의 실리콘 산화막을 더 형성한다. 실리콘 산화막을 이중으로 형성함으로써, 게이트의 누설전류를 감소시키고, 측면게이트(6,7,8,9)에 인가되는 전압을 향상시키게 한다. 실리콘 산화막은 화학기상증착법(Chemical Vapor Deposition:CVD)을 사용할 수 있으며, 보다 바람직하게는 PECVD(Plasma-Enhanced Chemical Vapor Deposition:PECVD)기법을 사용한다.
그 다음으로, 제어게이트(10)를 형성한다(S500). SOI기판의 상면에, 전도채널(12)을 덮을 수 있을 만큼의 크기로 제어게이트(10)가 형성될 영역을 패터닝하고 현상한 후, 제어게이트(10)가 형성될 영역에 금속화 공정을 실시하여 도 5에 도시된 바와 같이, 제어게이트(10)를 형성한다. 패터닝은 포토 리소그래피법을 사용할 수 있다.
도 6은 앞서 설명한 단전자 나노소자의 제작방법에 의하여 제작된 단전자 나노소자의 사시도이다. 본 발명에 따른 단전자 나노소자의 동작은 다음과 같다.
제1측면게이트(6)와 제3측면게이트(8) 및 제4측면게이트(9)에 소정의 전압을 인가하면, 소정의 크기로 커플링된 2개의 양자점이 형성된다. 양자점의 크기는 측면게이트(6,8,9)에 인가된 전압에 따라 조절가능하다.
양자점을 형성한 후, 제어게이트(10)에 양의전압을 인가하여 2차원 전자 가스층을 전도채널에 유발시키면, 양자점의 형성된 전자의 터널링에 의한 쿨롱진동이 발생된다. 이 때, 제2측면게이트(7)에 소정의 음의 전압을 인가하면 쿨롱진동의 위상과 양자점간의 커플링 상수를 조절할 수 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어 졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구범위는 본 발명의 요지에 속하는한 이러한 수정이나 변형을 포함할 것이다.
삭제
따라서, 상기와 같은 본 발명에 따르면 확산기법을 사용하여 완전히 도핑함으로써, 측면게이트의 전계효과를 양자점으로 효과적으로 전달할 수 있으므로 양자점의 크기 및 쿨롱진동의 위상제어가 효과적이라는 장점이 있다.
그리고, 실리콘 산화막을 더 형성함으로써, 게이트의 누설전류를 감소시켜고 측면게이트에 인가되는 전압을 향상시켜 쿨롱진동의 위상제어가 효과적이라는 장점이 있다.
그리고, 실리콘 산화막을 더 형성함으로써, 게이트의 누설전류를 감소시켜고 측면게이트에 인가되는 전압을 향상시켜 쿨롱진동의 위상제어가 효과적이라는 장점이 있다.
또한, 본 발명에 따른 단전자 나노소자는 대규모 집적화 및 산업화가 가능하고, 다수개 형성된 측면게이트를 활용함으로써 다중양자점의 형성이 용이하다는 장점이 있다.
Claims (8)
- 실리콘 기판과 실리콘 산화막과 위층 실리콘이 순차적으로 적층된 SOI기판의 상기 위층 실리콘을 식각하여 소오스, 드레인, 전도채널 및 상기 전도채널에 대하여 수직방향으로 형성되는 다수개의 측면게이트를 형성하는 단계;상기 전도채널의 하부인 상기 실리콘 산화막을 일부 식각하는 단계;상기 전도채널을 덮는 도핑마스크를 형성하는 단계;상기 도핑마스크 이용하여 상기 소오스의 일부, 상기 드레인의 일부, 상기 다수개의 측면게이트 각각의 일부를 도핑하는 단계;상기 SOI기판의 상부에 게이트 산화막을 형성하는 단계;상기 SOI기판의 상부에 제어게이트를 형성하는 단계;를 포함하고,상기 도핑단계로 인하여 상기 도핑된 영역에서 도핑되지 않은 영역으로 도핑물질이 확산되어 상기 측면게이트의 모든 영역이 도핑되는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 도핑마스크 형성단계는,포토리소그래피법을 적용하여 포토레지스트로 상기 도핑마스크를 형성하는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 제 1항에 있어서,상기 도핑단계는 적어도 2회 반복되는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 게이트산화막 형성단계와 상기 제어게이트 형성단계 사이에는,상기 실리콘 산화막과 다른 별도의 실리콘 산화막을 형성하는 단계;가 더 포함되는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 제 4 항에 있어서,상기 실리콘 산화막 형성단계는 화학기상증착법에 의하는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 삭제
- 제 1 항에 있어서,상기 다수개의 측면게이트는 각각 수 나노미터~수십 나노미터의 간격으로 이격되어 형성되는 것을 특징으로 하는 단전자 나노소자의 제작방법.
- 제 1 항 내지 제 5 항 및 제 7 항중 어느 한 항에 따른 단전자 나노소자의 제작방법에 의하여 제작된 것을 특징으로 하는 단전자 나노소자.
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