KR101046375B1 - Transistor Formation Method - Google Patents
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Abstract
본 발명은 트랜지스터 형성방법을 개시한다. 개시된 본 발명에 따른 트랜지스터 형성방법은, 게이트들이 형성된 실리콘 기판을 제공하는 단계; 상기 기판 결과물을 열처리하여 제1오프셋 산화막을 형성하는 단계; 상기 제1오프셋 산화막 상에 제2오프셋 산화막을 증착하는 단계; 상기 기판 결과물에 1차 할로 이온주입을 수행하는 단계; 상기 제2오프셋 산화막 상에 스페이서용 질화막을 증착하는 단계; 상기 스페이서용 질화막과 제1 및 제2오프셋 산화막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계; 및 상기 기판 결과물의 드레인 영역에 선택적으로 2차 할로 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 한다.The present invention discloses a transistor forming method. A method of forming a transistor in accordance with the disclosed subject matter comprises providing a silicon substrate having gates formed thereon; Heat treating the resultant substrate to form a first offset oxide film; Depositing a second offset oxide film on the first offset oxide film; Performing primary halo ion implantation on the substrate resultant; Depositing a spacer nitride film on the second offset oxide film; Etching the spacer nitride layer and the first and second offset oxide layers to form spacers on both sidewalls of the gate; Performing source / drain ion implantation on the substrate resultant; And selectively performing secondary halo ion implantation into the drain region of the substrate resultant.
Description
도 1은 종래의 트랜지스터의 형성시 할로 이온주입공정을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a halo ion implantation step in forming a conventional transistor.
도 2는 종래의 트랜지스터의 문제점을 설명하기 위한 도면.2 is a diagram for explaining a problem of a conventional transistor;
도 3a 내지 도 3f는 본 발명에 따른 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views for each process for explaining a method of forming a transistor according to the present invention.
도 4는 본 발명에 따른 트랜지스터의 효과를 설명하기 위한 도면.4 is a view for explaining the effect of the transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11: 실리콘 기판 12: 게이트 산화막11: silicon substrate 12: gate oxide film
13: 폴리실리콘막 14: 텅스텐 실리사이드막13: polysilicon film 14: tungsten silicide film
15: 질화막 16: 게이트15: nitride layer 16: gate
18: 제1오프셋 산화막 19: 소오스/드레인 영역18: first offset oxide film 19: source / drain region
20: 제2오프셋 산화막 21: 스페이서용 질화막20: second offset oxide film 21: nitride film for spacer
21a: 질화막 스페이서 22: 마스크 21a: nitride film spacer 22: mask
본 발명은 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는, 리프레쉬(refresh) 및 펀치쓰루(punch-through) 특성을 향상시킬 수 있는 트랜지스터 형성방법에 관한 것이다.The present invention relates to a method for forming a transistor, and more particularly, to a method for forming a transistor that can improve refresh and punch-through characteristics.
할로 이온주입은 트랜지스터의 소스/드레인의 내측벽을 따라서 반도체 기판과 동일한 도전형의 불순물 이온을 반도체 기판 내에 주입하는 것을 말한다. 이렇게 할로 이온주입을 수행하는 경우, 소오스/드레인 내측벽 근방의 불순물 농도가 다른 부분의 불순물 농도보다 높아져서 단채널 효과가 발생하는 것을 방지할 수 있다.Halo ion implantation refers to implanting impurity ions of the same conductivity type as the semiconductor substrate along the inner wall of the source / drain of the transistor into the semiconductor substrate. In this case, when the halo ion implantation is performed, the impurity concentration near the source / drain inner wall becomes higher than the impurity concentration in other portions, thereby preventing the short channel effect from occurring.
도 1은 종래의 트랜지스터 형성시 할로 이온주입 공정을 설명하기 위한 단면도인데, 도 1에서 볼 수 있는 바와 같이, 종래의 할로 이온주입 공정은 게이트(3)가 형성되어 있는 반도체 기판(1)에 50Å 내외의 오프셋 산화막(4)을 형성한 다음에 수행하게 된다.1 is a cross-sectional view illustrating a halo ion implantation process in forming a conventional transistor, as shown in FIG. 1, a conventional halo ion implantation process is performed in a
종래의 트랜지스터의 경우, 게이트 상에 오프셋 산화막을 형성하게 되면 게이트의 길이가 줄어들게 되므로, 할로 이온이 주입되면 스토리지 전극 쪽으로 주입된 할로 이온의 확산이 증가하게 된다. 따라서, 스토리지 전극 쪽은 원래 의도한 채널 이온주입에 의한 할로 이온의 농도와 확산된 할로 이온의 농도가 더해지게 되어 전계가 증가된다. 그 결과, 대기상태에서의 GIDL(gate-induced-drain-leakage)이 크게 증가하므로, 도 2의 도면부호 A에서 볼 수 있는 것과 같이 리프레쉬 특성이 열화되어 트랜지스터의 전하 보존 능력이 저하되는 문제점이 발생하게 된다. In the case of the conventional transistor, since the length of the gate is reduced when the offset oxide film is formed on the gate, the diffusion of the halo ions implanted toward the storage electrode is increased when the halo ions are implanted. Therefore, the storage electrode is added to the concentration of halo ions and the diffused halo ions by channel ion implantation originally intended to increase the electric field. As a result, the gate-induced-drain-leakage (GIDL) in the standby state is greatly increased, so that the refresh characteristic is degraded as shown by reference numeral A of FIG. Done.
또한 종래에는 상기와 같이 리프레쉬 특성이 열화되는 것을 방지하기 위해 이온주입에너지 또는 도즈량을 감소시켜 할로 이온주입을 실시하였는데, 이는 도면부호 B에서 볼 수 있는 바와 같이, 벌크 쪽의 할로 이온 농도가 감소하게 되므로 펀치쓰루 특성이 열화되는 문제점이 있다.In addition, in order to prevent deterioration of the refresh characteristics as described above, halo ion implantation was performed by decreasing ion implantation energy or dose amount, which can be seen in reference numeral B, which reduces the halo ion concentration on the bulk side. Since there is a problem that the punch-through characteristics are deteriorated.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 리프레쉬 특성을 향상시킴과 아울러, 펀치쓰루 특성을 향상시킬 수 있는 트랜지스터 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a transistor forming method capable of improving the refresh characteristics as well as improving the punch through characteristics as devised to solve the above problems.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트들이 형성된 실리콘 기판을 제공하는 단계; 상기 기판 결과물을 열처리하여 제1오프셋 산화막을 형성하는 단계; 상기 제1오프셋 산화막 상에 제2오프셋 산화막을 증착하는 단계; 상기 기판 결과물에 1차 할로 이온주입을 수행하는 단계; 상기 제2오프셋 산화막 상에 스페이서용 질화막을 증착하는 단계; 상기 스페이서용 질화막과 제1 및 제2오프셋 산화막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계; 및 상기 기판 결과물의 드레인 영역에 선택적으로 2차 할로 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법을 제공한다.In order to achieve the above object, the present invention provides a step of providing a silicon substrate formed with gates; Heat treating the resultant substrate to form a first offset oxide film; Depositing a second offset oxide film on the first offset oxide film; Performing primary halo ion implantation on the substrate resultant; Depositing a spacer nitride film on the second offset oxide film; Etching the spacer nitride layer and the first and second offset oxide layers to form spacers on both sidewalls of the gate; Performing source / drain ion implantation on the substrate resultant; And selectively performing secondary halo ion implantation into a drain region of the substrate resultant.
상기 제1오프셋 산화막을 형성하는 단계 후, 그리고 상기 제1오프셋 산화막 상에 제2오프셋 산화막을 증착하는 단계 전, 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다. And performing source / drain ion implantation on the substrate result after the forming of the first offset oxide film and before depositing the second offset oxide film on the first offset oxide film. .
상기 제2오프셋 산화막 상에 스페이서용 질화막을 증착하는 단계 후, 그리고 상기 스페이서용 질화막과 제1 및 제2오프셋 산화막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계 전, 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.After depositing a spacer nitride film on the second offset oxide film and etching the spacer nitride film and the first and second offset oxide films to form spacers on both sidewalls of the gate, the source / source material may be formed on the substrate. It further comprises the step of performing a drain ion implantation.
상기 제1오프셋 산화막은 50 내지 100Å의 두께로 증착하고, 제2오프셋 산화막은 100 내지 200Å의 두께로 증착하는 것이 바람직하다.The first offset oxide film is deposited to a thickness of 50 to 100 GPa, and the second offset oxide film is preferably deposited to a thickness of 100 to 200 GPa.
상기 1차 및 2차 할로 이온주입은 보론(B), 불화보론(BF2) 및 인듐(In)으로 구성된 군에서 선택되는 어느 하나로 수행하는 것이 바람직하다.The primary and secondary halo ion implantation is preferably performed by any one selected from the group consisting of boron (B), boron fluoride (BF 2 ) and indium (In).
상기 1차 할로 이온주입은 불화보론을 30KeV 미만의 이온주입에너지 및 1×1013 내지 3×1013 이온/cm2의 도우즈로 수행하는 것을 특징으로 한다. The primary halo ion implantation is characterized in that boron fluoride is carried out with an ion implantation energy of less than 30 KeV and a dose of 1 × 10 13 to 3 × 10 13 ions / cm 2 .
상기 2차 할로 이온주입은 불화보론을 30 내지 50KeV 미만의 이온주입에너지 및 1×1013 내지 3×1013 이온/cm2의 도우즈로 수행하는 것을 특징으로 한다.The secondary halo ion implantation is characterized in that boron fluoride is carried out with an ion implantation energy of less than 30 to 50 KeV and a dose of 1 × 10 13 to 3 × 10 13 ions / cm 2 .
상기 2차 할로 이온주입을 수행하는 단계 후, 접합 저항이 최적화되도록 아세닉(As) 또는 안티몬(Sb) 이온을 주입하는 단계를 더 포함하는 것을 특징으로 한다.After performing the secondary halo ion implantation, the method further comprises the step of implanting the ionic (As) or antimony (Sb) ions so that the junction resistance is optimized.
상기 추가로 이온주입하는 단계는 아세닉(As)을 10 내지 35KeV 미만의 이온주입에너지 및 2×1013 내지 4×1013 이온/cm2의 도우즈로 수행하는 것을 특징으로 한다. The further ion implantation step is characterized in that the (As) is carried out with ion implantation energy of less than 10 to 35 KeV and a dose of 2 × 10 13 to 4 × 10 13 ions / cm 2 .
또한 본 발명은, 게이트들이 형성된 실리콘 기판을 제공하는 단계; 상기 기판 전면 상에 제1오프셋 산화막을 증착하는 단계; 상기 제1오프셋 산화막 상에 제2오프셋 산화막을 증착하는 단계; 상기 제2오프셋 산화막 상에 스페이서용 질화막을 증착하는 단계; 상기 스페이서용 질화막과 제1 및 제2오프셋 산화막을 식각하여 게이트 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계; 상기 기판 결과물의 드레인 영역에 2회 이상 할로 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법을 제공한다.The invention also provides a method of forming a silicon substrate on which gates are formed; Depositing a first offset oxide film on the entire surface of the substrate; Depositing a second offset oxide film on the first offset oxide film; Depositing a spacer nitride film on the second offset oxide film; Etching the spacer nitride layer and the first and second offset oxide layers to form spacers on both sidewalls of the gate; Performing source / drain ion implantation on the substrate resultant; And performing halo ion implantation into the drain region of the substrate resultant two or more times.
상기 제1오프셋 산화막을 형성하는 단계 후, 그리고 상기 제1오프셋 산화막 상에 제2오프셋 산화막을 증착하는 단계 전, 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.And performing source / drain ion implantation on the substrate result after the forming of the first offset oxide film and before depositing the second offset oxide film on the first offset oxide film. .
상기 제2오프셋 산화막 상에 스페이서용 질화막을 증착하는 단계 후, 그리고 상기 스페이서용 질화막과 제1 및 제2오프셋 산화막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계 전, 상기 기판 결과물에 소오스/드레인 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.After depositing a spacer nitride film on the second offset oxide film and etching the spacer nitride film and the first and second offset oxide films to form spacers on both sidewalls of the gate, the source / source material may be formed on the substrate. It further comprises the step of performing a drain ion implantation.
상기 제1오프셋 산화막은 50 내지 100Å의 두께로 증착하고, 제2오프셋 산화막은 100 내지 200Å의 두께로 증착하는 것이 바람직하다.The first offset oxide film is deposited to a thickness of 50 to 100 GPa, and the second offset oxide film is preferably deposited to a thickness of 100 to 200 GPa.
상기 2회 이상의 할로 이온주입은 보론(B), 불화보론(BF2) 및 인듐(In)으로 구성된 군에서 선택되는 어느 하나로 수행하는 것을 특징으로 한다. The halo ion implantation two or more times is characterized in that it is performed by any one selected from the group consisting of boron (B), boron fluoride (BF 2 ) and indium (In).
상기 2회 이상의 할로 이온주입은 각각 다른 이온주입에너지와 이온주입량으로 수행하는 것이 바람직하다.Preferably, the two or more halo ion implantations are performed at different ion implantation energies and ion implantation amounts, respectively.
상기 2회 이상의 할로 이온을 주입하는 단계 후, 접합 저항이 최적화되도록 아세닉(As) 또는 안티몬(Sb)을 추가로 주입하는 단계를 더 포함하는 것을 특징으로 한다.After the step of injecting the two or more halo ions, it is characterized in that it further comprises the step of additionally implanting acenic (As) or antimony (Sb) to optimize the junction resistance.
(실시예)(Example)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a를 참조하면, 게이트 산화막(12)이 형성된 실리콘 기판(11) 상에 폴리실리콘(13), 텅스텐 실리사이드(14) 및 하드마스크용 질화막(15)을 차례로 증착한 다음, 마스크(도시안됨)를 이용해서 이를 식각하여 게이트(16)들을 형성한다.Referring to FIG. 3A, a
도 3b를 참조하면, 상기 게이트(16)들이 형성되어 있는 실리콘 기판(11)을 열처리하여 50 내지 100Å의 두께로 제1오프셋 산화막(18)을 형성한다. 그런 다음, 1차 소오스/드레인 이온주입을 수행하여 소오스/드레인 영역(19)을 형성한다.Referring to FIG. 3B, the silicon substrate 11 having the
도 3c를 참조하면, 상기 제1오프셋 산화막(18) 상에 100 내지 200Å의 두께로 제2오프셋 산화막(20)을 증착한다. 그런 다음, 1차 할로 이온을 주입한다. 여기서 1차 할로 이온주입은 리프레쉬를 향상시킬 수 있도록 종래보다 낮은 에너지 및 도즈량으로 주입하여야 하므로, 불화보론의 경우 약 30 내지 50KeV 미만의 이온주입에너지 및 약 1×1013 내지 3×1013 이온/cm2의 도우즈로 이온주입하는 것이 바람직 하다. Referring to FIG. 3C, a second
상기 1차 할로 이온주입 공정은 선택적이며, 1차 할로 이온을 주입하게 되는 경우, 채널이온주입을 실시하지 않아도 무방하다.The primary halo ion implantation process is optional, and when the primary halo ions are implanted, channel ion implantation may not be performed.
또한, 1차 할로 이온주입의 불순물로서는 보론은 물론, 이와 동일한 억셉터(acceptor)의 역할을 하는 불화보론(BF2) 또는 인듐(indium) 등을 이용할 수 있다.In addition, boron fluoride (BF 2 ) or indium (indium), which serves as the same acceptor, may be used as the impurity of primary halo ion implantation.
도 3d를 참조하면, 상기 제2오프셋 산화막 상에 200 내지 500Å의 두께로 스페이서용 질화막(21)을 증착한 다음, 2차 소오스/드레인 이온주입을 수행한다.Referring to FIG. 3D, a
도 3e를 참조하면, 상기 스페이서용 질화막을 식각하여 게이트(16) 측벽에 질화막 스페이서(21a)를 형성한다. 이때 상기 스페이서용 질화막의 식각과 아울러, 상기 실리콘 기판(11) 부분을 노출시키도록 제1 및 제2오프셋 산화막을 식각한 다음, 상기 결과물에 3차 소오스/드레인 이온주입을 수행한다. Referring to FIG. 3E, the nitride film for spacers is etched to form a
이와 같이, 본 발명은 소오스/드레인 이온주입을 3회에 걸쳐서 실시함으로써 소오스/드레인 접합의 전계를 최적화할 수 있으므로, 리프레쉬 특성이 향상되며 동작전류를 최소화할 수 있는 장점이 있다.As described above, the present invention can optimize the electric field of the source / drain junction by performing the source / drain ion implantation three times, thereby improving the refresh characteristics and minimizing the operating current.
도 3f를 참조하면, 상기 기판 결과물 상에 감광막으로 마스크(22)를 형성한 다음, 제2할로 이온주입을 실시한다. 이때, 2차 할로 이온주입은, 펀치쓰루 특성을 향상시키기 위하여 1차 할로 이온주입보다 높은 에너지로 실시하여야 하는데, 불화보론의 경우 30 내지 50KeV 미만의 이온주입에너지 및 1×1013 내지 3×1013 이온/cm 2의 도우즈로 이온주입하여 스토리지 접합과 비대칭형의 비트라인 접합을 가지도록 한다. Referring to FIG. 3F, a mask 22 is formed of a photoresist film on the substrate resultant, and then second halo ion implantation is performed. In this case, the secondary halo ion implantation should be performed at a higher energy than the primary halo ion implantation to improve the punch-through characteristics. In the case of boron fluoride, ion implantation energy of less than 30 to 50 KeV and 1 × 10 13 to 3 × 10 Ion implantation with a 13 ion / cm 2 dose ensures a storage junction and an asymmetric bit line junction.
한편, 상기 트랜지스터 형성 공정에서 전술한 1차 할로 이온주입 공정을 실시하지 않았다면, 3차 소오스/드레인 이온주입 공정 후, 마스크를 이용해서 이온주입에너지와 주입량을 달리하여 2회 이상 할로 이온주입 공정을 수행한다. On the other hand, if the above-described primary halo ion implantation step is not performed in the transistor forming step, after the third source / drain ion implantation step, the halo ion implantation step is performed two or more times by varying the ion implantation energy and the amount of implantation using a mask. To perform.
이 경우에도, 제1 및 제2오프셋 산화막과 질화막 스페이서의 형성 후에 할로 이온주입을 실시하게 되면, 할로 이온이 스토리지 부분으로 확산되어 전계를 상승시키는 것을 효과적으로 방지할 수 있다.Also in this case, if halo ion implantation is performed after the formation of the first and second offset oxide films and the nitride film spacers, it is possible to effectively prevent the halo ions from diffusing into the storage portion and raising the electric field.
도 3e를 참조하면, 상기 2차 할로 이온주입 또는 최종 할로 이온주입 공정 후, 접합 저항이 최적화되도록 아세닉(As) 또는 안티몬(Sb)을 주입하는 단계를 추가로 수행하여, 본 발명에 따른 트랜지스터의 제조를 완성한다.Referring to FIG. 3E, after the second halo ion implantation or the final halo ion implantation process, the step of injecting an asceic (As) or antimony (Sb) to optimize the junction resistance is further performed, the transistor according to the present invention Complete the manufacture of
이상에서와 같이, 본 발명은 제1 및 제2오프셋 산화막 및 질화막 스페이서를 이용하여 할로 이온을 주입함으로써, 주입된 할로 이온이 확산되는 것을 방지하여 리프레쉬 특성을 개선시킬 수 있다.As described above, according to the present invention, by injecting halo ions using the first and second offset oxide and nitride spacers, the injected halo ions may be prevented from being diffused to improve refresh characteristics.
또한, 본 발명은 이온주입에너지와 주입량을 달리하여 2회 이상에 걸쳐 이온주입을 실시함으로써, 펀치쓰루 특성이 개선될 뿐만 아니라 리프레쉬 특성의 열화를 최소화할 수 있다.In addition, the present invention, by performing ion implantation two or more times by varying the ion implantation energy and the injection amount, it is possible not only to improve the punch-through characteristics but also to minimize the deterioration of the refresh characteristics.
따라서 본 발명은 반도체 소자의 트랜지스터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.Therefore, the present invention can ensure the reliability of the transistor itself of the semiconductor device, as well as improve the reliability and manufacturing yield of the semiconductor device.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the scope and spirit of the invention as defined by the following claims. It will be readily apparent to one of ordinary skill in the art that various modifications and variations can be made.
Claims (16)
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| KR1020040111792A KR101046375B1 (en) | 2004-12-24 | 2004-12-24 | Transistor Formation Method |
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| KR20160121097A (en) | 2015-04-10 | 2016-10-19 | 조현찬 | Method of manufacturing the rice tofu with heat-moisture treatment rice flour |
Citations (2)
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|---|---|---|---|---|
| KR20030002659A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Manufacturing method for semiconductor device |
| KR20040051697A (en) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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2004
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| KR20160121097A (en) | 2015-04-10 | 2016-10-19 | 조현찬 | Method of manufacturing the rice tofu with heat-moisture treatment rice flour |
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