KR101033370B1 - Image Sensor and Method for Manufacturing Thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 149
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 59
- 239000010703 silicon Substances 0.000 claims abstract description 59
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 43
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 4
- 229910021357 chromium silicide Inorganic materials 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 9
- 239000011651 chromium Substances 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
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- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
- H01L27/14607—Geometry of the photosensitive area
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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Abstract
실시예에 따른 이미지센서는, 배선 및 층간절연층을 포함하는 반도체 기판; 상기 배선과 전기적으로 연결되도록 상기 층간절연층 상에 형성된 하부전극; 상기 하부전극의 표면에 형성된 실리사이드층; 상기 하부전극 및 실리사이드층을 포함하는 층간절연층 상에 형성된 실리콘층; 및 상기 실리콘층 상에 형성된 이미지 감지부를 포함한다.An image sensor according to an embodiment includes a semiconductor substrate including a wiring and an interlayer insulating layer; A lower electrode formed on the interlayer insulating layer to be electrically connected to the wiring; A silicide layer formed on a surface of the lower electrode; A silicon layer formed on the interlayer insulating layer including the lower electrode and the silicide layer; And an image sensing unit formed on the silicon layer.
반도체 소자, 포토다이오드, 본딩 Semiconductor device, photodiode, bonding
Description
실시예는 이미지센서 및 그 제조방법에 관한 것이다. Embodiments relate to an image sensor and a manufacturing method thereof.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)로 구분된다An image sensor is a semiconductor device that converts an optical image into an electrical signal, and is classified into a charge coupled device (CCD) image sensor and a complementary metal oxide silicon (CMOS) image sensor (CIS). do
씨모스 이미지 센서는 화소수 만큼 모스(MOS) 트랜지스터를 형성하고 각각 트랜지스터의 집광부에 빛을 감지하는 광감지 부분을 형성하고 감지된 빛을 전기적 신호로 처리하는 회로를 주변회로로 두는 방식으로 제조되고 있다. CMOS image sensors are manufactured by forming MOS transistors as many as the number of pixels, forming a light sensing portion for sensing light at each light collecting portion of the transistor, and having a circuit for processing the detected light as an electrical signal as a peripheral circuit. It is becoming.
이러한 이미지센서는 빛 신호를 방아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다. The image sensor has a structure in which a photo diode region for converting a light signal into an electrical signal and a transistor region for processing the electrical signal are horizontally disposed.
상기와 같은 수평형 이미지 센서는 포토다이오드 영역과 트랜지스터 영역이 반도체 기판에 수평으로 배치되어 제한된 면적 하에서 광감지 부분(이를 통상 "Fill Factor"라고 한다)을 확장시키는데에 한계가 있다. Such a horizontal image sensor is limited in that the photodiode region and the transistor region are horizontally disposed on the semiconductor substrate to extend the light sensing portion (commonly referred to as "Fill Factor") under a limited area.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 회로영역(Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 회로영역은 배선(Metal line)을 통해 연결된다. As an alternative to overcome this problem, the circuitry is formed on a silicon substrate by depositing a photodiode with amorphous silicon or by using wafer-to-wafer bonding. Attempts have been made to form photodiodes on the lead-out circuit (hereinafter referred to as "three-dimensional image sensor"). The photodiode and the circuit area are connected through a metal line.
그러나, 웨이퍼 대 웨이퍼 본딩의 경우 웨이퍼의 본딩면이 균일하지 않으므로 본딩력이 저하될 수 있다. 이것은 상기 포토다이오드와 회로 영역을 연결하기 위한 배선이 층간절연층의 표면으로 노출되어 있기 때문이다. 즉, 상기 층간절연층이 불균일한 표면 프로파일을 가지므로 상기 배선과 웨이퍼 간의 접착력이 취약하여 배선이 노출된 영역에서 웨이퍼가 본딩되지 않는 문제(de-bonding)가 발생될 수 있다.However, in the case of wafer-to-wafer bonding, the bonding surface of the wafer is not uniform, and thus the bonding force may be lowered. This is because the wiring for connecting the photodiode and the circuit region is exposed to the surface of the interlayer insulating layer. That is, since the interlayer insulating layer has a non-uniform surface profile, the adhesive force between the wiring and the wafer is weak, which may cause de-bonding of the wafer in an area where the wiring is exposed.
실시예에서는 수직형 이미지 감지부를 채용하면서, 리드아웃 회로가 형성된 기판 상에 실리사이드층을 형성함으로써 상기 이미지 감지부의 본딩시 전기적, 물리적 접촉력이 우수한 이미지센서 및 그 제조방법을 제공한다. The embodiment provides an image sensor having excellent electrical and physical contact force when bonding the image sensing unit by forming a silicide layer on a substrate on which a readout circuit is formed while employing a vertical image sensing unit, and a method of manufacturing the same.
실시예에 따른 이미지센서는, 배선 및 층간절연층을 포함하는 반도체 기판; 상기 배선과 전기적으로 연결되도록 상기 층간절연층 상에 형성된 하부전극; 상기 하부전극의 표면에 형성된 실리사이드층; 상기 하부전극 및 실리사이드층을 포함하는 층간절연층 상에 형성된 실리콘층; 및 상기 실리콘층 상에 형성된 이미지 감지부를 포함한다.An image sensor according to an embodiment includes a semiconductor substrate including a wiring and an interlayer insulating layer; A lower electrode formed on the interlayer insulating layer to be electrically connected to the wiring; A silicide layer formed on a surface of the lower electrode; A silicon layer formed on the interlayer insulating layer including the lower electrode and the silicide layer; And an image sensing unit formed on the silicon layer.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판 상에 배선 및 층간절연층을 형성하는 단계; 상기 배선과 전기적으로 연결되도록 상기 층간절연층 상에 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 층간절연층 상에 실리콘층을 형성하는 단계; 상기 하부전극의 표면에 실리사이드층을 형성하는 단계; 및 상기 실리콘층 상에 이미지 감지부를 본딩하는 단계를 포함한다. A method of manufacturing an image sensor according to an embodiment includes forming a wiring and an interlayer insulating layer on a semiconductor substrate; Forming a lower electrode on the interlayer insulating layer to be electrically connected to the wiring; Forming a silicon layer on the interlayer insulating layer including the lower electrode; Forming a silicide layer on a surface of the lower electrode; And bonding an image sensing unit on the silicon layer.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 리드아웃 회로가 형성된 반도체 기판 상에 하부전극 및 비정질 실리콘으로 형성된 실리콘층이 형성되어 이미지 감지부와의 본딩특성을 향상시킬 수 있다. According to the image sensor and the method of manufacturing the same, the silicon layer formed of the lower electrode and the amorphous silicon is formed on the semiconductor substrate on which the readout circuit is formed, thereby improving bonding characteristics with the image sensing unit.
또한, 상기 하부전극의 표면에 실리사이드층이 형성되어 상기 하부전극의 접초저항을 감소시켜 리키지 커런트 특성을 향상시킬 수 있다. In addition, a silicide layer is formed on the surface of the lower electrode, thereby reducing the contact resistance of the lower electrode, thereby improving the liquid current characteristics.
실시예에 따른 이미지센서의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.A method of manufacturing an image sensor according to an embodiment will be described in detail with reference to the accompanying drawings.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. In the description of the embodiments, where described as being formed "on / over" of each layer, the on / over may be directly or through another layer ( indirectly) includes everything formed.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다. The embodiment is not limited to the CMOS image sensor, and may be applied to all image sensors requiring a photodiode such as a CCD image sensor.
도 10은 실시예에 따른 이미지센서를 도시한 단면도이다.10 is a cross-sectional view illustrating an image sensor according to an embodiment.
실시예에 따른 이미지센서는, 배선(150) 및 층간절연층(160)을 포함하는 반도체 기판(100); 상기 배선(150)과 전기적으로 연결되도록 상기 층간절연층(160) 상에 형성된 하부전극(175); 상기 하부전극(175)의 표면에 형성된 실리사이드층(177); 상기 하부전극(175) 및 실리사이드층(177)을 포함하는 층간절연층(160) 상에 형성된 실리콘층(185); 및 상기 실리콘층(185) 상에 형성된 이미지 감지부(200)를 포함한다. An image sensor according to an embodiment includes a
예를 들어, 상기 하부전극(175)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성될 수 있다. 또한, 상기 실리콘층(185)은 진성층(intrinsic layer) 또는 n형 비정질 실리콘층(n-type amorphous silicon)으로 형성될 수 있다. 또한, 상기 실리사이드층(177)은 크롬 실리사이드(Cr-silicide)로 형성될 수 있다. For example, the
상기 배선(150) 상부에 하부전극(175)을 포함하는 실리콘층(185)이 형성되어 상기 이미지 감지부(200)와 상기 반도체 기판(100)의 접합특성이 향상될 수 있다. 또한, 상기 하부전극(175) 표면에 실리사이드층(177)이 형성되어 상기 하부전극(175)의 접촉저항이 감소되어 리키지 커런트 특성을 향상시킬 수 있다. The
상기 실리콘층(185)은 상기 실리사이드층(177)이 노출되도록 상기 실리사이드층(177)과 동일한 높이로 형성될 수 있다. 상기 실리사이드층(177)과 상기 이미지 감지부(200)가 전기적으로 직접 연결되므로 광전하 전달 특성을 향상시킬 수 있다. The
도 10의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.Unexplained reference numerals among the reference numerals of FIG. 10 will be described in the following manufacturing method.
도 10의 도면 부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다 Unexplained reference numerals among the reference numerals of FIG. 10 will be described in the following manufacturing method.
이하, 도 1 내지 도 10을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다. Hereinafter, a method of manufacturing an image sensor according to an embodiment will be described with reference to FIGS. 1 to 10.
도 1을 참조하여, 리드아웃 회로(120)를 포함하는 반도체 기판(100) 상에 배선(150) 및 층간절연층(160)이 형성된다. Referring to FIG. 1, a
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. The
도 2는 단위픽셀에 해당하는 리드아웃 회로의 상세도이다. 2 is a detailed view of a readout circuit corresponding to a unit pixel.
예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131) 및 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr 또는 5Tr 구조에도 적용가능하다. For example, the
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.The forming of the lead-out
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 1과 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 반도체 기 판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.For example, the
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다. According to the embodiment, the device can be designed such that there is a voltage difference between the source / drain across the transfer transistor Tx, thereby enabling full dumping of the photo charge. Accordingly, as the photo charge generated in the photodiode is dumped into the floating diffusion region, the output image sensitivity may be increased.
즉, 상기 리드아웃 회로(120)가 형성된 상기 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다. That is, by forming an
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 2 및 도 3을 참조하여 구체적으로 설명한다.Hereinafter, the dumping structure of the photocharge of the embodiment will be described in detail with reference to FIGS. 2 and 3.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.Unlike the floating diffusion (FD) 131 node, which is an N + function in the embodiment, the P / N /
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.Specifically, the electrons generated by the photodiode 205 are moved to the
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 2에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.Since the maximum voltage value of the P0 / N- / P-
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.That is, in the embodiment, the reason why the P0 / N- / Pwell junction is formed instead of the N + / Pwell junction in the silicon sub, which is the
따라서 일반적인 이미지센서의 기술에서 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.Therefore, unlike the case where the photodiode is simply connected with N + junction in the technology of a general image sensor, according to the embodiment, problems such as degradation of saturation and degradation of sensitivity can be avoided.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.Next, according to the embodiment, the first
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 N+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.To this end, the embodiment may form an N + doped region as the first
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. Meanwhile, in order to minimize the first
이를 위해, 실시예는 제2 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다. To this end, the embodiment may proceed with a plug implant after etching the
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.That is, the reason for N + doping locally only in the contact forming part as in the embodiment is to facilitate the formation of ohmic contact while minimizing the dark signal. As in the prior art, when N + Doping the entire Tx Source part, the dark signal may increase due to the substrate surface dangling bond.
도 4는 리드아웃 회로에 대한 다른 구조를 도시한 것이다. 도 4에 도시된 바와 같이, 상기 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성될 수 있다. 4 shows another structure for the readout circuit. As shown in FIG. 4, a first conductive connection region 148 may be formed on one side of the
도 4를 참조하여, P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지 소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지 소스가 된다.Referring to FIG. 4, an N + connection region 148 for ohmic contacts may be formed in the P0 / N− / P−
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.In addition, when the N + connection region 148 is formed on the surface of the P0 / N- / P-
즉, P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 레이아웃(Layout)을 제시한다.That is, the
그러면 상기 반도체 기판(100) 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.Then, the E-Field of the surface of the
다시 도 1 및 도 2를 참조하여, 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(M1)(151), 제2 메탈(M2)(152), 제3 메탈(M3)(153) 및 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다. 실시예에서는 상기 제4 메탈컨택(154a)을 형성한 후 CMP 공정을 진행하여 상기 제4 메탈컨택(154a) 및 층간절연층(160)의 표면이 노출될 수 있다. 상기 배선(150)은 단위픽셀 별로 형성되어 상기 리드아웃 회로(120)와 각각 연결될 수 있다. 한편, 상기 제3 메탈(153)이 형성될 때 패드(P)가 형성될 수 있다. Referring back to FIGS. 1 and 2, the
도 5를 참조하여, 상기 배선(150)을 포함하는 층간절연층(160) 상에 하부전극층(170)이 형성된다. 상기 하부전극층(170)은 상기 배선(150) 및 층간절연층(160) 상에 전체적으로 형성되어 상기 배선(150)과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부전극층(170)은 크롬(Cr)으로 형성되고 500~1000Å의 두께로 형성될 수 있다. 한편, 상기 하부전극층(170)은 크롬(Cr) 뿐만 아니라 Ti, TiW 및 Ta과 같은 금속으로 형성될 수도 있다. Referring to FIG. 5, the
도 6을 참조하여, 상기 배선(150)과 각각 연결되도록 하부전극(175)이 형성된다. 상기 하부전극(175)은 상기 배선(150)에 대응하는 상기 하부전극층(170) 상에 포토레지스트 패턴(미도시)을 형성한 후 식각공정을 실시하여 형성될 수 있다. 따라서, 상기 하부전극(175)은 상기 제4 메탈컨택(154a) 상에 각각 형성되어 단위픽셀 별로 분리될 수 있다. Referring to FIG. 6, a
도 7을 참조하여, 상기 하부전극(175)을 포함하는 층간절연층(160) 상에 제1 실리콘층(180)이 형성된다. 상기 제1 실리콘층(180)은 비정질 실리콘으로 형성될 수 있다. 예를 들어, 상기 제1 실리콘층(180)은 진성 비정질 실리콘(intrinsic amorphous silicon) 또는 n형 비정질 실리콘(n-type amorphous silicon)으로 형성될 수 있다. Referring to FIG. 7, a
예를 들어, 상기 제1 실리콘층(180)은 화학기상증착 특히 PECVD 공정에 의하여 실란가스 등을 이용하여 비정질 실리콘으로 형성될 수 있다. 상기 제1 실리콘층(180)은 약 1500~2000Å의 두께로 형성될 수 있다. 한편, 제1 상기 실리콘층(180)이 n형 비정질 실리콘일 경우 실란가스(SiH4)에 PH3, P2H5 등을 혼합함으로써 형성될 수 있다. For example, the
도 8을 참조하여, 상기 제1 실리콘층(180)에 대한 CMP 공정을 진행하여 제2 실리콘층(185)을 형성한다. 상기 제1 실리콘층(180)은 상기 하부전극(175)을 포함하는 층간절연층(160) 상으로 형성되어 단차를 가지게 되므로 상기 제1 실리콘층(185)에 대한 평탄화공정이 요구된다. Referring to FIG. 8, a
따라서, 상기 제1 실리콘층(180)에 대한 CMP 공정을 실시하여 평탄화된 상기 제2 실리콘층(185)을 형성할 수 있다. 상기 제2 실리콘층(185)은 500~1000Å의 두께로 형성될 수 있다. 즉, 상기 제2 실리콘층(185)은 상기 하부전극(175)과 동일하거나 두꺼운 두께로 형성될 수 있다. 한편 도 8은 상기 제2 실리콘층(185)의 두께가 상기 하부전극(175)보다 두꺼운 두께로 형성된 것을 도시한 것이다. Accordingly, the planarized
도 9를 참조하여, 상기 하부전극(175)의 표면에 실리사이드층(177)이 형성된다. 상기 실리사이드층(177)은 상기 제2 실리콘층(185)에 대한 어닐링 공정을 실시하여 형성될 수 있다. 즉, 상기 어닐링 공정을 진행하면 상기 비정질 실리콘으로 형성된 제2 실리콘층(185)과 상기 크롬으로 형성된 하부전극(175)의 계면에 크롬 실리사이드가 형성되어 상기 실리사이드층(177)이 형성될 수 있다. 예를 들어, 상기 어닐링 공정은 250~350℃ 온도와, 30~60분의 시간과 N2 가스 분위기에서 진행될 수 있다. 9, a
따라서, 상기 제2 실리콘층(185)과의 반응에 의하여 상기 하부전극(175)의 표면에 실리사이드층(177)이 형성됨으로써 상기 리드아웃 회로(120)가 형성된 반도체 기판(100)과 이미지 감지부(200)의 접합특성이 향상될 수 있다. 즉, 상기 제4 메탈컨택(154a) 상부에 하부전극(175), 실리사이드(177) 및 제2 실리콘층(185)이 형성됨으로써 결정형 실리콘으로 형성된 이미지 감지부(200)와의 본딩특성을 향상시킬 수 있다. Accordingly, the
도 10을 참조하여, 상기 하부전극(175) 및 실리사이드층(177)을 포함하는 제2 실리콘층(185) 상에 이미지 감지부(200)가 본딩된다. 상기 이미지 감지부(200)는 n형 도핑층(n-) 및 p형 도핑층(p+)으로 이루어져 PN 접합의 포토다이오드 구조를 가질 수 있다. Referring to FIG. 10, the
예를 들어, 상기 이미지 감지부(200)는 결정형 구조의 p형 캐리어 기판(미도시) 내부에 n형 불순물 및 p형 불순물을 차례로 이온주입하여 형성될 수 있다. 그리고, 상기 제2 실리콘층(185)의 상부로 상기 이미지 감지부(200)의 n형 도핑층(n-)을 마주하도록 위치시킨 후 본딩공정을 진행하여 상기 캐리어 기판(미도시)과 상기 반도체 기판(100)을 본딩할 수 있다. 이후, 상기 제2 실리콘층(185) 상에 본딩된 상기 이미지 감지부(200)의 p형 도핑층(p+)이 노출되도록 상기 캐리어 기판(미도시)을 제거한다. For example, the
실시예에 의하면 상기 이미지 감지부(200)가 상기 리드아웃 회로(120) 상측에 위치하는 3차원 이미지센서를 채용하여 필팩터를 높이면서 이미지 감지부(200)의 디펙트를 방지할 수 있다. According to the exemplary embodiment, the
또한, 상기 반도체 기판(100)의 본딩면인 제2 실리콘층(185)이 비정질 실리콘으로 형성되어 상기 이미지 감지부(200)와의 접합특성을 향상시킬 수 있다. 즉, 상기 리드아웃 회로(120)의 신호전달 수단인 배선(150)이 노출되지 않도록 상기 층간절연층(160) 상에 하부전극(175) 및 제2 실리콘층(185)이 형성되어 상기 이미지 감지부(200)와 본딩되므로 접합특성을 향상시킬 수 있게 된다. In addition, the
또한, 상기 하부전극(175) 상부에 실리사이드층(177)이 형성되어 상기 하부전극(175)의 접촉저항이 감소되어 리키지 커런트(leakage current) 특성을 향상시킬 수 있다. In addition, a
도 11은 상기 하부전극(175)의 실리사이드층(177)과 제3 실리콘층(187)이 동일한 높이로 형성된 것을 도시한 것이다. FIG. 11 illustrates that the
도 11을 참조하여, 상기 하부전극(175) 상에 형성된 실리사이드층(177)이 노출된다. 예를 들어, 상기 실리사이드층(177) 형성 후 상기 제2 실리콘층(185)에 대한 CMP 공정을 실시하여 제3 실리콘층(187)을 형성할 수 있다. 상기 CMP 공정 시 상기 실리사이드층(177)이 연마종료점으로 사용되어 상기 실리사이드층(177)과 상기 제3 실리콘층(187)은 동일한 높이로 형성될 수 있다. 따라서, 상기 하부전극(175)의 실리사이드층(177)은 노출될 수 있다. Referring to FIG. 11, the
도 12를 참조하여, 상기 실리사이드층(177) 및 제3 실리콘층(187) 상에 이미지 감지부(200)가 본딩된다. 상기 이미지 감지부(200)와 상기 반도체 기판(100)의 본딩공정은 도 10에 설명된 공정과 동일하므로 이에 대한 설명은 생략한다. Referring to FIG. 12, the
상기 하부전극(175)의 실리사이드층(177) 상부로 상기 이미지 감지부(200)가 본딩되어 상기 이미지 감지부(200)에서 생성된 광전하의 전송효율을 더욱 향상시킬 수 있다. 즉, 상기 이미지 감지부(200)와 상기 하부전극(175)의 실리사이드층(177)이 면대면 접촉되므로 전하 전송특성이 형상될 수 있다. 또한, 상기 하부전극(175)과 상기 이미지 감지부(200) 사이에 실리사이드층(177)이 형성되어 있으므로 접촉저항이 감소되어 리키지 특성을 향상시킬 수 있다. The
이후, 상기 이미지 감지부(200)가 단위픽셀 별로 분리되도록 상기 이미지 감지부(200) 및 상기 제3 실리콘층(187)을 관통하는 픽셀분리막(210)이 형성된다. 예를 들어, 상기 픽셀분리막(210)은 상기 하부전극(175) 사이에 해당하는 상기 이미 지 감지부(200) 및 실리콘층(185)으로 이온주입공정을 진행하거나 또는 STI 공정을 통해 형성될 수 있다. Thereafter, a
따라서, 상기 이미지 감지부(200)는 단위픽셀 별로 분리되어 각각의 이미지 감지부(200)에서 생성된 광전하는 해당하는 리드아웃 회로(120)로 전달되어 동작할 수 있게 된다. 한편, 상기 이미지 감지부(200)가 단위픽셀 별로 분리될 때 상기 패드(P)에 대응하는 상기 이미지 감지부(200) 및 제3 실리콘층(187)은 제거되어 상기 층간절연층(160)의 표면이 노출될 수 있다. Therefore, the
도시되지는 않았지만, 상기 이미지 감지부(200) 상에 상부전극, 컬러필터 및 마이크로렌즈가 형성될 수 있다. Although not shown, an upper electrode, a color filter, and a microlens may be formed on the
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The above-described embodiments are not limited to the above-described embodiments and drawings, and it is common in the technical field to which the present embodiments belong that various changes, modifications, and changes can be made without departing from the technical spirit of the present embodiments. It will be apparent to those who have
도 1 내지 도 12는 실시예에 따른 이미지센서의 제조공정을 나타내는 도면이다. 1 to 12 are views illustrating a manufacturing process of an image sensor according to an embodiment.
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080096050A KR101033370B1 (en) | 2008-09-30 | 2008-09-30 | Image Sensor and Method for Manufacturing Thereof |
Applications Claiming Priority (1)
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KR1020080096050A KR101033370B1 (en) | 2008-09-30 | 2008-09-30 | Image Sensor and Method for Manufacturing Thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100036702A KR20100036702A (en) | 2010-04-08 |
KR101033370B1 true KR101033370B1 (en) | 2011-05-09 |
Family
ID=42214173
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Application Number | Title | Priority Date | Filing Date |
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KR1020080096050A KR101033370B1 (en) | 2008-09-30 | 2008-09-30 | Image Sensor and Method for Manufacturing Thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101033370B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100851758B1 (en) * | 2007-03-14 | 2008-08-11 | 동부일렉트로닉스 주식회사 | Image sensor and method for manufacturing thereof |
KR100856941B1 (en) * | 2008-01-07 | 2008-09-04 | 주식회사 동부하이텍 | Method for manufacturing an image sensor |
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