KR101033354B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 미세패턴 형성방법은, 반도체 기판 상에 절연층 및 피식각층을 형성하는 단계; 상기 피식각층 상에 포토레지스트막을 코팅하는 단계; 상기 포토레지스트막에 대한 포토리소그라피 공정을 진행하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하는 1차 식각공정을 진행하여 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 포토레지스트 패턴 및 스페이서를 마스크로 하는 2차 식각공정을 진행하여 피식각층 패턴 및 절연층 패턴을 형성하는 단계를 포함한다.
반도체 소자, 미세패턴, 포토공정
Description
실시예는 반도체 소자의 미세패턴 형성방법에 관한 것으로, 동일한 광원을 사용하면서 식각기술을 이용하여 미세패턴의 형성이 가능한 미세패턴 형성방법에 관한 것이다.
반도체 소자의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰영향을 받고 있으며, 미세 패턴 형성을 위해서는 반도체 장치의 제조공정 중에서 식각 또는 이온주입공정등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 미세패턴을 형성하기 위해서는 해상능력이 좋은 파장의 광원을 갖는 장비를 사용해야하고, high NA 노광장비, mask 기술개발, 분해능 향상기술(RET: Resolution enhancement Technology)의 일종인 광근접보정기술(OPC: Optical proximity correction) 적용 등 다양한 방법을 도입하고 있다.
상기 노광장비의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되는데, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 노광장비는 공정 분해 능이 라인/스페이스 패턴의 경우 각각 0.7, 0.5㎛ 정도가 한계이다. 즉, 0.5㎛ 이하의 미세패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet:DUV), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF 레이저를 광원으로 사용하는 노광장비를 사용하여야 한다.
그러나, ArF(193nm) 또는 KrF(248nm) 노광 장비의 가격은 G-라인 및 i-라인 노광장비에 비해 몇배 이상 비쌀 뿐만 아니라 막대한 장비투자를 동반하고 있는 실정이다. 이러한 이유로 포토레지스트의 물성 또는 마스크에 대한 기술을 발전시켜 해상능력을 향상시키려는 연구가 계속 되고 있다.
특히, 미세패턴을 형성할 때 KrF 미세패턴을 i-라인으로 실현하거나 ArF 미세패턴을 KrF 장비로 대체한다면 투자비 절약 뿐만 아니라 제품 단가에도 막대한 영향을 끼치게 된다. 또한, ArF용 레지스트는 i-라인 레지스트에 비하여 에치 내성이 약하기 때문에 얇은 ArF 레지스트 두께는 에칭공정에 부담을 주게되어 패턴 변형을 유발시킬 수 있다.
실시예에서는 포토리소그라피(Photolithography) 공정에서 미세패턴 형성의 한계를 같은 광원을 사용하면서 식각(etch) 기술을 이용하여 미세패턴을 형성할 수 있는 방법을 제공한다. 즉, i-라인 또는 KrF 장비로 ArF의 미세패턴을 형성할 수 있는 방법을 제공한다.
실시예에 따른 반도체 소자의 미세패턴 형성방법은, 반도체 기판 상에 절연층 및 피식각층을 형성하는 단계; 상기 피식각층 상에 포토레지스트막을 코팅하는 단계; 상기 포토레지스트막에 대한 포토리소그라피 공정을 진행하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하는 1차 식각공정을 진행하여 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 포토레지스트 패턴 및 스페이서를 마스크로 하는 2차 식각공정을 진행하여 피식각층 패턴 및 절연층 패턴을 형성하는 단계를 포함한다.
실시예에 의하면, i-라인 장비로 ArF 장비를 사용한 것과 같은 미세패턴을 형성할 수 있다.
실시예에 따른 반도체 소자의 미세패턴 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 5를 참조하여 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명한다. 실시예의 설명에 있어서 포토리소그라피 공정시 사용되는 노광장비는 i-라인일 수 있다.
도 1을 참조하여, 반도체 기판(10) 상에 절연층(20) 및 피식각층(30)이 형성된다.
도시되지는 않았지만, 상기 반도체 기판(10)의 일정영역에는 액티브 영역과 필드영역을 정의하는 소자분리막이 형성되어 있을 수 있다.
상기 반도체 기판(10) 상에 형성된 상기 절연층(20)은 산화막이고, 상기 피식각층(30)은 폴리실리콘 또는 메탈 등의 도전층일 수 있다. 실시예에서 상기 피식각층(30)은 폴리실리콘층일 수 있다.
상기 피식각층(30) 상에 포토레지스트막(40)이 형성된다. 상기 포토레지스트막(40)은 스핀코팅에 의하여 상기 피식각층(30) 상에 형성될 수 있다. 예를 들어, 상기 포토레지스트막(40)은 i-라인용 포토레지스트막일 수 있다.
다음으로, 상기 포토레지스트막(40)에 대한 노광공정을 진행한다. 예를 들 어, 상기 노광공정은 i-라인 장비를 노광원으로 하고, 노광마스크(50)를 사용하여 상기 포토레지스트막(40)을 선택적으로 노광할 수 있다.
도 2를 참조하여, 상기 피식각층(30) 상에 포토레지스트 패턴(45)이 형성된다. 상기 포토레지스트 패턴(45)은 상기 i-라인 장비를 사용한 노광공정에 의하여 상기 피식각층(30) 상에 선택적으로 형성될 수 있다.
상호 인접하는 상기 포토레지스트 패턴(45) 사이의 스페이스는 제1 너비(D1)일 수 있다. 예를 들어, 상기 스페이스의 제1 너비(D1)는 D1>0.3㎛ 이상일 수 있다. 만일 상기 포토레지스트막(40)을 KrF용 장비로 노광했을 경우 상기 스페이스의 제1 너비(D1)는 D1>0.2㎛일 수 있고, 상기 포토레지스트막(40)을 ArF용 장비로 노광했을 경우 상기 스페이스의 제1 너비(D1)는 0<D1<0.2㎛ 일 수 있다.
즉, i-라인 장비를 사용했을 때 상기 포토레지스트 패턴(45)의 스페이스 너비(D1)는 0.3㎛ 이하로 형성될 수 없기 때문에 후속공정으로 형성되는 피식각층(30)도 0.3㎛ 이하의 스페이스를 가질 수 없게 된다.
따라서, 실시예에서는 i-라인 장비를 사용했을 때 상기 포토레지스트 패턴(45)의 스페이스를 줄이기 위하여 식각공정 시 발생되는 바이 프로덕트(byproduct)를 이용하여 KrF 또는 ArF 장비로 형성되는 미세패턴을 형성할 수 있다.
도 3 및 도 4를 참조하여, 상기 포토레지스트 패턴(45)의 측벽에 스페이서(70)가 형성된다. 상기 스페이서(70)는 1차 식각공정을 통해 발생되는 식각 부산물인 폴리머(polymer)로 형성될 수 있다. 예를 들어, 상기 스페이서(70)는 SiO 및 SiC와 같은 물질로 이루어진 폴리머일 수 있다.
도 3에 도시된 바와 같이, 상기 피식각층(30)을 패터닝하기 위하여 상기 반도체 기판(10)을 식각 장비로 이동할 때 상기 반도체 기판(10)에는 자연산화막과 같은 네이티브 산화막(native oxide)(60)이 형성될 수 있다. 즉, 상기 네이티브 산화막(60)을 제거하기 위한 브레이크쓰루 스텝(breakthrough step)에서 식각가스 및 시간 등을 튜닝하여 상기 스페이서(70)를 형성할 수 있다.
구체적으로 상기 스페이서(70)는 식각장비(poly etcher)에서 CxFy계 가스를 이용한 플라즈마 식각공정을 통해 상기 포토레지스트 패턴(45)의 측벽에 폴리머를 부착시켜 형성될 수 있다. 상기 CxFy계 가스는 x와 y는 1:2일 수 있다. 예를 들어, 상기 CxFy가스는 C4F6 또는 C5F8 일 수 있다.
또한, 상기 CxFy 가스를 이용한 플라즈마 식각공정 시 상기 포토레지스트 패턴(45)과 상기 피식각층(30)인 폴리실리콘층은 고선택비를 가지도록 하여 1차 식각공정을 진행할 수 있다. 예를 들어, 상기 포토레지스트 패턴(45)과 상기 피식각층(30)은 1:10의 선택비를 가질 수 있다.
도 4에 도시된 바와 같이, 상기 네이티브 산화막(60)을 제거하기 위한 1차 식각공정을 통하여 상기 포토레지스트 패턴(45)의 측벽에는 스페이서(70)가 형성된다.
따라서, 상기 스페이서(70)에 의하여 상기 포토레지스트 패턴(45) 사이의 스페이스는 제1 너비(D1) 보다 작은 제2 너비(D2)를 가질 수 있게 된다. 예를 들어, 상기 스페이스의 제2 너비(D2)는 0<D2<0.2㎛ 일 수 있다.
즉, 상기 포토레지스트 패턴(45)의 측벽에 스페이서(70)를 형성하여 상호 인접하는 상기 포토레지스트 패턴(45)의 스페이스를 감소시키게 됨으로써 i-라인 장비를 사용하여 ArF 장비를 사용했을 때와 같은 미세패턴을 형성할 수 있는 것이다.
도 5 및 도 6을 참조하여, 상기 포토레지스트 패턴(45) 및 스페이서(70)를 식각마스크로 하는 2차 식각공정을 진행된다. 따라서, 상기 반도체 기판(10) 상에는 피식각층 패턴(35) 및 절연층 패턴(25)이 형성될 수 있다. 즉, 상기 2차 식각공정은 상기 피식각층(30)을 식각하여 게이트 또는 배선등을 형성하는 공정이다.
상기 2차 식각공정은 상기 1차 식각공정과 동일한 식각장비(poly etcher)에서 진행될 수 있다. 즉, 상기 1차 식각공정과 2차 식각공정은 인-시츄(in-situ) 공정으로 실시될 수 있다.
예를 들어, 상기 2차 식각공정은 상기 포토레지스트 패턴(45)과 고선택비 특성을 가지는 HBr 가스를 이용한 플라즈마 폴리 에칭(plasma poly etching)을 진행하여 상기 피식각층(30)에 대한 식각을 진행할 수 있다. 또한, 상기 2차 식각공정 시 HBr, Cl2 및 O2 가스를 포함하여 상기 피식각층(30)을 식각할 수 있다.
이후, 상기 포토레지스트 패턴(45) 및 스페이서(70)는 애싱공정 및 클리닝 공정을 진행하여 제거할 수 있다.
상기와 같이 포토레지스트 패턴(45) 및 스페이서(70)를 마스크로 사옹하는 2차 식각공정을 통하여 상기 반도체 기판(10) 상에는 절연층 패턴(25) 및 피식각층 패턴(35)이 형성될 수 있다. 예를 들어, 상기 절연층 패턴(25) 및 피식각층 패 턴(35)은 반도체 소자의 게이트 전극으로 사용될 수 있다.
따라서, 상호 인접하는 상기 상기 피식각층 패턴(35)의 스페이스는 제3 너비(D3)를 가질 수 있다. 상기 피식각층 패턴(35)의 스페이스의 제3 너비(D3)는 상기 포토레지스트 패턴(45)의 제2 너비와 동일하게 형성될 수 있다. 즉, 상기 피식각층 패턴(35)의 스페이스의 제3 너비(D3)는 0<D3<0.2㎛ 일 수 있다.
상기와 같이 실시예에서는 i-라인 장비를 이용한 포토레지스트 패턴 형성 후 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하고, 이를 마스크로 하는 식각공정을 진행하여 미세패턴을 형성할 수 있다. 실시예에서는 i-라인 장비로 ArF 장비의 미세패턴을 형성하는 것을 예로 하였으나, G-라인, i-라인으로 KrF 또는 ArF 장비의 미세패턴을 형성하는 것도 가능하다.
즉, 기존의 포토리소그라피(Photolityography) 공정으로 미세패턴 형성의 한계를 같은 광원을 사용하면서 식각공정을 이용하여 미세패턴을 형성할 수 있는 효과가 있다.
또한, 폴리실리콘층 식각을 위한 브레이크쓰루 스텝(breakthrough step)에서 바이프로덕트(byproduct)를 이용하여 포토레지스트 패턴의 측벽에 폴리머를 부착시킬 수 있으므로 공정 대비 공정 수가 감소될 수 있고, 이에 따라 비용도 절감될 수 있다.
또한, 공정 수 감소에 따라 미세패턴의 디펙트가 감소되어 수율이 향상될 수 있다.
또한, i-라인으로 KrF 또는 ArF의 미세패턴을 형성할 수 있으므로, 미세패 턴을 형성하기 위한 KrF 또는 ArF와 같은 고비용의 장비에 대한 투자절감에 원가경쟁력을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1 내지 도 6은 실시예에 따른 반도체 소자의 미세패턴 형성공정을 나타내는 단면도이다.
Claims (10)
- 반도체 기판 상에 절연층 및 피식각층을 형성하는 단계;상기 피식각층 상에 포토레지스트막을 코팅하는 단계;상기 포토레지스트막에 대한 포토리소그라피 공정을 진행하여 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴 사이의 상기 피식각층에 자연 산화막이 형성되는 단계;상기 포토레지스트 패턴을 마스크로 하여 상기 자연 산화막을 제거하는 1차 식각공정을 진행하여 상기 포토레지스트 패턴의 측벽에 상기 1차 식각공정을 통해 발생되는 식각 부산물인 폴리머로 이루어진 스페이서를 형성하는 단계; 및상기 포토레지스트 패턴 및 상기 스페이서를 마스크로 하는 2차 식각공정을 진행하여 피식각층 패턴 및 절연층 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 1차 식각공정 및 2차 식각공정은 인-시츄로 진행되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 스페이서를 형성하는 단계는,CxFy계 가스를 이용한 플라즈마 식각공정을 진행하는 단계; 및상기 식각공정 시 발생되는 식각 부산물을 상기 포토레지스트 패턴의 측벽에 부착시키는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 1차 식각공정 시 상기 포토레지스트 패턴과 상기 피식각층은 1:10의 식각선택비를 가지는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제3항에 있어서,상기 CxFy계 가스는 C4F6 또는 C5F8 인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 2차 식각공정은 HBr 가스를 이용한 플라즈마 식각공정인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 2차 식각공정은 HBr, Cl2 및 O2 가스를 이용한 플라즈마 식각공정인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 포토리소그라피 공정은 G-라인, i-라인 또는 KrF 장비를 사용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 포토레지스트 패턴은 인접하는 포토레지스트 패턴과 제1 너비를 가지며,상기 피식각층 패턴은 인접하는 피식각층 패턴과 제1 너비보다 작은 제2 너비를 가지는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제1항에 있어서,상기 스페이서는 SiO 및 SiC를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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|---|---|---|---|---|
| KR20000066421A (ko) * | 1999-04-16 | 2000-11-15 | 윤종용 | 반도체 미세패턴 형성방법 |
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| US6228695B1 (en) * | 1999-05-27 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate |
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Patent Citations (2)
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|---|---|---|---|---|
| KR20000066421A (ko) * | 1999-04-16 | 2000-11-15 | 윤종용 | 반도체 미세패턴 형성방법 |
| KR20030096669A (ko) * | 2002-06-17 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 게이트 제조방법 |
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