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KR101024754B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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KR101024754B1
KR101024754B1 KR1020070080631A KR20070080631A KR101024754B1 KR 101024754 B1 KR101024754 B1 KR 101024754B1 KR 1020070080631 A KR1020070080631 A KR 1020070080631A KR 20070080631 A KR20070080631 A KR 20070080631A KR 101024754 B1 KR101024754 B1 KR 101024754B1
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recess gate
forming
gate region
etching
region
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박승표
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 초고집적 반도체 소자에 적합한 채널 길이를 확보할 수 있도록 하기 위하여, 더블 벌브형 리세스 게이트 영역을 형성함으로써 리세스 게이트를 형성하는 공정 마진을 개선할 수 있고, 게이트의 채널 길이를 효율적으로 증가시킬 수 있도록 하는 기술이다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a 내지 도 1f 는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 초고집적 반도체 소자에 있어서 리세스 게이트 영역을 이중구조로 형성하여 후속 공정으로 형성되는 리세스 게이트의 채널 길이를 증가시킬 수 있도록 하는 기술에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 현상이 유발된다.
이를 극복하기 위하여 최근에는 리세스 게이트를 사용하게 되었다.
리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 일반적인 게이트 구조는 리세스 게이트 영역과 게이트와의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있다. 따라서, 리세스 게이트 영역을 벌브(Bulb)형으로 형성하는 리세스 게이트 형성 방법이 개발되었다.
벌브형 리세스 게이트 형성공정은 아래와 같은 방법으로 형성한다.
먼저, 반도체 기판의 활성영역을 정의하고, 반도체 소자의 전기적 특성 향상을 위하여 활성영역에 불순물 이온 주입 공정을 수행한다.
다음에는, 활성영역의 게이트 예정 영역을 부분 식각하여 제 1 리세스 게이트 영역을 형성하고, 제 1 리세스 게이트 영역의 측벽에 열산화막을 형성한다.
그 다음에는, 열산화막을 식각 베리어로 이용하여 제 1 리세스 게이트 영역의 하부 반도체 기판을 소정 깊이 등방성 식각하여 제 2 리세스 게이트 영역을 형성한다. 이와 같이, 목(Neck) 모양의 제 1 리세스 게이트와 몸통(Body) 부분이 되는 제 2 리세스 게이트가 결합되어 하나의 리세스 게이트 영역이 되는 벌브형 리세스 게이트 영역을 형성한다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리막(110)을 형성한다. 이때, 소자분리막(110)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 활성영역(120)에 채널 이온주입 공정을 수행한다.
그 다음에는, 반도체 기판(100) 상부에 산화막층(130) 및 하드마스크층(140)을 순차적으로 형성하고, 하드마스크층(140) 상부에 반사방지막(145)을 형성한다. 그 다음에는, 반사방지막(145) 상부에 리세스 게이트 예정 영역을 정의하는 감광막패턴(150)을 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 마스크로 반사방지막(145), 하드마스크층(140), 산화막층(130) 및 반도체 기판(100)을 순차적으로 식각하여 제 1 리세스 게이트 영역(160)을 형성한다. 이때, 제 1 리세스 게이트 영역(160)은 400 ~ 5000 Å 깊이로 형성하는 것이 바람직하다. 다음에는, 감광막 패턴(150), 반사방지막(145) 및 하드마스크층(140)을 제거한다.
도 1c를 참조하면, 제 1 리세스 게이트 영역(160)을 포함하는 반도체 기판(100) 전체 표면에 베리어막을 형성한다. 이때, 베리어막은 Al2O3막, HfO2막 및 이들의 복합 구조 중 선택된 어느 하나를 이용하여 300 ~ 400 ℃ 의 온도에서 ALD 방식으로 증착한다. 다음에는, 전면 식각 공정을 이용하여 산화막층(130) 및 제 1 리세스 게이트 영역(160) 하부의 베리어막을 제거하여, 측벽 베리어막(170)을 형성한다. 이때, 측벽 베리어막은 30 ~ 300Å의 두께로 형성하는 것이 바람직하다. 여기서, 측벽 베리어막(170)을 저온(300 ~ 400℃)에서 형성함으로써, 채널 임플란트 이온들이 활성영역(120) 내부로 확산되어 반도체 소자의 전기적 특성이 저하되는 문제를 해결할 수 있고, ALD 방식을 이용함으로써 측벽 베리어막(170)의 단차피복성(Step Coverage)을 향상시킬 수 있다.
도 1d를 참조하면, 제 1 리세스 게이트 영역(160) 하부의 노출된 반도체 기 판(100), 즉 제1 리세스 게이트 영역(160)의 저부를 등방성 식각하여 구형의 제 2 리세스 게이트 영역(180)을 형성한다. 이때, 제 2 리세스 게이트 영역(180)은 400 ~ 5000 Å 의 깊이로 식각하는 것이 바람직하다.
도 1e를 참조하면, 반도체 기판(100) 상부의 산화막층(130)을 제거하여, 제 1 리세스 게이트 영역(160) 및 제 2 리세스 게이트 영역(180)으로 구성되는 벌브(Bulb)형 리세스 게이트 영역(190)을 형성한다. 여기서, 제 1 리세스 게이트 영역(160)은 벌브형 리세스 게이트의 목(Neck) 부분이 되고, 제 2 리세스 게이트 영역(180)은 벌브형 리세스 게이트의 몸통(Body)부분이 되며, 벌브형 리세스 게이트 영역(190)은 그 단면 모양이 게이트 방향을 따라 라인 형태로 이어진 모양으로 형성된다.
도 1f를 참조하면, 벌브형 리세스 게이트 영역(190)을 포함하는 활성영역(120) 표면에 게이트 산화막(195)을 형성한다.
다음에는, 벌브형 리세스 게이트 영역(190)을 매립하는 게이트 폴리실리콘층을 형성하고, 게이트 폴리실리콘층 상부에 금속층 및 게이트 하드마스크층 패턴을 형성하여 게이트를 형성한다.
상술한 바와 같이, 종래기술에 따른 반도체소자 및 그 형성방법은, 반도체소자가 초고집적화됨에 따른 채널 길이 감소로 반도체소자의 전기적 특성을 저하시키는 문제점이 유발된다.
본 발명은 더블 벌브형 리세스를 형성하여 채널 길이가 증가된 벌브형 리세 스 게이트를 형성함으로써 공정 마진을 개선할 수 있고, 게이트의 채널 길이를 효율적으로 증가시킬 수 있도록 하는 반도체 소자 및 그 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자는,
반도체 기판에 활성영역을 정의한 소자분리막과,
상기 활성영역의 반도체기판에 형성한 제1 리세스 게이트 영역과,
상기 제1 리세스 게이트 영역 저부에 형성한 제2 리세스 게이트 영역과,
상기 제1 리세스 게이트 영역의 측벽에 제3 리세스 게이트 영역을 형성하여 제1,2,3 리세스 게이트 영역으로 구성된 더블 벌브형 리세스 게이트 영역을 포함한것과,
상기 더블 벌브형 리세스 게이트 영역 상에 게이트 구조물을 포함한 것과,
상기 게이트 구조물은 게이트 절연막, 게이트 도전층 및 하드마스크층의 적층구조로 형성한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은,
반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역의 반도체기판을 식각하여 에 제1 리세스 게이트 영역을 형성하는 공정과,
상기 제1 리세스 게이트 영역의 저부를 식각하여 제2 리세스 게이트 영역을 형성함으로서 벌브형 리세스 게이트 영역을 형성하는 공정과,
상기 제1 리세스 게이트 영역 측벽에 제3 리세스 게이트 영역을 형성하는 공정을 포함하는 것과,
상기 제1 리세스 게이트 영역 형성 공정은 반도체기판 상에 산화막층, 하드마스크층 및 반사방지막의 적층구조를 형성하는 공정과, 리세스 게이트 마스크를 이용한 사진식각공정으로 상기 적층구조를 패터닝하는 공정과, 상기 적층구조를 마스크로 하여 반도체기판을 식각하여 형성하는 공정을 포함하는 것과,
상기 제2 리세스 게이트 영역 형성 공정은 상기 제1 리세스 게이트 측벽에 측벽 베리어막을 형성하는 공정과, 상기 제1 리세스 게이트 저부를 등방성 식각하여 벌브를 형성하는 공정과, 상기 측벽 베리어막을 제거하는 공정을 포함하는 것과,
상기 제3 리세스 게이트 영역 형성 공정은 상기 제1,2 리세스 게이트 영역을 매립하는 식각장벽층을 형성하는 공정과, 전체표면상부에 하드마스크층을 형성하는 공정과, 리세스 게이트 마스크를 이용한 사진식각공정으로 상기 하드마스크층을 패터닝하는 공정과, 상기 하드마스크층을 마스크로 하여 상기 식각장벽층을 식각하되, 상기 제1 리세스 게이트 영역 저부에 남도록 실시하는 공정과, 상기 하드마스크층 및 식각장벽층와의 식각선택비 차이를 이용하여 상기 제1 리세스 게이트 영역 측벽의 반도체기판을 식각함으로써 제3 리세스 게이트 영역을 형성하는 공정을 포함하는 것과,
상기 식각장벽층은 감광막 또는 산화막으로 포함하는 것과,
상기 하드마스크층은 질화막을 포함하는 것과,
상기 식각장벽층의 식각공정은 제1 리세스 게이트 영역의 저부로부터 100 - 300 Å 만큼 남기는 것과,
상기 제3 리세스 게이트 영역 형성 공정은 등방성 식각공정으로 실시하는 것과,
상기 제1,2,3 리세스 게이트 영역을 포함하는 반도체기판 표면에 게이트 절연막을 형성하는 공정과, 상기 제1,2,3 리세스 게이트 영역 상에 게이트 구조물을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(300) 상에 활성영역(320)을 정의하는 소자분리막(310)을 형성한다. 이때, 소자분리막(310)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 활성영역(320)에 채널 이온주입 공정을 수행한다.
그 다음에는, 반도체 기판(300) 상부에 산화막층(330) 및 제1 하드마스크층(340)을 순차적으로 형성하고, 제1 하드마스크층(340) 상부에 반사방지막(345)을 형성한다. 그 다음에는, 반사방지막(345) 상부에 리세스 게이트 예정 영역을 정의하는 제1 감광막패턴(350)을 형성한다.
도 2b를 참조하면, 제1 감광막패턴(350)을 마스크로 반사방지막(345), 제1 하드마스크층(340), 산화막층(330) 및 반도체 기판(300)을 순차적으로 식각하여 제 1 리세스 게이트 영역(360)을 형성한다. 이때, 제 1 리세스 게이트 영역(360)은 400 ~ 5000 Å 깊이로 형성하는 것이 바람직하다. 다음에는, 제1 감광막 패턴(350), 반사방지막(345) 및 제1 하드마스크층(340)을 제거한다.
도 2c를 참조하면, 제 1 리세스 게이트 영역(360)을 포함하는 반도체 기판(300) 전체 표면에 베리어막을 형성한다. 이때, 베리어막은 Al2O3막, HfO2막 및 이들의 복합 구조 중 선택된 어느 하나를 이용하여 300 ~ 400 ℃ 의 온도에서 ALD 방식으로 증착한다. 다음에는, 전면 식각 공정을 이용하여 산화막층(330) 및 제 1 리세스 게이트 영역(360) 하부의 베리어막을 제거하여, 측벽 베리어막(370)을 형성한다. 이때, 측벽 베리어막은 30 ~ 300Å의 두께로 형성하는 것이 바람직하다. 여기서, 측벽 베리어막(370)을 저온(300 ~ 400℃)에서 형성함으로써, 채널 임플란트 이온들이 활성영역(320) 내부로 확산되어 반도체 소자의 전기적 특성이 저하되는 문제를 해결할 수 있고, ALD 방식을 이용함으로써 측벽 베리어막(370)의 단차피복성(Step Coverage)을 향상시킬 수 있다.
도 2d를 참조하면, 제 1 리세스 게이트 영역(360) 하부의 노출된 반도체 기판(300), 즉 제1 리세스 게이트 영역(360)의 저부를 등방성 식각하여 구형의 제 2 리세스 게이트 영역(380)을 형성한다. 이때, 제 2 리세스 게이트 영역(380)은 400 ~ 5000 Å 의 깊이로 식각하는 것이 바람직하다.
도 2e를 참조하면, 반도체 기판(300) 상부의 산화막층(330)을 제거하여, 제 1 리세스 게이트 영역(360) 및 제 2 리세스 게이트 영역(380)으로 구성되는 벌 브(Bulb)형 리세스 게이트 영역(390)을 형성한다. 이때, 산화막층(330) 제거 공정시 측벽 베리어막(370)이 제거된다.
여기서, 제 1 리세스 게이트 영역(360)은 벌브형 리세스 게이트의 목(Neck) 부분이 되고, 제 2 리세스 게이트 영역(380)은 벌브형 리세스 게이트의 몸통(Body)부분이 되며, 벌브형 리세스 게이트 영역(390)은 그 단면 모양이 게이트 방향을 따라 라인 형태로 이어진 모양으로 형성된다.
도 2f를 참조하면, 벌브형 리세스 게이트 영역(390)을 매립하는 식각장벽층(400)을 형성한다. 이때, 식각장벽층(400)은 감광막이나 산화막으로 형성한다.
전체표면상부에 평탄화된 제2 하드마스크층(410)을 형성한다. 이때, 제2 하드마스크층(410)은 질화막으로 형성한다.
제2 하드마스크층(410) 상부에 제2 감광막패턴(420)을 형성한다.
도 2g를 참조하면, 제2 감광막패턴(420)을 마스크로 하여 식각장벽층(400)을 식각한다. 이때, 식각장벽층(400) 식각공정은 제2 리세스 게이트 영역(380), 즉 벌브형 리세스 게이트(39)의 목부분 상측으로 제1 리세스 게이트 영역(360)의 100 - 300 Å 의 두께만큼 식각장벽층(400)을 남기도록 이방성으로 실시한 것이다.
도 2h를 참조하면, 제2 하드마스크층(410) 및 식각장벽층(400)과 식각선택비 차이를 이용하여 반도체기판의 활성영역(320)을 등방성식각함으로써 제3 리세스 게이트 영역(430)을 형성한다.
도 2i 를 참조하면, 제2 하드마스크층(41) 및 식각장벽층(400)을 제거하여 더블 벌브형의 리세스 게이트 영역(360,380,430)을 형성한다.
더블 벌브형의 리세스 게이트 영역(360,380,430)의 표면에 게이트 절연막(440)을 형성한다.
후속 공정으로, 더블 벌브형의 리세스 게이트 영역(360,380,430)을 포함한 반도체기판 상에 게이트 구조물을 형성하는 공정과 불순물을 이온주입하는 공정으로 채널 길이가 증가된 더블 벌브형 리세스 게이트를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자 및 그 형성방법은,
초고집적 반도체소자 트랜지스터의 채널 길이를 증가시켜 반도체 소자의 숏 채널 효과 방지 및 리프레쉬 특성을 향상시켜 반도체소자의 전기적 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체기판을 식각하여 제1 리세스 게이트 영역을 형성하는 공정과,
    상기 제1 리세스 게이트 영역의 저부를 식각하여 제2 리세스 게이트 영역을 형성함으로서 벌브형 리세스 게이트 영역을 형성하는 공정과,
    상기 제1 리세스 게이트 영역 측벽에 제3 리세스 게이트 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 리세스 게이트 영역 형성 공정은
    상기 반도체기판 상에 산화막층, 하드마스크층 및 반사방지막의 적층구조를 형성하는 공정과,
    리세스 게이트 마스크를 이용한 사진식각공정으로 상기 적층구조를 패터닝하는 공정과,
    상기 적층구조를 마스크로 하여 상기 반도체기판을 식각하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  6. 제 4 항에 있어서,
    상기 제2 리세스 게이트 영역 형성 공정은
    상기 제1 리세스 게이트 측벽에 측벽 베리어막을 형성하는 공정과,
    상기 제1 리세스 게이트 저부를 등방성 식각하여 벌브를 형성하는 공정과,
    상기 측벽 베리어막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  7. 제 4 항에 있어서,
    상기 제3 리세스 게이트 영역 형성 공정은
    상기 제1,2 리세스 게이트 영역을 매립하는 식각장벽층을 형성하는 공정과,
    전체표면상부에 하드마스크층을 형성하는 공정과,
    리세스 게이트 마스크를 이용한 사진식각공정으로 상기 하드마스크층을 패터닝하는 공정과,
    상기 하드마스크층을 마스크로 하여 상기 식각장벽층을 식각하되, 상기 제1 리세스 게이트 영역 저부에 남도록 실시하는 공정과,
    상기 하드마스크층 및 식각장벽층와의 식각선택비 차이를 이용하여 상기 제1 리세스 게이트 영역 측벽의 상기 반도체기판을 식각함으로써 상기 제3 리세스 게이트 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  8. 제 7 항에 있어서,
    상기 식각장벽층은 감광막 또는 산화막을 포함하는 것을 특징으로 것을 특징으로 하는 반도체소자의 형성방법.
  9. 제 7 항에 있어서,
    상기 하드마스크층은 질화막을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  10. 제 7 항에 있어서,
    상기 식각장벽층의 식각공정은 제1 리세스 게이트 영역의 저부로부터 100 - 300 Å 만큼 남기는 것을 특징으로 하는 반도체소자의 형성방법.
  11. 제 7 항에 있어서,
    상기 제3 리세스 게이트 영역 형성 공정은 등방성 식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  12. 제 4 항에 있어서,
    상기 제1,2,3 리세스 게이트 영역을 포함하는 상기 반도체기판 표면에 게이트 절연막을 형성하는 공정과,
    상기 제1,2,3 리세스 게이트 영역 상에 게이트 구조물을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
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