KR101001876B1 - Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof - Google Patents
Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof Download PDFInfo
- Publication number
- KR101001876B1 KR101001876B1 KR1020080092327A KR20080092327A KR101001876B1 KR 101001876 B1 KR101001876 B1 KR 101001876B1 KR 1020080092327 A KR1020080092327 A KR 1020080092327A KR 20080092327 A KR20080092327 A KR 20080092327A KR 101001876 B1 KR101001876 B1 KR 101001876B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- carrier
- pattern
- frame
- manufacturing
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 반도체용 다열 리드리스 프레임을 제조하는 공정 및 이를 이용한 반도체 패키지의 형성 방법에 관한 것으로, 캐리어금속층, 접착층, 금속지지층으로 형성되는 복층구조의 캐리어 소재를 사용함으로써, 초박형 다열 리드리스 프레임을 제조하도록 하며, 이를 통해 에칭 공정의 생산성을 향상시키며, 원재료의 비용을 절감시키고, 캐리어 금속을 다양하게 활용하도록 하여 저가 공정을 실현하는 공정에 관한 것이다.The present invention relates to a process for manufacturing a multi-layered leadless frame for semiconductors and a method of forming a semiconductor package using the same, and by using a carrier material having a multilayer structure formed of a carrier metal layer, an adhesive layer and a metal support layer, The present invention relates to a process for improving the productivity of the etching process, thereby reducing the cost of raw materials, and utilizing a variety of carrier metals to realize a low cost process.
다열 리드 프레임, 캐리어 금속층, 접착층, 금속지지층 Multi-layered lead frame, carrier metal layer, adhesive layer, metal support layer
Description
본 발명은 반도체용 다열 리드 프레임을 제조하는 공정 및 이를 이용한 반도체 패키지의 형성 방법에 관한 것으로, 구체적으로는 캐리어금속층, 접착층, 금속지지층으로 형성되는 복층구조의 캐리어 소재를 사용함으로써, 초박형 다열 리드프레임을 제조하도록 하며, 이를 통해 에칭공정의 생산성을 향상시키며, 원재료의 비용을 절감시키고, 캐리어 금속을 다양하게 활용하도록 하여 저가 공정을 실현하는 공정에 관한 것이다.The present invention relates to a process for manufacturing a multi-layered lead frame for semiconductors and a method of forming a semiconductor package using the same, and specifically, by using a carrier material having a multilayer structure formed of a carrier metal layer, an adhesive layer, and a metal support layer, an ultra-thin multi-row lead frame The present invention relates to a process for realizing a low cost process by improving the productivity of the etching process, thereby reducing the cost of raw materials, and utilizing a variety of carrier metals.
반도체 패키지용 소재의 변천은 각 세대별 반도체 칩의 고집적화에 따른 반도체 패키지의 기능별 요구조건과 일치하는 경향을 보이고 있다. 최근 전자 시스템의 고성능화, 대용량화, 소형화가 급속히 이루어짐에 따라 반도체 패키징 기술 또는 PCB 면적을 효율적으로 활용하기 위해 경박, 단소화된 패키지가 끊임없이 개발되고 있다.The change of material for semiconductor package tends to coincide with the requirements of each semiconductor package for the high integration of semiconductor chips for each generation. Recently, as high performance, large capacity, and miniaturization of electronic systems are rapidly made, thin and short packages are constantly being developed to efficiently use semiconductor packaging technology or PCB area.
구체적으로는 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드 프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.Specifically, since the semiconductor package cannot receive or transmit electric signals by receiving electricity from the outside by the semiconductor chip itself, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside. Recently, in consideration of chip size reduction, heat dissipation ability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.
특히 리드 프레임이란 완성된 반도체 칩을 PCB나 소켓 등에 접속하기 위해 사용되는 하나의 구조물로서, 접속, 방열, 외부로부터의 보호등의 역할을 수행하는 것이다. 따라서 리드 프레임용 소재로서 요구하는 품질은 매우 까다로우며, 원소재 자체의 품질뿐만 아니라 리드 프레임 품질과 반도체 칩 조립품질까지 충분히 만족할 것을 요구하고 있다. 즉 기본적으로 전기전도도, 강도, 열전도도도 및 열팽창 계수 등의 물리적 특성이 기본적으로 요구되고 있다. 아울러 리드 프레임의 소재가 박막화 되어 감에 따라 조립공정 시 열하중 등에 의한 변형이나 변색이 되지 않을 것이 강하게 요구되고 있으며, 다이접착성이나 선접착력, 땝납의 결합력이 뛰어나야 한다. 이러한 특성들은 반도체 IC의 집적도가 증가할수록 더욱 엄격히 요구되고 있는 실정이다.In particular, a lead frame is a structure used to connect a completed semiconductor chip to a PCB, a socket, or the like, and serves as a connection, heat dissipation, and protection from the outside. Therefore, the quality required for the lead frame material is very demanding, and it is required to satisfy not only the quality of the raw material itself but also the lead frame quality and the quality of semiconductor chip assembly. That is, physical properties such as electrical conductivity, strength, thermal conductivity, and thermal expansion coefficient are basically required. In addition, as the material of the lead frame becomes thinner, it is strongly required not to be deformed or discolored due to heat load during the assembly process, and it has to be excellent in die adhesiveness, pre-adhesive force, and soldering force. These characteristics are increasingly required as the degree of integration of semiconductor ICs increases.
이러한 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드 프레임의 반도체 패키지가 주목받고 있다.In accordance with the trend of higher integration of semiconductor chips, it is necessary to increase the number of input and output terminals, which are electrical leads between the semiconductor chip and the external circuit board. For this purpose, a semiconductor package of a multi-row lead frame having leads having two or more arrays for connecting a chip and an external circuit to each other has been attracting attention.
이러한 다열 리드 프레임의 반도체 패키지를 제조하는 공정은 일반적으로 종 래의 다열 I/O(Input / Output) Pad 구현을 위해 금속성 캐리어 재료를 도입하여 감광성 포토레지스트(액상, 고상)를 이용하여 도금되는 패턴을 형성하여 와이어 본딩 또는 솔더링을 위한 표면 처리 도금 (Au / Ni / Cu / Ni / Au) 후 알칼리 박리액을 사용하여 포토레지스트를 제거한다. 이후 조립공정에서 와이어 본딩을 통해 반도체 칩을 실장한 후 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 사용하여 몰딩을 진행하고, 최종적으로 하부 기판과 접합되는 부위의 금속성 캐리어 재료를 에칭으로 완전히 제거하여 완성된다.In the process of manufacturing a semiconductor package of such a multi-row lead frame, a pattern is generally plated by using a photosensitive photoresist (liquid or solid phase) by introducing a metallic carrier material to realize a conventional multi-row I / O (Input / Output) pad. The photoresist is removed using an alkali stripper after surface treatment plating (Au / Ni / Cu / Ni / Au) for wire bonding or soldering. After the semiconductor chip is mounted through wire bonding in the assembly process, molding is performed using an epoxy molding compound (EMC), and finally, the metal carrier material of the portion bonded to the lower substrate is completely removed by etching. Is completed.
이러한 제조공정은 종래의 미국특허등록 제7,270,867호나 일본공개특허 2007-157846등에서 소개된 바 있다. 종래의 다열 리드리스 프레임의 제조공정을 미국특허등록 제7,270,867호를 참조하여 좀 더 구체적으로 살펴보면 도 1에 흐름도와 같이 진행이 이루어진다.Such a manufacturing process has been introduced in the prior US Patent No. 7,270,867 or Japanese Patent Laid-Open No. 2007-157846. Looking at the conventional multi-row leadless frame manufacturing process with reference to US Patent No. 7,270,867 in more detail as shown in the flow chart in FIG.
기존의 다열 리드프레임 제조 방법의 경우는 다열 I/O Pad 구현을 위해 금속성 캐리어 재료를 도입하여 감광성 포토레지스트 (액상,고상)를 이용하여 도금되는 패턴을 형성하여 와이어 본딩 또는 솔더링을 위한 표면 처리 도금 (Au/Ni/Cu/Ni/Au)후 알칼리 박리액을 사용하여 포토레지스트를 제거한다. 그리고 이후 조립공정에서 와이어 본딩을 통해 반도체 칩을 실장한 후 에폭시 몰드 컴파운드를 사용하여 몰딩을 진행하고 최종적으로 하부 기판과 접합되는 부위의 금속성 캐리어 재료를 에칭으로 제거하고 하여 완성된다.In the case of a conventional multi-row leadframe manufacturing method, a metallic carrier material is introduced to realize a multi-row I / O pad, and a pattern is plated using photosensitive photoresist (liquid and solid) to form a surface treatment for wire bonding or soldering. After (Au / Ni / Cu / Ni / Au), the alkali photoresist is removed to remove the photoresist. Then, after the semiconductor chip is mounted through wire bonding in the assembly process, molding is performed using an epoxy mold compound, and finally, the metal carrier material of the portion bonded to the lower substrate is removed by etching.
구체적으로 도 1을 참조하여 간략히 이러한 공정을 살펴보면, (a) 다열 리드프레임 스트립을 구성하는 원소재로서 Cu 기판(10)을 준비하고, (b) 상기 Cu 기 판(100)의 상부면에 포토레지스트(photo0imageable epoxy 등)를 도포한 후, (c) 마스크(solder mask)를 이용하여 소정의 도금되는 패턴(110a)을 형성한다. (d) 이후 Ni, Au 등의 금속을 증착시키는 등의 방법으로 도금패턴을 형성하여, 다이 패드(202)와 복수의 접합패드(203) 패턴을 형성한다. (e) 이후에 별도의 공정으로 다이 패드(202)가 생성될 부위에 별도의 포토레지스트(120)를 도포하고, (f) 이후에 증착한 금속과 동일종류의 금속을 증착하고 (g) 포토레지스트를 박리하면 도시된 것처럼, 다이패드(202)와 접팝패드(203)가 생성이 되게 된다. (h~i) 이후에는 상술한 바와 같이 반도체 칩(206)을 본딩하고, 와이어(205) 본딩, 에폭시 몰딩(208)을 수행하여 반도체 패키지를 형성하게 된다.Specifically, referring to FIG. 1, this process will be described briefly, (a) preparing a
물론 이러한 공정으로는 일반적인 리드프레임의 제조 공법(에칭, 스템핑)과 달리 PWB에서 구현 가능했던 단위 크기에서의 다열 I/O Pad 제공, PWB보다 상대적으로 저렴한 공정 비용, 우수한 열 방출,전기적 특성 및 박형 리드프레임 제작이 가능하였다.Of course, these processes, unlike conventional leadframe manufacturing methods (etching and stamping), provide multiple thermal I / O pads in unit sizes that could be implemented in PWBs, relatively lower process costs than PWBs, better heat dissipation, electrical characteristics and It was possible to manufacture a thin lead frame.
그러나 이러한 종래의 공정은 리드 프레임의 기본 형태를 구성(Cu 도금)하기 위한 두께 도금 시, 도금 시간이 기존의 에칭/스템핑 방식에 비교할 수 없을 만큼 장시간이 소요되며 도금 편차 또한 크게 발생하여 생산성 저하 및 평탄한 두께 분포를 구현하기 힘든 문제가 발생하였다. However, this conventional process takes a long time so that the plating time is incomparable with the conventional etching / stamping method when the thickness plating for the basic shape of the lead frame (Cu plating) is performed, and the plating deviation is also large, resulting in reduced productivity. And a problem that is difficult to implement a flat thickness distribution.
또한, 다층 순차 도금을 위한 추가적인 전/후처리 공정의 도입, 도금 층간 정합성 및 도금 편차에 따른 도금 후 오버 행(overhang)의 발생으로 인해 포토레지스트가 박리되지 않아 신뢰성이 저하되는 불량이 나타나는 문제도 아울러 발생하였 다.In addition, the problem that the reliability of the photoresist is not degraded due to the introduction of an additional pre / post treatment process for multilayer sequential plating, the overhang after plating due to the interlayer plating uniformity, and the plating deviation. It also occurred.
특히, 상술한 종래의 공정으로 실제 다열 리드프레임 제조를 위해 양산 공정에 적용하였을 경우에는, 반복적인 포토레지스트 도포,노광,현상 등의 공정 도입과 캐리어로써 사용되는 소재를 에칭을 통해 모두 제거해야 하는 등 캐리어 소재 부분에서 발생하는 원자재의 값을 상승시키는 문제가 있다.In particular, when the conventional process described above is applied to a mass production process for manufacturing a multi-row lead frame, it is necessary to remove all materials used as carriers and the introduction of processes such as repeated photoresist coating, exposure, and development through etching. There is a problem of raising the value of the raw material generated in the carrier material portion.
즉, 상술한 도면 1에서의 금속성캐리어 재료(100)는 실재로 얇게 형성하기 어려워(얇게 했을 때 공정 중에 warpage(휨) 현상이 발생하게됨), 결국은 상술한 과정에서 처럼, 두껍게 형성한 후 이를 모두 에칭하여 제거하였다. 즉, 사용하는 케리어의 소재 다변화가 어려웠고, 비싼 금속성 케리어를 모두 에칭으로 제거하여 소재 비용이 많이 드는 문제도 발생하였다.That is, the
본 발명은 상술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은 기존의 금속성 캐리어 소재로 사용되는 캐리어 소재를 캐리어금속층, 접착층, 금속지지층의 복층구조로 형성하여 금속성 캐리어 소재의 두께에 무관한 초박형 다열 리드프레임을 제조가 가능하고, 제조비용 및 재료비용을 현저하게 절감이 가능한 다열형 리드리스 프레임의 제조방법 및 이를 이용한 반도체 패키지의 제조방법을 제공하는 데 있다.The present invention has been made to solve the above problems, an object of the present invention is to form a carrier material used as a conventional metallic carrier material in a multilayer structure of a carrier metal layer, an adhesive layer, a metal support layer, irrespective of the thickness of the metallic carrier material. It is possible to manufacture an ultra-thin multi-row lead frame, and to provide a manufacturing method of a multi-row leadless frame and a method of manufacturing a semiconductor package using the same, which can significantly reduce manufacturing cost and material cost.
상술한 과제를 해결하기 위한 본 발명의 제조공정은, 기본적으로 리드 프레임용 캐리어층에 패턴을 형성하는 1단계와 상기 패턴상에 표면처리를 하는 2단계를 포함하는 다열 리드리스 프레임의 제조방법으로 구성될 수 있다.The manufacturing process of the present invention for solving the above problems is basically a method of manufacturing a multi-row leadless frame comprising a step of forming a pattern on the carrier layer for lead frames and two steps of surface treatment on the pattern. Can be configured.
특히, 이 경우 본 발명의 요지로 상기 1단계의 캐리어층은 캐리어 금속층, 접착층, 금속지지층으로 이루어진 복층구조로 형성되는 것이 바람직하다.In particular, in this case, as the gist of the present invention, the carrier layer of the first step is preferably formed in a multilayer structure composed of a carrier metal layer, an adhesive layer, and a metal support layer.
아울러, 상술한 패턴 형성하는 1단계는 상기 캐리어층에 감광성 물질을 도포하고 노광/현상하여 이루어지는 것을 특징으로 한다.In addition, the first step of forming the pattern is characterized in that the photosensitive material is applied to the carrier layer and exposed / developed.
또한, 본 발명의 상기 2단계의 표면처리는, 상기 패턴에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 도포하여 단층 또는 다층으로 형성할 수 있다.In addition, in the surface treatment of the second step of the present invention, any one of Cu, Ni, Pd, Au, Sn, Ag, Co, or a binary or ternary alloy thereof may be applied to the pattern to form a single layer or a multilayer. .
또한, 본 발명의 상술한 제 2단계에서의 상기 표면처리 공정은 도금, 증착, 프린팅 중 선택되는 어느 하나에 의해 이루어질 수 있다.In addition, the surface treatment process in the above-described second step of the present invention may be performed by any one selected from plating, deposition, and printing.
또한, 본 발명은 상기 2단계 이후에 상기 감광성 물질을 박리하는 단계를 더 포함하여 이루어질 수 있다.In addition, the present invention may further comprise the step of peeling the photosensitive material after the two steps.
상술한 본 발명에 따른 다열 리드리스 프레임을 이용하여 반도체 패키지를 제조할 수 있으며, 이러한 제조를 위한 공정으로 본 발명은 리드프레임용 캐리어층에 패턴을 형성하는 1단계와 상기 패턴상에 표면처리를 하는 2단계, 상기 표면처리된 리드프레임 상에 반도체 칩을 실장, 와이어 본딩, 에폭실 몰딩을 수행하는 3단계, 상기 캐리어층을 제거하는 4단계를 포함하는 다열 리드리스 프레임을 이용한 반도체 패키지의 제조방법을 제공할 수 있도록 한다.The semiconductor package may be manufactured using the multi-layered leadless frame according to the present invention as described above. The present invention provides a step for forming a pattern on a carrier layer for a lead frame and a surface treatment on the pattern. Fabricating a semiconductor package using a multi-row leadless frame comprising two steps of: mounting a semiconductor chip on the surface-treated lead frame, bonding a wire, and performing epoxy molding, and performing a fourth step of removing the carrier layer. To provide a way.
또한, 본 발명에 따른 반도체 패키지의 제조방법에서의 상기 4단계는, 복층구조의 캐리어층에서 접착층과 금속지지층을 분리하고, 백에칭을 통해 캐리어금속층을 제거하는 단계로 이루어지는 것을 특징으로 하는 다열 리드리스 프레임을 이용한 반도체 패키지의 제조방법을 제공할 수 있다.In addition, the four steps in the method of manufacturing a semiconductor package according to the present invention, the multi-layered lead comprising the step of separating the adhesive layer and the metal support layer in the carrier layer of the multilayer structure, and removing the carrier metal layer through back etching A method of manufacturing a semiconductor package using a lease frame can be provided.
또한, 상술한 반도체 패키지의 제조방법에서의 상기 2단계의 표면처리는, 상기 패턴에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 도포하여 단층 또는 다층으로 형성될 수 있음은 물론이다.In addition, the surface treatment of the two steps in the above-described method for manufacturing a semiconductor package, by applying any one of Cu, Ni, Pd, Au, Sn, Ag, Co or binary, ternary alloys thereof to a single layer or Of course, it can be formed in a multilayer.
본 발명은 상술한 다열 리드리스 프레임의 제조방법에 따른 제조공정에 의해 제조된 다열 리드 리스 프레임으로, 리드프레임용 캐리어층과 상기 캐리어층의 상부에 다수의 I/O패드 또는 다이패드를 형성하기 위한 패턴금속층이 형성된 다열 리드리스 프레임을 제공할 수 있다.The present invention is a multi-row leadless frame manufactured by a manufacturing process according to the method of manufacturing a multi-row leadless frame, to form a plurality of I / O pads or die pads on the carrier layer for the lead frame and the carrier layer. It is possible to provide a multi-row leadless frame formed with a pattern metal layer.
상기 제조된 다열 리드 리스 프레임에서의 상기 캐리어층은 캐리어금속층, 접착층, 금속지지층으로 이루어진 복층구조로 형성되는 것을 특징으로 한다.The carrier layer in the manufactured multi-row leadless frame is characterized in that it is formed of a multilayer structure consisting of a carrier metal layer, an adhesive layer, a metal support layer.
또한, 상기 제조된 다열 리드 리스 프레임의 구성 중 패턴금속층은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 이루어지는 것을 특징으로 한다.In addition, the pattern metal layer of the manufactured multi-lead leadless frame is characterized by consisting of a single layer or a multi-layer using any one of Cu, Ni, Pd, Au, Sn, Ag, Co, or binary, ternary alloys thereof. .
본 발명은 상술한 다열리드리스프레임을 이용한 반도체 패키지의 제조방법으로 제조된 반도체 패키지를 제공할 수 있으며, 이러한 반도체 패키지는 캐리어금속층과 접착층, 금속지지층의 복층구조로 형성되는 캐리어층과 상기 캐리어층 상부에 형성되는 패턴금속층, 상기 패턴금속층상에 반도체칩 실장되고 몰딩이 이루어진 것을 특징으로 한다.The present invention can provide a semiconductor package manufactured by the method of manufacturing a semiconductor package using the above-described multi-lead leadless frame, the semiconductor package is a carrier layer and the carrier layer formed of a multilayer structure of a carrier metal layer, an adhesive layer, a metal support layer The patterned metal layer formed on the upper portion, characterized in that the semiconductor chip is mounted on the patterned metal layer and the molding is made.
본 발명에 따른 다열 리드리스 프레임의 두께는 1mil~5mil로 형성될 수 있으며, 특히 상술한 패턴금속층으로 형성되는 다열 미세 패드의 피치는 0.01~0.4로 형성될 수 있다.The multi-layered leadless frame according to the present invention may have a thickness of 1 mil to 5 mil, and in particular, the pitch of the multi-row fine pads formed of the pattern metal layer may be 0.01 to 0.4.
본 발명은 기존의 금속성 캐리어 소재로 사용되는 캐리어 소재를 캐리어금속층, 접착층, 금속지지층의 복층구조로 형성하여 금속성 캐리어 소재의 두께에 무관한 초박형 다열 리드프레임을 제조할 수 있으며, 리드 프레임 원조재의 재료비용을 절감하고, 다양한 캐리어 금속을 사용가능하게 하여 저가의 공정을 구현할 수 있는 효과가 있다.The present invention is to form a carrier material used as a conventional metal carrier material in a multi-layered structure of a carrier metal layer, an adhesive layer, a metal support layer to manufacture an ultra-thin multi-row lead frame irrespective of the thickness of the metal carrier material, the material of the lead frame aid The cost is reduced, and various carrier metals can be used to implement a low cost process.
이하에서는 첨부한 도면을 참조하여, 본 발명에 따른 구체적인 제조공정 및 작용을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, it will be described a specific manufacturing process and operation according to the present invention.
도 2는 본 발명에 따른 다열 리드리스 프레임의 제조공정과 이를 이용하여 반도체 패키지를 제조하는 공정을 나타낸 제조공정에 대한 순서도이며, 도 3은 도 2의 공정을 개념적으로 나타낸 공정도 개념도이다.FIG. 2 is a flowchart illustrating a manufacturing process of a multi-row leadless frame according to the present invention and a process of manufacturing a semiconductor package using the same, and FIG. 3 is a process diagram conceptually illustrating the process of FIG. 2.
도 2 및 도 3을 참조하면, 본 발명에서는 크게 리드프레임을 제조함에 있어서, 리드프레임용 캐리어층에 패턴을 형성하는 1단계와 상기 패턴상에 표면처리를 하는 2단계로 구분되어 질 수 있다.2 and 3, in the present invention, the lead frame may be largely divided into one step of forming a pattern on the carrier layer for the lead frame and two steps of surface treatment on the pattern.
구체적으로 패턴을 형성하는 상기 1단계는, 캐리어금속층(30), 접착층(20), 금속지지층(10)으로 이루어진 복층구조로 형성된 3 층구조의 원소재(이하, 캐리어층)를 마련하고(S1), 상기 캐리어층을 구성하는 캐리어금속층(30)의 상부면에 액상 또는 필름상 감광성 포토레지스트(40)를 도포하며(S2), 이후, 마스크(50)를 이용하여 노광과 현상공정을 통해 다이패드 또는 I/O 패드를 형성할 패턴을 형성한다. 물론 공정에 따라서는 반도체 칩이 실장되는 패드부위는 생성할 수도(S4a 참조), 생략할 수도(S4b 참조) 있다.Specifically, in the first step of forming a pattern, a three-layered raw material (hereinafter, referred to as a carrier layer) formed of a multilayer structure including a
여기에 도금 또는 증착 또는 프린팅 등의 표면처리를 통해, 회로 형성 및 와이어 본딩과 솔더링이 될 부분(60)을 형성한다. 다양한 전해/무전해 도금 및 표면처리가 사용될 수 있으며, 재료는Cu, Ni, Pd, Au, Sn, Ag, Co에서 선택되는 어느 하나 및 이의 이원,삼원 합금을 사용하여 단층 또는 다층으로 형성함이 바람직하다.Here, through the surface treatment such as plating or deposition or printing, the
이후에 포토레지스트를 박리하는 공정을 수행하면 본 발명에 따른 다열 리드리스 프레임을 형성할 수 있다.Subsequently, a process of peeling the photoresist may form a multi-row leadless frame according to the present invention.
특히 이후에 어셈브리 공정으로 반도체 칩(70)을 실장 및 와이어/플립칩 본딩(80)을 통해 칩을 실장한 후(S4), 패키지를 에폭시 등으로 몰딩(90)하는 단계(S5)를 통해 외부의 열, 습기 및 충격으로부터 칩을 보호할 수 있도록 하는 공정을 수행하여 반도체 패키지를 제조할 수 있도록 한다.In particular, after mounting the chip through the
특히 S5 단계의 수행 후에, 물리적, 화학적, 기계적인 방법을 통해 상술한 이형처리된 접착층(20)으로부터 각 층을 분리하는 단계(S6)가 수행된다. 대표적인 방법으로는 가열, 냉각, UV를 이용한 방법이 있고, 이와 유사한 방법의 조합을 사용할 수도 있다.In particular, after performing the step S5, the step (S6) of separating each layer from the above-described release-treated
마지막으로 하부의 알칼리 에칭을 통해 잔존하는 캐리어금속층(30)의 재료부분을 제거하여 반도체 패키지를 완성하게 된다(S7).Finally, the semiconductor package is completed by removing the material portion of the
상술한 본 발명에 따른 다열 리드리드 프레임의 제조방법은, 다열 리드리스 프레임의 제조에 있어 상술한 캐리어금속층, 접착층, 금속지지층의 복층구조를 사용함으로써, 현재 구동가능한 5mil.(0.127㎛) 이하의 제품의 경우에도 종래의 생산라인의 추가적인 개조나 신규한 투자없이도 초박형 다열 리드프레임의 제조가 가능한 장점이 있다. 더욱 바람직하게는 상술한 리드리스 프레임의 두께는 1mil~5mil로 형성될 수 있다.(단, mil은 'milli inch' 를 의미하며, 1mil은 약 0.0254mm)The above-described method for manufacturing a multi-lead lead frame according to the present invention uses the above-described multilayer structure of the carrier metal layer, the adhesive layer, and the metal support layer in the manufacture of the multi-row leadless frame. In the case of a product, there is an advantage in that it is possible to manufacture an ultra-thin multi-row lead frame without additional modification or new investment of the conventional production line. More preferably, the above-described leadless frame may have a thickness of 1 mil to 5 mil (where mil means 'milli inch' and 1 mil is about 0.0254 mm).
또한, 도전성 캐리어 소재 위에 패턴 도금으로 다열 미세 패드(0.4 피치 이하)를 형성할 수 있어, 종래의 에칭/스템핑 방식으로 제조가 불가능하던 다열 리드 프레임을 제조할 수 있는 장점도 있다. 더욱 바람직하게는 상술한 다열 미세 패드의 피치는 0.01~0.4로 형성될 수 있다.In addition, since a multi-row fine pad (0.4 pitch or less) may be formed on the conductive carrier material by pattern plating, there is an advantage in that a multi-row lead frame which cannot be manufactured by a conventional etching / stamping method can be manufactured. More preferably, the pitch of the above-described multi-row fine pad may be formed to 0.01 to 0.4.
특히, 생산공정에서 반도체 칩 실장 및 몰딩 후 하부의 캐리어 소재를 초박형으로 이용함으로써, 생산시 에칭공정의 생산성을 향상시키고, 사용되는 금속지지층은 재활용이 가능하게 되는바, 리드 프레임 원소재의 비용을 절감할 수 있는 효과도 있다.In particular, by using the carrier material of the lower part after mounting and molding the semiconductor chip in the production process, the productivity of the etching process is improved during production, and the metal support layer used can be recycled. There are also savings.
또한, 금속 캐리어 소재는 전기 도금을 하기 위한 전류공급의 역할만을 수행하므로, 기존의 리드 프레임에서 소재의 특성에 따라 발생하는 copper peel off(CPO) 부분의 불량을 완전히 제거할 수 있으며, 다양한 캐리어 금속을 사용함으로써 저가 공정이 가능한 장점도 있게 된다.In addition, since the metal carrier material only serves as a current supply for electroplating, it is possible to completely eliminate defects in the copper peel off (CPO) portion caused by the characteristics of the material in the existing lead frame, and various carrier metals Using it also has the advantage of enabling a low cost process.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.
도 1은 종래의 다열 리드 프레임의 제조공정을 도시한 공정도이다.1 is a process chart showing a manufacturing process of a conventional multi-row lead frame.
도 2는 본 발명에 따른 제조공정의 순서도이다.2 is a flowchart of a manufacturing process according to the present invention.
도 3은 도 2의 순서도에 상응하는 제조 공정도이다.3 is a manufacturing process diagram corresponding to the flowchart of FIG. 2.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080092327A KR101001876B1 (en) | 2008-09-19 | 2008-09-19 | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080092327A KR101001876B1 (en) | 2008-09-19 | 2008-09-19 | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100033247A KR20100033247A (en) | 2010-03-29 |
| KR101001876B1 true KR101001876B1 (en) | 2010-12-21 |
Family
ID=42182239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080092327A KR101001876B1 (en) | 2008-09-19 | 2008-09-19 | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101001876B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103346140A (en) * | 2013-06-10 | 2013-10-09 | 孙青秀 | Package based on silvering technology adopted for frame and manufacturing process of package |
| CN104409369B (en) * | 2014-10-31 | 2019-05-07 | 矽力杰半导体技术(杭州)有限公司 | Package assembling manufacturing method |
| JP6889531B2 (en) * | 2016-08-05 | 2021-06-18 | マクセルホールディングス株式会社 | Substrates for semiconductor devices and their manufacturing methods, semiconductor device manufacturing methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229458A (en) | 2002-02-01 | 2003-08-15 | Toray Ind Inc | Method of manufacturing substrate for semiconductor circuit, and semiconductor device |
| JP2004221399A (en) * | 2003-01-16 | 2004-08-05 | Matsushita Electric Ind Co Ltd | Lead frame, its manufacturing method, semiconductor device using the same and its manufacturing method |
-
2008
- 2008-09-19 KR KR1020080092327A patent/KR101001876B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229458A (en) | 2002-02-01 | 2003-08-15 | Toray Ind Inc | Method of manufacturing substrate for semiconductor circuit, and semiconductor device |
| JP2004221399A (en) * | 2003-01-16 | 2004-08-05 | Matsushita Electric Ind Co Ltd | Lead frame, its manufacturing method, semiconductor device using the same and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100033247A (en) | 2010-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5104978B2 (en) | Semiconductor package manufacturing method and semiconductor package | |
| CN101257775A (en) | Method of manufacturing wiring substrate and method of manufacturing electronic component device | |
| KR100860533B1 (en) | Method of fabricating metal pcb | |
| US20120292778A1 (en) | Embedded semiconductor power modules and packages | |
| KR101001876B1 (en) | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof | |
| KR101040136B1 (en) | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof | |
| US7045393B2 (en) | Method for manufacturing circuit devices | |
| CN107342354A (en) | A kind of IC package technique | |
| CN212695146U (en) | Chip packaging substrate and chip packaging structure | |
| CN100539050C (en) | The formation method of package substrates and the method for packing of chip | |
| CN111799243A (en) | Chip packaging substrate and manufacturing method thereof, chip packaging structure and packaging method | |
| US20070205493A1 (en) | Semiconductor package structure and method for manufacturing the same | |
| JP2001223295A (en) | Board for supporting semiconductor element and its manufacturing method and semiconductor device using the same | |
| KR101357588B1 (en) | Leadless lead frame, semiconductor chip package using thereof and manufacturing method thereof | |
| KR101015762B1 (en) | Method of manufacturing semiconductor package | |
| KR101036354B1 (en) | Structure and manufacture method for multi-row lead frame and semiconductor package | |
| KR20040098170A (en) | Metal chip scale semiconductor package and manufacturing method thereof | |
| KR100963578B1 (en) | Structure and manufacture method for multi-row lead frame | |
| JP2005123493A (en) | Wiring substrate and element packaging substrate | |
| US7504282B2 (en) | Method of manufacturing the substrate for packaging integrated circuits without multiple photolithography/etching steps | |
| JP3562074B2 (en) | Resin frame for semiconductor package and method of manufacturing semiconductor package | |
| TW201203411A (en) | Manufacturing method of chip package and chip package manufactured using the same | |
| KR20090131776A (en) | Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof | |
| JP2003078108A (en) | Semiconductor package board, semiconductor package using the same and its laminate, and method of manufacturing them | |
| KR101175982B1 (en) | Structure for multi-row lead frame and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131105 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |