KR101006515B1 - Phase-change memory device and method for manufacturing the same - Google Patents
Phase-change memory device and method for manufacturing the same Download PDFInfo
- Publication number
- KR101006515B1 KR101006515B1 KR1020040050114A KR20040050114A KR101006515B1 KR 101006515 B1 KR101006515 B1 KR 101006515B1 KR 1020040050114 A KR1020040050114 A KR 1020040050114A KR 20040050114 A KR20040050114 A KR 20040050114A KR 101006515 B1 KR101006515 B1 KR 101006515B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- phase change
- oxide film
- lower electrode
- interlayer insulating
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title claims description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims abstract description 40
- 238000006243 chemical reaction Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims description 13
- 239000012782 phase change material Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 5
- IERHLVCPSMICTF-XVFCMESISA-N CMP group Chemical group P(=O)(O)(O)OC[C@@H]1[C@H]([C@H]([C@@H](O1)N1C(=O)N=C(N)C=C1)O)O IERHLVCPSMICTF-XVFCMESISA-N 0.000 description 3
- 239000013317 conjugated microporous polymer Substances 0.000 description 3
- 210000003643 myeloid progenitor cell Anatomy 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극; 상기 하부전극을 포함한 층간절연막 상에 형성된 제1산화막; 상기 제1산화막 상에 형성되며 표면 평탄화가 이루어진 제2산화막; 상기 제2 및 제1산화막 내부에 상기 하부전극의 측면과 접촉하도록 형성된 역-T 형상의 상변환막; 및 상기 제2산화막 상에 상변환막과 접촉하도록 형성된 상부전극을 포함하는 것을 특징으로 한다.The present invention discloses a phase change memory device capable of reducing the amount of current by reducing the contact area between the lower electrode and the phase change film and a method of manufacturing the same. Disclosed is a semiconductor substrate having a lower pattern; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern; A contact plug formed in the interlayer insulating film; A lower electrode formed on the contact plug and an interlayer insulating layer adjacent thereto; A first oxide film formed on the interlayer insulating film including the lower electrode; A second oxide film formed on the first oxide film and having a surface planarized thereon; An inverted-T phase conversion film formed in the second and first oxide films to contact the side surfaces of the lower electrode; And an upper electrode formed on the second oxide film to be in contact with the phase change film.
Description
도 1은 종래 상변환 기억 셀을 설명하기 위한 도면.1 is a diagram for explaining a conventional phase change memory cell.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to another embodiment of the present invention.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4F are cross-sectional views of steps for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체 기판 22 : 층간절연막21
23 : 콘택플러그 24 : 하부전극23
25 : 제1산화막 26 : 제2산화막25: first oxide film 26: second oxide film
27 : 콘택홀 28 : 상변환막27: contact hole 28: phase change film
29 : 상부전극29: upper electrode
본 발명은 상변환 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다. Generally, a memory device is a volatile random access memory (RAM) device that loses input information when the power is cut off, and a ROM that keeps the input data stored even when the power is cut off. ) Are largely divided into elements. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include flash memory devices such as EEPROM (Elecrtically Erasable and Programmable ROM). have.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 주기적인 리프레쉬 동작을 위해 높은 전하저장 능력이 요구되고, 이를위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움을 갖게 되었다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비하여 높은 동작전압이 요구되고, 이에따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, although the DRAM is a very good memory device as is well known, high charge storage capability is required for periodic refresh operation, and for this purpose, it is difficult to achieve high integration since the electrode surface area must be increased. In addition, the flash memory device requires a higher operating voltage than a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.
이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다. Accordingly, many studies have been conducted to develop new memory devices having characteristics of non-volatile memory devices and simple structures. For example, a phase change RAM device is proposed. It became.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일 어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. The phase change memory device utilizes a difference in resistance between crystalline and amorphous particles due to a phase change of the phase conversion film interposed between the electrodes from a crystal state to an amorphous state through a current flow between the lower electrode and the upper electrode. To determine information stored in a cell.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다. In other words, the phase-conversion memory device uses a chalcogenide film as a phase-conversion film, which is a compound film composed of germanium (Ge), stevidium (Sb), and tellurium (Te). GST film), a phase change occurs between an amorphous state and a crystalline state by an applied current, that is, Joule heat, wherein the resistivity of the phase change film having an amorphous state is in a crystalline state. Since it is higher than the specific resistance of the phase change film having a value, the current flowing through the phase change film in the read mode is sensed to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.
도 1은 종래 상변환 기억 셀을 설명하기 위한 도면이다.1 is a diagram for explaining a conventional phase change memory cell.
도 1에 도시된 바와 같이, 종래 상변환 기억 소자는 하부전극(3)을 포함하는 반도체 기판(1) 상에 층간절연막(5)을 형성한다. 그 다음, 상기 층간 절연막(5)을 식각하여 소오스 영역들과 전기적으로 연결되는 콘택플러그(7)를 형성한 후에 콘택플러그(7)를 포함한 기판 결과물 상에 상변환막(9)을 형성한다. 이어서, 상기 상변환막(9) 상에 상부전극(11)을 형성한다.As shown in FIG. 1, the conventional phase change memory device forms an
상기 상변환 기억 셀을 프로그램하기 위해 전압을 인가하면, 상기 상변환막(9)과 콘택플러그(7) 사이의 계면에서 열이 발생하여 상변환막의 일부분(9a)이 비정질 상태로 변한다. 상기 상변환막(9)과 콘택플러그(7)의 가장자리(C)의 열은 주변의 층간절연막(7)으로 확산되어 상태변화에 필요한 온도가 되지 않을 수 있다. 이로 인해, 상기 상변환막을 비정질화시킬때 상기 가장자리의 상변환막(9)이 비정질화되지 않은 비정상적 영역이 생성될 수 있다. When a voltage is applied to program the phase change memory cell, heat is generated at the interface between the
또한, 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 하부전극과 상변환막의 접촉면적이 크기 때문에 상변화에 필요한 전류량이 증가하게 되고, 이로 인해 상변환 기억 소자의 속도에도 영향을 주게된다.In addition, since the contact area between the lower electrode and the phase conversion film is large during read and write operations of the phase change memory device, the amount of current required for phase change increases, thereby affecting the speed of the phase change memory device. Will give.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a phase change memory device and a method of manufacturing the same, which reduce the amount of current by reducing the contact area between the lower electrode and the phase conversion film. .
상기 목적을 달성하기 위한 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극; 상기 하부전극을 포함한 층간절연막 상에 형성된 제1산화막; 상기 제1산화막 상에 형성되며 표면 평탄화가 이루어진 제2산화막; 상기 제2 및 제1산화막 내부에 상기 하부전극의 측면과 접촉하도록 형성된 역-T 형상의 상변환막; 및 상기 제2산화막 상에 상변환막과 접촉하도록 형성된 상부전극을 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a semiconductor substrate provided with a lower pattern; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern; A contact plug formed in the interlayer insulating film; A lower electrode formed on the contact plug and an interlayer insulating layer adjacent thereto; A first oxide film formed on the interlayer insulating film including the lower electrode; A second oxide film formed on the first oxide film and having a surface planarized thereon; An inverted-T phase conversion film formed in the second and first oxide films to contact the side surfaces of the lower electrode; And an upper electrode formed on the second oxide film to be in contact with the phase change film.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 한다. Here, the lower electrode and the upper electrode is characterized in that made of a polysilicon film or a metal film.
상기 제1산화막은 제2산화막 보다 특정 케미컬에 대해 식각선택비가 2배 이상 빠른 것을 것을 특징으로 한다.The first oxide layer is characterized in that the etching selectivity is more than twice as fast for a specific chemical than the second oxide layer.
상기 상변환막은 하부전극의 측면 일부와 접촉된 것을 특징으로 한다.The phase conversion film is in contact with a portion of the side of the lower electrode.
또한, 본 발명은 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 형성된 하부전극; 상기 하부전극을 포함한 층간절연막 상에 형성된 제1산화막; 상기 제1산화막 상에 형성되며 표면 평탄화가 이루어진 제2산화막; 상기 제2 및 제1산화막 내부 및 상기 제2산화막 상에 상기 하부전극의 측면과 접촉하도록 형성된 I 형상의 상변환막; 및 상기 상변환막 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.In addition, the present invention is a semiconductor substrate having a lower pattern; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern; A contact plug formed in the interlayer insulating film; A lower electrode formed on the contact plug and an interlayer insulating layer adjacent thereto; A first oxide film formed on the interlayer insulating film including the lower electrode; A second oxide film formed on the first oxide film and having a surface planarized thereon; An I-shaped phase change film formed in the second and first oxide films and on the second oxide film to be in contact with the side surface of the lower electrode; And an upper electrode formed on the phase conversion film.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 한다.Here, the lower electrode and the upper electrode is characterized in that made of a polysilicon film or a metal film.
상기 제1산화막은 제2산화막 보다 특정 케미컬에 대해 식각선택비가 2배 이상 빠른 것을 것을 특징으로 한다.The first oxide layer is characterized in that the etching selectivity is more than twice as fast for a specific chemical than the second oxide layer.
상기 상변환막은 하부전극의 측면 일부와 접촉된 것을 특징으로 한다.The phase conversion film is in contact with a portion of the side of the lower electrode.
또한, 본 발명은 하부패턴을 구비한 반도체 기판을 제공하는 단계; 상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 이에 인접한 층간절연막 상에 하부전극을 형성하는 단계; 상기 하부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 제1산화막 보다 특정 케미컬에 대해 식각 선택비가 2배 이상 느린 제2산화막을 형성하는 단계; 상기 제2산화막 및 제1산화막을 식각하여 층간절연막을 노출시키는 콘택홀을 형성하는 단계; 상기 하부전극의 측면이 노출되도록 콘택홀 저면의 제1산화막을 습식식각하는 단계; 상기 콘택홀 내에 도전막을 매립시켜 하부전극의 측면과 접촉하는 상변환막을 형성하는 단계; 및 상기 제2산화막 상에 상변환막과 접촉하도록 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention provides a semiconductor substrate having a lower pattern; Forming an interlayer insulating film on the semiconductor substrate so as to cover the lower pattern; Forming a contact plug in the interlayer insulating film; Forming a lower electrode on the contact plug and an interlayer insulating layer adjacent thereto; Forming a first oxide film on the interlayer insulating film including the lower electrode; Forming a second oxide film on the first oxide film, the second oxide film having an etching selectivity of at least two times slower with respect to a specific chemical than the first oxide film; Etching the second oxide film and the first oxide film to form a contact hole exposing an interlayer insulating film; Wet etching the first oxide film on the bottom of the contact hole so that the side surface of the lower electrode is exposed; Filling a conductive film in the contact hole to form a phase conversion film in contact with the side surface of the lower electrode; And forming an upper electrode on the second oxide layer to contact the phase change layer.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.The lower electrode and the upper electrode may be formed of a polysilicon film or a metal film.
상기 상변환막은 역-T 형상으로 형성하는 것을 특징으로 한다.The phase change film is formed in an inverted-T shape.
상기 역-T 형상의 상변환막은 상기 제2산화막 상에 콘택홀을 매립하도록 상변환 물질을 증착한 후, 상기 제2산화막이 노출되도록 상변환 물질을 CMP하여 형성하는 것을 특징으로 한다.The inverted-T phase change film is formed by depositing a phase change material to fill a contact hole on the second oxide film, and then forms a CMP to expose the second oxide film.
상기 상변환막은 I 형상으로 형성하는 것을 특징으로 한다.The phase change film is formed in an I shape.
상기 I 형상의 상변환막은 상기 제2산화막 상에 콘택홀을 매립하도록 상변환 물질을 증착하고, 상기 상변환 물질 상에 상부전극용 도전막을 증착한 후에 상기 상부전극용 도전막과 상변환 물질을 식각하여 형성하는 것을 특징으로 한다.The phase change film of the I-shape is deposited with a phase change material to fill a contact hole on the second oxide layer, and after depositing a conductive film for the upper electrode on the phase change material, the conductive film and the phase change material for the upper electrode are deposited. It is characterized by forming by etching.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도 이다.2 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명의 상변환 기억 소자는 하부패턴(미도시)을 포함하는 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)이 형성되며, 상기 층간절연막(22) 내에 콘택플러그(23)가 형성된다. 상기 콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 하부전극(24)이 형성된다. 상기 하부전극(24)을 포함한 층간절연막(22) 상에 제1산화막(25)이 형성된다. 상기 제1산화막(25) 상에 형성되며, 표면 평탄화가 이루어진 제2산화막(26)이 형성된다. 상기 제2 및 제1산화막(26, 25) 내부에 상기 하부전극(24)의 측면과 접촉하도록 역-T 형상의 상변환막(28)이 형성된다. 상기 제2산화막(26) 상에 상변환막(28)과 접촉하도록 상부전극(29)이 형성된다.As shown in FIG. 2, in the phase change memory device of the present invention, an interlayer
상기 하부전극(24) 및 상부전극(29)은 폴리실리콘막 또는 금속막으로 이루어지는 것이 바람직하다. 상기 제1산화막(25)은 제2산화막(26) 보다 특정 케미컬에 대해 식각선택비가 2배 이상 빠른 것으로 형성하는 것이 바람직하다. 상기 상변환막(28)은 하부전극(24)의 측면 일부와 접촉되도록 형성한다.The
상기 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 상변환막(24)의 접촉면에서 열이 발생하면 상기 상변화막의 상태가 비정질 상태 또는 결정질 상태로 변한다. 본 발명의 상변환 기억 소자는 상기 상변환막(28)이 상기 제2 및 제1산화막(26, 25) 내부에 상기 하부전극(24)의 측면과 접촉하도록 역-T 형상으로 형성됨으로써 하부전극(24)과 상변환막(28)과의 접촉면적(A)이 작아지기 때문에 상변화에 필요한 전류를 감소시킬 수 있으므로, 상변환 기억 소자의 속도를 향상시 킬 수 있다.When heat is generated at the contact surface of the
도 3은 본 발명의 다른 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a phase change memory device according to another exemplary embodiment of the present invention.
도 3에 도시된 바와 같이, 하부패턴이 구비된 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)이 형성된다. 상기 층간절연막(22) 내에 콘택플러그(23)가 형성되며, 상기 콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 하부전극(24)이 형성된다. 상기 하부전극(24)을 포함한 층간절연막(22) 상에 제1산화막(25)이 형성되며, 상기 제1산화막(25) 상에 표면 평탄화가 이루어진 제2산화막(26)이 형성된다. 상기 제2 및 제1산화막(26, 25) 내부 및 상기 제2산화막(26) 상에 상기 하부전극(24)의 측면과 접촉하도록 I 형상의 상변환막(28)이 형성된다. 상기 상변환막(28) 상에 상부전극이 형성된다.As shown in FIG. 3, an
도 4a 내지 도 4d는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.4A through 4D are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.
도 4a에 도시된 바와 같이, 하부패턴(미도시)을 구비한 반도체 기판(21) 상에 하부패턴을 덮도록 제1층간절연막(22)을 형성한다. 그 다음, 상기 제1층간절연막(22)을 식각하여 콘택플러그(23)를 형성한 후에 상기 콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 하부전극(24)을 형성한다. 이때, 하부전극(24)은 폴리실리콘막 또는 금속막으로 형성한다.As shown in FIG. 4A, the first
도 4b에 도시된 바와 같이, 상기 하부전극(24)을 포함한 층간절연막(22) 상에 제1산화막(25) 및 제2산화막(26)이 형성된다. 이때, 제1산화막(25)은 제2산화막 (26)보다 특정 케미컬에 대해 식각 선택비가 2배 이상 빠른 산화막으로 형성한다. 여기에서, 제2산화막은 표면 평탄화가 이루어지도록 제2산화막 표면을 CMP한다.As shown in FIG. 4B, the
도 4c에 도시된 바와 같이, 상기 제2산화막(26) 및 제1산화막(25)을 식각하여 층간절연막(22)을 노출시키는 콘택홀(27)을 형성한다.As shown in FIG. 4C, the
도 4d에 도시된 바와 같이, 상기 하부전극(24)의 측면이 노출되도록 습식 식각을 통해 콘택홀(27) 저면의 제1산화막(25)을 제거한다.As shown in FIG. 4D, the
도 4e에 도시된 바와 같이, 상기 콘택홀(27) 내에 도전막을 매립시킨 후에 상기 도전막을 CMP하여 하부전극(24)의 측면과 접촉하는 상변환막(28)을 형성한다. 이때, 상변환막(28)은 역-T 형상으로 형성한다. As shown in FIG. 4E, after the conductive film is embedded in the
도 4f에 도시된 바와 같이, 상기 제2산화막(26) 상에 상변환막(28)과 접촉하도록 상부전극(29)을 형성한다. 이때, 상부전극(29)은 폴리실리콘막 또는 금속막으로 형성한다.As shown in FIG. 4F, an
전술한 바와 같이, 본 발명에서는 상변환막을 역-T 형상으로 형성하였으나, 상기 제2산화막 상에 콘택홀을 매립하도록 상변환 물질을 증착하고, 상기 상변환 물질 상에 상부전극용 도전막을 증착한 후에 상기 상부전극용 도전막과 상변환 물질을 식각하여 I 형상의 상변환막을 형성할 수 있다.As described above, in the present invention, the phase change film is formed in an inverted-T shape, but the phase change material is deposited to fill the contact hole on the second oxide film, and the conductive film for the upper electrode is deposited on the phase change material. Subsequently, the upper electrode conductive film and the phase change material may be etched to form an I shape phase change film.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 상변환막이 하부전극의 측면과 접촉하도록 역-T 형상으로 형성됨으로써 하부전극과 상변환막과의 접촉면적이 작아지므로, 상변화에 필요한 전류를 감소시킬 수 있다.As described above, according to the present invention, since the phase conversion film is formed in an inverted-T shape so as to contact the side surface of the lower electrode, the contact area between the lower electrode and the phase conversion film is reduced, so that the current required for the phase change can be reduced.
따라서, 상변환에 필요한 전류량을 감소시킴으로써 상변환 기억 소자의 속도를 향상시킬 수 있다.Therefore, the speed of the phase conversion memory element can be improved by reducing the amount of current required for phase conversion.
Claims (16)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050114A KR101006515B1 (en) | 2004-06-30 | 2004-06-30 | Phase-change memory device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050114A KR101006515B1 (en) | 2004-06-30 | 2004-06-30 | Phase-change memory device and method for manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060001087A KR20060001087A (en) | 2006-01-06 |
KR101006515B1 true KR101006515B1 (en) | 2011-01-10 |
Family
ID=37104282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040050114A KR101006515B1 (en) | 2004-06-30 | 2004-06-30 | Phase-change memory device and method for manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101006515B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100795906B1 (en) | 2006-08-29 | 2008-01-21 | 삼성전자주식회사 | Phase-changeable memory device and method of fabricating the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003332530A (en) | 2002-05-10 | 2003-11-21 | Hewlett Packard Co <Hp> | Electronic memory structure of phase change material |
KR20040038421A (en) * | 2002-11-01 | 2004-05-08 | 삼성전자주식회사 | Phase changeable memory device and method of fabricating the same |
KR20060001052A (en) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | Phase-change memory device and method for manufacturing the same |
-
2004
- 2004-06-30 KR KR1020040050114A patent/KR101006515B1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003332530A (en) | 2002-05-10 | 2003-11-21 | Hewlett Packard Co <Hp> | Electronic memory structure of phase change material |
KR20040038421A (en) * | 2002-11-01 | 2004-05-08 | 삼성전자주식회사 | Phase changeable memory device and method of fabricating the same |
KR20060001052A (en) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | Phase-change memory device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
KR20060001087A (en) | 2006-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100668824B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR100668825B1 (en) | Phase-change memory device and method for manufacturing the same | |
JP4953697B2 (en) | Phase change memory element and manufacturing method thereof | |
KR20060001055A (en) | Phase-change memory device and method for manufacturing the same | |
KR100967675B1 (en) | Phase change RAM device and method of manufacturing the same | |
KR100567067B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR20080050098A (en) | Method of manufacturing phase change ram device | |
KR100980295B1 (en) | Method of manufacturing phase change RAM device | |
KR100650719B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR100762894B1 (en) | Phase change ram device and method of manufacturing the same | |
KR100997785B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR101006515B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR20060002133A (en) | Method for manufacturing phase-change random access memory device | |
KR100728985B1 (en) | Phase change ram device and method of manufacturing the same | |
KR100680976B1 (en) | Phase change ram device and method of manufacturing the same | |
KR100728984B1 (en) | Phase change ram device and method of manufacturing the same | |
KR101052863B1 (en) | Phase change memory device and manufacturing method thereof | |
KR101006516B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR20060075423A (en) | Phase-change memory device | |
KR100650720B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR20060001090A (en) | Phase-change memory device and method for manufacturing the same | |
KR100650722B1 (en) | Phase-change memory device and method for manufacturing the same | |
KR20060001088A (en) | Phase-change memory device and method for manufacturing the same | |
KR20060001054A (en) | Phase change ram device and method of manufacturing the same | |
KR20060070066A (en) | Phase-change memory device and method manufacturing for the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |