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KR100992746B1 - Method for Manufacturing of Semiconductor Device - Google Patents

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KR100992746B1
KR100992746B1 KR1020030087527A KR20030087527A KR100992746B1 KR 100992746 B1 KR100992746 B1 KR 100992746B1 KR 1020030087527 A KR1020030087527 A KR 1020030087527A KR 20030087527 A KR20030087527 A KR 20030087527A KR 100992746 B1 KR100992746 B1 KR 100992746B1
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KR
South Korea
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gate
control gate
polysilicon film
film
mask
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KR1020030087527A
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Inventor
백운석
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매그나칩 반도체 유한회사
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 부유게이트 및 게이트절연막이 형성된 반도체기판 상부에 제어게이트용 폴리실리콘막을 형성하는 단계와, 상기 제어게이트용 폴리실리콘막에 아르곤 스퍼터링(Ar sputtering) 공정을 수행하여 전면식각함으로써 제어게이트용 폴리실리콘막이 수직방향으로 65 내지 85도의 각도로 경사지도록 형성하는 단계와, 상기 결과물의 전체표면 상부에 감광막을 형성하는 단계와, 상기 감광막을 선택적으로 노광 및 현상하여 제어게이트용 폴리실리콘막 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 제어게이트용 폴리실리콘막을 식각하여 제어게이트를 형성하는 단계를 포함하는 반도체소자 제조방법을 개시한다.The present invention relates to a method for manufacturing a semiconductor device, comprising: forming a polysilicon film for a control gate on an upper surface of a semiconductor substrate on which a floating gate and a gate insulating film are formed, and performing an ar sputtering process on the polysilicon film for the control gate And etching the polysilicon film for the control gate so as to be inclined at an angle of 65 to 85 degrees in the vertical direction, forming a photoresist film on the entire surface of the resultant, and selectively exposing and developing the photoresist film for control. A method of manufacturing a semiconductor device includes forming a photoresist pattern on an upper portion of a gate polysilicon layer, and forming a control gate by etching the polysilicon layer for a control gate using the photoresist pattern as an etch mask.

Description

반도체소자 제조방법{Method for Manufacturing of Semiconductor Device}Method for Manufacturing of Semiconductor Device

도 1a 내지 도 1d는 종래기술에 따른 플래쉬 메모리 소자의 제어게이트 형성방법을 도시하는 단면도.1A to 1D are cross-sectional views showing a control gate forming method of a flash memory device according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제어게이트 형성방법을 도시하는 단면도.2A to 2E are cross-sectional views illustrating a method of forming a control gate of a flash memory device according to an exemplary embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art

10, 110 : 반도체기판 12, 112 : 부유게이트10, 110: semiconductor substrate 12, 112: floating gate

14, 114 : 제 1 게이트절연막 16, 116 : 제 2 게이트절연막14, 114: first gate insulating film 16, 116: second gate insulating film

18, 118 : 제 3 게이트절연막 20, 120 : 제 4 게이트절연막18, 118: third gate insulating film 20, 120: fourth gate insulating film

22, 122 : 게이트용 폴리실리콘막 24, 124 : 메모리영역 마스크22, 122: polysilicon film for gate 24, 124: memory area mask

26, 126 : 로직게이트용 마스크 28, 128 : 로직게이트26, 126: mask for logic gate 28, 128: logic gate

30, 130 : 로직영역 마스크 32, 132 : 제어게이트용 마스크30, 130: Logic area mask 32, 132: Control gate mask

34 : 폴리머 스페이서 36, 136 : 제어게이트34: polymer spacer 36, 136: control gate

본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메 모리(flash memory) 소자의 제어게이트(control gate)를 형성할 때에 제어게이트용 폴리실리콘막에 아르곤 스퍼터링(Ar sputtering)을 수행함으로써, 제어게이트에 발생한 첨단(尖端)을 제거하여 소자의 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, by argon sputtering on a polysilicon film for control gate when forming a control gate of a flash memory device. The present invention relates to a method of manufacturing a semiconductor device capable of improving the characteristics of the device by removing the tip generated in the control gate.

반도체 메모리 소자의 종류에는 여러 가지가 있다. 그 중 RAM(random access memory) 종류의 기억장치는 전원 공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory) 종류의 기억장치는 외부로부터 전원 공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서, 이러한 ROM 종류의 기억장치는 불 휘발성 기억장치라 불린다. 이러한 불 휘발성 기억장치 중 전기적으로 정보를 소거시키거나 프로그래밍 할 수 있는 플래쉬 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용된다.There are various kinds of semiconductor memory devices. Among them, the RAM (random access memory) type memory device has the characteristic that the stored information is destroyed when the power supply is interrupted, whereas the ROM (read only memory) type memory device is stored information even when the power supply is interrupted from the outside. It has the property to remain as it is. Therefore, this ROM type memory device is called a nonvolatile memory device. Among such nonvolatile memories, flash memory devices capable of electrically erasing or programming information are widely used in computers and memory cards.

플래쉬 메모리 소자는 일반적으로 소오스 및 드레인 영역과 부유게이트 (floating gate), 제어게이트(control gate)로 구성되고, 부유게이트는 정보를 저장하는 기능을 하며 제어게이트는 부유게이트를 조절하는 역할을 한다.The flash memory device generally includes a source and drain region, a floating gate, and a control gate, and the floating gate functions to store information and the control gate controls the floating gate.

도 1a 내지 도 1d는 종래기술에 따른 플래쉬 메모리 소자의 제어게이트 형성방법을 도시하는 단면도이다.1A to 1D are cross-sectional views illustrating a control gate forming method of a flash memory device according to the prior art.

도 1a를 참조하면, 플래쉬 메모리 영역(M)의 반도체기판(10) 상부에 폴리실리콘막(미도시)을 증착한 다음, 상기 폴리실리콘막을 선택 식각하여 부유게이트 (12)를 형성한다.Referring to FIG. 1A, a polysilicon film (not shown) is deposited on the semiconductor substrate 10 in the flash memory region M, and then the polysilicon film is selectively etched to form the floating gate 12.

다음, 부유게이트(12)의 상부에 절연막을 형성하는데, 절연막의 유전율을 높 이기 위하여 산화막과 질화막의 적층구조로 질화막을 형성한다. 이를 위해, 먼저 부유게이트(12)의 전체표면을 열산화하여 제 1 게이트절연막(14)을 형성한 다음, 제 1 게이트절연막(14)의 상부에 질화막을 증착하여 제 2 게이트절연막(16)을 형성한다.Next, an insulating film is formed on the floating gate 12. In order to increase the dielectric constant of the insulating film, a nitride film is formed in a stacked structure of an oxide film and a nitride film. To this end, first, the entire surface of the floating gate 12 is thermally oxidized to form the first gate insulating film 14, and then a nitride film is deposited on the first gate insulating film 14 to form the second gate insulating film 16. Form.

또한, 제 2 게이트절연막(16)의 상부에 산화막을 증착하여 제 3 게이트절연막(18)을 형성한 다음, 상기 결과물의 전체표면 상부에 질화막을 증착한 후 전면식각하여 제 1 게이트절연막(14), 제 2 게이트절연막(16) 및 제 3 게이트절연막(18)의 측벽에 제 4 게이트절연막(20)을 형성한다. In addition, an oxide film is deposited on the second gate insulating film 16 to form a third gate insulating film 18, and then a nitride film is deposited on the entire surface of the resultant surface, and then etched to the entire surface to form the first gate insulating film 14. The fourth gate insulating film 20 is formed on sidewalls of the second gate insulating film 16 and the third gate insulating film 18.

다음, 상기 결과물의 전체표면, 다시 말해 플래쉬 메모리 영역(M) 뿐만 아니라, 로직 영역(L)의 상부에도 게이트용 폴리실리콘막(22)을 약 2500Å의 두께로 형성한다.Next, the gate polysilicon film 22 is formed to a thickness of about 2500 mW not only on the entire surface of the resultant product, that is, the flash memory area M, but also on the logic area L.

도 1b를 참조하면, 상기 결과물의 전체표면 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 부유게이트(12)가 형성되어 있는 플래쉬 메모리 영역(M)의 게이트용 폴리실리콘막(22) 상부에 메모리영역 마스크 (24)를 형성하고, 로직 영역(L)의 게이트용 폴리실리콘막(22) 상부에 로직게이트용 마스크(26)를 형성한다. Referring to FIG. 1B, a photoresist (not shown) is deposited on the entire surface of the resultant, and then the photoresist is selectively exposed and developed to form a gate of the flash memory region M in which the floating gate 12 is formed. The memory region mask 24 is formed on the polysilicon layer 22 for the logic gate, and the logic gate mask 26 is formed on the polysilicon layer 22 for the gate of the logic region L.

이때, 로직게이트용 마스크(26)는 후속 공정에서 로직 영역(L)에 로직게이트를 형성할 때에 식각마스크로 이용하기 위하여 형성하는 것이고, 메모리영역 마스크(24)는 로직게이트 형성시 플래쉬 메모리 영역(M)을 덮어 보호하기 위하여 형성하는 것이다. In this case, the logic gate mask 26 is formed to be used as an etching mask when the logic gate is formed in the logic region L in a subsequent process, and the memory region mask 24 forms a flash memory region ( M) is formed to cover and protect.                         

도 1c를 참조하면, 로직게이트용 마스크(26)를 식각마스크로 하여 하부의 게이트용 폴리실리콘막(22)을 식각하여 로직 영역(L)에 로직게이트(28)를 형성한 다음, 메모리영역 마스크(24) 및 잔존하는 로직게이트용 마스크(26)를 O2 플라즈마를 이용하여 제거하고, 공정시 발생한 잔류 폴리머는 황산(H2SO4)과 과산화수소(H2 O2)의 혼합용액을 사용하여 제거한다.Referring to FIG. 1C, the gate polysilicon layer 22 is etched using the logic gate mask 26 as an etch mask to form a logic gate 28 in the logic region L, and then a memory region mask. (24) and the remaining logic gate mask 26 are removed using an O 2 plasma, and the residual polymer generated during the process is a mixture of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). Remove

다음, 상기 결과물의 전체표면 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 플래쉬 메모리 영역(M)의 게이트용 폴리실리콘막(22) 상부에 제어게이트용 마스크(32)를 형성하고, 로직게이트(28)가 형성되어 있는 로직 영역(L)의 전체표면 상부에 로직영역 마스크(30)를 형성한다. Next, a photoresist (not shown) is deposited on the entire surface of the resultant, and then the photoresist is selectively exposed and developed to control the mask for the control gate on the gate polysilicon layer 22 of the flash memory region M. 32 is formed, and a logic region mask 30 is formed on the entire surface of the logic region L in which the logic gate 28 is formed.

이때, 제어게이트용 마스크(32)는 후속 공정에서 플래쉬 메모리 영역(M)에 제어게이트를 형성할 때에 식각마스크로 이용하기 위하여 형성하는 것이고, 로직영역 마스크(30)는 제어게이트 형성시 로직 영역(L)을 덮어 보호하기 위하여 형성하는 것이다. In this case, the control gate mask 32 is formed to be used as an etching mask when the control gate is formed in the flash memory region M in a subsequent process, and the logic region mask 30 is formed when the control gate is formed. L) is formed to cover and protect.

다음, 제어게이트용 마스크(32)를 식각마스크로 하여 하부의 게이트용 폴리실리콘막(22)을 건식식각하는데, 식각공정이 진행됨에 따라 폴리머가 발생되고, 이 폴리머가 완전히 배출되지 못하고, 제어게이트용 마스크(32)의 토폴로지(topology)로 인해 표면적이 작은 게이트용 폴리실리콘막(22)의 측벽 부분에 쉽게 흡착되어 폴리머 스페이서(34)를 형성한다.Next, dry etching the lower gate polysilicon layer 22 using the control gate mask 32 as an etch mask. As the etching process proceeds, a polymer is generated and the polymer is not completely discharged. Due to the topology of the mask 32, it is easily adsorbed to the sidewall portion of the gate polysilicon film 22 having a small surface area to form the polymer spacer 34.

도 1d를 참조하면, 상기 식각공정을 통해 형성된 제어게이트(36)를 나타낸 다. 이때, 상기에서 형성된 폴리머 스페이서(34)가 마스크 역할을 하여 폴리머 스페이서(34) 아랫부분의 게이트용 폴리실리콘막(22)이 다른 부분에 비해 식각속도가 현저히 떨어져, 완성된 제어게이트(36)의 모양에서 첨단(尖端, "P"로 표시됨)이 발생함을 알 수 있다.Referring to FIG. 1D, the control gate 36 formed through the etching process is illustrated. At this time, the polymer spacer 34 formed as a mask serves as a mask, and the etching rate of the polysilicon film 22 below the polymer spacer 34 is significantly lower than that of the other portions. It can be seen that the tip (尖端, denoted by "P") occurs in the shape.

다음, 로직영역 마스크(30) 및 잔존하는 제어게이트용 마스크(32)를 O2 플라즈마로 제거하고, 공정시 발생한 잔류 폴리머는 황산(H2SO4)과 과산화수소(H2 O2)의 혼합용액을 사용하여 제거하여 종래기술에 따른 플래쉬 메모리 소자의 제어게이트 (36)를 제조할 수 있는 것이다.Next, the logic region mask 30 and the remaining control gate mask 32 are removed by O 2 plasma, and the residual polymer generated during the process is a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). It can be removed using to manufacture the control gate 36 of the flash memory device according to the prior art.

그러나, 상기한 바와 같이 종래기술로서 제어게이트(36)를 형성하는 경우 제어게이트(36)에 첨단이 발생하였기 때문에 전하의 누설(leakage)이 증가되어 소자의 특성이 저하되는 문제점이 있다. 또한, 상기 첨단 부분이 부서짐으로 인해 파티클(particle)이 생길 뿐만 아니라, 패턴의 브리지(bridge) 현상이 발생하는 문제점이 있다.However, as described above, when the control gate 36 is formed in the related art, since the tip is generated in the control gate 36, leakage of charge is increased to deteriorate the characteristics of the device. In addition, since the tip portion is broken, not only particles are generated, but also a bridge phenomenon of a pattern occurs.

본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 제어게이트용 마스크의 토폴로지의 경사각을 줄여 폴리머 스페이서의 형성을 방지함으로써, 플래쉬 메모리 소자의 제어게이트에 발생하는 첨단이 발생하지 않도록 할 수 있는 반도체소자 제조방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems of the prior art, by reducing the inclination angle of the topology of the mask for the control gate to prevent the formation of the polymer spacer, the semiconductor that can prevent the tip generated in the control gate of the flash memory device It is an object to provide a device manufacturing method.

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 하기의 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the following steps.

(a) 부유게이트 및 게이트절연막이 형성된 반도체기판 상부에 제어게이트용 폴리실리콘막을 형성하는 단계;(a) forming a polysilicon film for a control gate on the semiconductor substrate on which the floating gate and the gate insulating film are formed;

(b) 상기 제어게이트용 폴리실리콘막에 아르곤 스퍼터링(Ar sputtering) 공정을 수행하여 전면식각함으로써 제어게이트용 폴리실리콘막이 수직방향으로 65 내지 85도의 각도로 경사지도록 형성하는 단계;(b) forming the control gate polysilicon film to be inclined at an angle of 65 to 85 degrees in a vertical direction by performing an etch on the polysilicon film for control gate by argon sputtering;

(c) 상기 결과물의 전체표면 상부에 감광막을 형성하는 단계;(c) forming a photoresist film on the entire surface of the resultant product;

(d) 상기 감광막을 선택적으로 노광 및 현상하여 제어게이트용 폴리실리콘막 상부에 감광막 패턴을 형성하는 단계; 및(d) selectively exposing and developing the photoresist film to form a photoresist pattern on the polysilicon film for the control gate; And

(e) 상기 감광막 패턴을 식각마스크로 제어게이트용 폴리실리콘막을 식각하여 제어게이트를 형성하는 단계.(e) forming a control gate by etching the polysilicon layer for the control gate using the photoresist pattern as an etching mask.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제어게이트 형성방법을 도시하는 단면도이다.2A to 2E are cross-sectional views illustrating a control gate forming method of a flash memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 플래쉬 메모리 영역(M)의 반도체기판(110) 상부에 폴리실리콘막(미도시)을 증착한 다음, 상기 폴리실리콘막을 선택 식각하여 부유게이트 (112)를 형성한다.Referring to FIG. 2A, a polysilicon layer (not shown) is deposited on the semiconductor substrate 110 in the flash memory region M, and then the polysilicon layer is selectively etched to form the floating gate 112.

다음, 부유게이트(112)의 상부에 절연막을 형성하는데, 절연막의 유전율을 높이기 위하여 산화막과 질화막의 적층구조로 질화막을 형성한다. 이를 위해, 먼 저 부유게이트(112)의 전체표면을 열산화하여 제 1 게이트절연막(114)을 형성한 다음, 제 1 게이트절연막(114)의 상부에 질화막을 증착하여 제 2 게이트절연막(116)을 형성한다. Next, an insulating film is formed on the floating gate 112. In order to increase the dielectric constant of the insulating film, a nitride film is formed in a stacked structure of an oxide film and a nitride film. To this end, first, the entire surface of the floating gate 112 is thermally oxidized to form the first gate insulating film 114, and then a nitride film is deposited on the first gate insulating film 114 to form the second gate insulating film 116. To form.

또한, 제 2 게이트절연막(116)의 상부에 산화막을 증착하여 제 3 게이트절연막(118)을 형성한 다음, 상기 결과물의 전체표면 상부에 질화막을 증착한 후 전면식각하여 제 1 게이트절연막(114), 제 2 게이트절연막(116) 및 제 3 게이트절연막 (118)의 측벽에 제 4 게이트절연막(120)을 형성한다. In addition, an oxide film is deposited on the second gate insulating film 116 to form a third gate insulating film 118, and then a nitride film is deposited on the entire surface of the resultant surface and then etched to the entire surface to form the first gate insulating film 114. The fourth gate insulating film 120 is formed on sidewalls of the second gate insulating film 116 and the third gate insulating film 118.

다음, 상기 결과물의 전체표면, 다시 말해 플래쉬 메모리 영역(M) 뿐만 아니라, 로직 영역(L)의 상부에도 게이트용 폴리실리콘막(122)을 3100 내지 3500Å의 두께로 형성한다. 상기 게이트용 폴리실리콘막(122)의 두께는 종래에 약 2500Å의 두께로 형성하였던 것과 비교하여 600 내지 1000Å의 두께만큼 크게 형성하였는데, 이는 후속의 아르곤 스퍼터링 공정시 식각되는 양을 고려한 것이다.Next, the gate polysilicon film 122 is formed to a thickness of 3100 to 3500 Å on the entire surface of the resultant product, that is, not only the flash memory area M but also the logic area L. The thickness of the gate polysilicon film 122 was formed to be as large as 600 to 1000 mm thick as compared with the conventional thickness of about 2500 mm 3, which takes into account the amount of etching during the subsequent argon sputtering process.

도 2b를 참조하면, 플래쉬 메모리 영역(M)의 게이트용 폴리실리콘막(122)의 타깃(target) 두께를 600 내지 1000Å으로 하여 게이트용 폴리실리콘막(122)에 아르곤 스퍼터링(Ar sputtering) 공정을 수행하여 전면식각함으로써, 게이트용 폴리실리콘막(122)이 수직방향으로 65 내지 85도의 각도로 경사지도록 한다.Referring to FIG. 2B, an argon sputtering process is performed on the gate polysilicon film 122 with a target thickness of the gate polysilicon film 122 in the flash memory region M being 600 to 1000 mW. By performing the entire surface etching, the gate polysilicon film 122 is inclined at an angle of 65 to 85 degrees in the vertical direction.

본 발명에서는 상기와 같이 게이트용 폴리실리콘막(122)의 토폴로지의 경사각을 줄이기 위하여 아르곤이 5 내지 15Torr의 압력으로 유지되도록 하면서, 게이트용 폴리실리콘막(122)의 윗부분은 1000 내지 2000W의 대역으로 하고, 게이트용 폴리실리콘막(122)의 아랫부분은 800 내지 1500W의 대역으로 하며, 아르곤의 플로 우 속도는 20 내지 100sccm으로 하는 조건하에서 아르곤 스퍼터링 공정을 수행한다.In the present invention, while argon is maintained at a pressure of 5 to 15 Torr in order to reduce the inclination angle of the topology of the gate polysilicon film 122 as described above, the upper portion of the gate polysilicon film 122 has a band of 1000 to 2000W. The lower portion of the gate polysilicon film 122 is in the range of 800 to 1500 W, and the argon sputtering process is performed under the condition that the argon flow rate is 20 to 100 sccm.

도 2c를 참조하면, 상기 결과물의 전체표면 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 부유게이트(112)가 형성되어 있는 플래쉬 메모리 영역(M)의 게이트용 폴리실리콘막(122) 상부에 메모리영역 마스크(124)를 형성하고, 로직 영역(L)의 게이트용 폴리실리콘막(122) 상부에 로직게이트용 마스크(126)를 형성한다. Referring to FIG. 2C, a photoresist (not shown) is deposited on the entire surface of the resultant, and then the photoresist is selectively exposed and developed to form a gate of the flash memory region M in which the floating gate 112 is formed. The memory region mask 124 is formed on the polysilicon layer 122, and the logic gate mask 126 is formed on the gate polysilicon layer 122 of the logic region L.

이때, 로직게이트용 마스크(126)는 후속 공정에서 로직 영역(L)에 로직게이트를 형성할 때에 식각마스크로 이용하기 위하여 형성하는 것이고, 메모리영역 마스크(124)는 로직게이트 형성시 플래쉬 메모리 영역(M)을 덮어 보호하기 위하여 형성하는 것이다.In this case, the logic gate mask 126 is formed to be used as an etching mask when the logic gate is formed in the logic region L in a subsequent process, and the memory region mask 124 may be a flash memory region ( M) is formed to cover and protect.

도 2d를 참조하면, 로직게이트용 마스크(126)를 식각마스크로 하여 하부의 게이트용 폴리실리콘막(122)을 식각가스인 HBr, Cl2, CF4 또는 HeO2로 건식 식각하여 로직 영역(L)에 로직게이트(128)를 형성한 다음, 메모리영역 마스크(124) 및 잔존하는 로직게이트용 마스크(126)는 O2 플라즈마를 이용하여 제거하고, 공정시 발생한 잔류 폴리머는 황산(H2SO4)과 과산화수소(H2O2)의 혼합용액을 사용하여 제거한다.Referring to FIG. 2D, using the logic gate mask 126 as an etch mask, the lower gate polysilicon layer 122 is dry-etched with an etching gas of HBr, Cl 2 , CF 4, or HeO 2 to form a logic region (L). Next, the logic gate 128 is formed, and then the memory region mask 124 and the remaining logic gate mask 126 are removed using O 2 plasma, and the residual polymer generated during the process is sulfuric acid (H 2 SO 4). ) And hydrogen peroxide (H 2 O 2 ).

다음, 상기 결과물의 전체표면 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 플래쉬 메모리 영역(M)의 게이트용 폴리실리콘막(122) 상부에 제어게이트용 마스크(132)를 형성하고, 로직게이트(128)가 형 성되어 있는 로직 영역(L)의 전체표면 상부에 로직영역 마스크(130)를 형성한다. Next, a photoresist film (not shown) is deposited on the entire surface of the resultant, and then the photoresist film is selectively exposed and developed to control the mask for the control gate on the polysilicon film 122 for the gate of the flash memory region M. 132 is formed, and a logic region mask 130 is formed on the entire surface of the logic region L in which the logic gate 128 is formed.

이때, 제어게이트용 마스크(132)는 후속 공정에서 플래쉬 메모리 영역(M)에 제어게이트를 형성할 때에 식각마스크로 이용하기 위하여 형성하는 것이고, 로직영역 마스크(130)는 제어게이트 형성시 로직 영역(L)을 덮어 보호하기 위하여 형성하는 것이다. In this case, the control gate mask 132 is formed to be used as an etching mask when the control gate is formed in the flash memory region M in a subsequent process, and the logic region mask 130 is formed when the control gate is formed. L) is formed to cover and protect.

다음, 제어게이트용 마스크(132)를 식각마스크로 하여 하부의 게이트용 폴리실리콘막(122)을 식각가스인 HBr, Cl2, CF4 또는 HeO2로 건식 식각하는데, 상기에서 게이트용 폴리실리콘막(122)이 수직방향으로 65 내지 85도의 각도로 경사지도록 형성하였기 때문에 식각 공정이 진행되어도 폴리머의 흡착이 어려워 종래와 같이 폴리머 스페이서가 형성되지 않는다.Next, using the control gate mask 132 as an etching mask, the lower gate polysilicon film 122 is dry-etched with an etching gas of HBr, Cl 2 , CF 4, or HeO 2 , where the gate polysilicon film is used. Since the 122 is formed to be inclined at an angle of 65 to 85 degrees in the vertical direction, adsorption of the polymer is difficult even when the etching process is performed, and thus a polymer spacer is not formed as in the prior art.

도 2e를 참조하면, 상기 식각공정을 통해 형성된 제어게이트(136)를 나타내는데, 종래와 달리 첨단(P)이 발생하지 않음을 알 수 있다. Referring to FIG. 2E, it shows the control gate 136 formed through the etching process, unlike the prior art, it can be seen that the tip P does not occur.

다음, 로직영역 마스크(130) 및 잔존하는 제어게이트용 마스크(132)를 O2 플라즈마를 이용하여 제거하고, 공정시 발생한 잔류 폴리머는 황산(H2SO4)과 과산화수소(H2O2)의 혼합용액을 사용하여 제거하여 본 발명에 따른 플래쉬 메모리 소자의 제어게이트(136)를 제조할 수 있는 것이다.Next, the logic region mask 130 and the remaining control gate mask 132 are removed using an O 2 plasma, and the residual polymer generated during the process is sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). The control gate 136 of the flash memory device according to the present invention may be manufactured by removing the mixed solution.

이상에서 설명한 바와 같이, 본 발명에서는 플래쉬 메모리 소자의 제어게이트를 형성할 때에 제어게이트용 폴리실리콘막에 아르곤 스퍼터링을 수행함으로써, 토폴로지의 경사각을 줄여 폴리머 스페이서의 형성을 방지할 수 있어 제어게이트에 첨단이 발생하지 않도록 할 수 있다. 그 결과, 전하의 누설이 감소되기 때문에 소자의 신뢰성을 향상시킬 수 있고, 후속 공정에서 첨단 부분이 부서짐으로 인해 발생되었던 파티클 및 패턴의 브리지 현상이 제거되기 때문에 소자의 수율을 향상시킬 수 있다.As described above, in the present invention, when forming the control gate of the flash memory device, argon sputtering is performed on the polysilicon film for the control gate, whereby the inclination angle of the topology can be reduced to prevent the formation of polymer spacers. You can prevent this from happening. As a result, the reliability of the device can be improved because the leakage of charge is reduced, and the yield of the device can be improved because the bridge phenomenon of particles and patterns generated due to the breakage of the tip portion in the subsequent process is eliminated.

Claims (5)

(a) 부유게이트 및 게이트절연막이 형성된 반도체기판 상부에 제어게이트용 폴리실리콘막을 형성하는 단계;(a) forming a polysilicon film for a control gate on the semiconductor substrate on which the floating gate and the gate insulating film are formed; (b) 상기 제어게이트용 폴리실리콘막에 아르곤 스퍼터링(Ar sputtering) 공정을 수행하여 전면식각함으로써 제어게이트용 폴리실리콘막이 수직방향으로 65 내지 85도의 각도로 경사지도록 형성하는 단계;(b) forming the control gate polysilicon film to be inclined at an angle of 65 to 85 degrees in a vertical direction by performing an etch on the polysilicon film for control gate by argon sputtering; (c) 상기 결과물의 전체표면 상부에 감광막을 형성하는 단계;(c) forming a photoresist film on the entire surface of the resultant product; (d) 상기 감광막을 선택적으로 노광 및 현상하여 제어게이트용 폴리실리콘막 상부에 감광막 패턴을 형성하는 단계; 및(d) selectively exposing and developing the photoresist film to form a photoresist pattern on the polysilicon film for the control gate; And (e) 상기 감광막 패턴을 식각마스크로 제어게이트용 폴리실리콘막을 식각하여 제어게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.(e) etching the polysilicon film for the control gate using the photoresist pattern as an etching mask to form a control gate. 제 1 항에 있어서,The method of claim 1, 상기 (a) 단계에서 제어게이트용 폴리실리콘막은 3100 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조방법.In (a), the control gate polysilicon film is a semiconductor device manufacturing method, characterized in that formed to a thickness of 3100 to 3500Å. 제 1 항에 있어서,The method of claim 1, 상기 (b) 단계의 아르곤 스퍼터링 공정은 아르곤이 5 내지 15Torr의 압력으 로 유지되도록 하면서, 제어게이트용 폴리실리콘막의 윗부분은 1000 내지 2000W의 대역으로 하고, 제어게이트용 폴리실리콘막의 아랫부분은 800 내지 1500W의 대역으로 하며, 아르곤의 플로우 속도는 20 내지 100sccm으로 하는 조건에 의해 경사지도록 하는 것을 특징으로 하는 반도체소자 제조방법.In the argon sputtering process of step (b), while argon is maintained at a pressure of 5 to 15 Torr, the upper part of the polysilicon film for the control gate is in the range of 1000 to 2000 W, and the lower part of the polysilicon film for the control gate is 800 to And a band of 1500 W, wherein the flow rate of argon is inclined under a condition of 20 to 100 sccm. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,The method according to any one of claims 1 and 2, 상기 (b) 단계는 제어게이트용 폴리실리콘막의 타깃(target) 두께를 600 내지 1000Å으로 하는 것을 특징으로 하는 반도체소자 제조방법.In the step (b), the target thickness of the control silicon polysilicon film is set to 600 to 1000 mW. 제 1 항에 있어서,The method of claim 1, 상기 (e) 단계는 HBr, Cl2, CF4 및 HeO2로 이루어진 군으로부터 선택되는 식각 가스를 이용하는 건식 식각공정인 것을 특징으로 하는 반도체소자 제조방법.The step (e) is a semiconductor device manufacturing method characterized in that the dry etching process using an etching gas selected from the group consisting of HBr, Cl 2 , CF 4 and HeO 2 .
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