[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100999877B1 - Shift Circuit - Google Patents

Shift Circuit Download PDF

Info

Publication number
KR100999877B1
KR100999877B1 KR1020080123551A KR20080123551A KR100999877B1 KR 100999877 B1 KR100999877 B1 KR 100999877B1 KR 1020080123551 A KR1020080123551 A KR 1020080123551A KR 20080123551 A KR20080123551 A KR 20080123551A KR 100999877 B1 KR100999877 B1 KR 100999877B1
Authority
KR
South Korea
Prior art keywords
node
signal
buffer
output
clock signal
Prior art date
Application number
KR1020080123551A
Other languages
Korean (ko)
Other versions
KR20100064900A (en
Inventor
강태진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080123551A priority Critical patent/KR100999877B1/en
Publication of KR20100064900A publication Critical patent/KR20100064900A/en
Application granted granted Critical
Publication of KR100999877B1 publication Critical patent/KR100999877B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명은 클럭신호에 응답하여 입력데이터를 제1 노드로 전달하는 제1 전달소자; 상기 제1 노드의 신호를 버퍼링하는 제1 버퍼; 상기 클럭신호에 응답하여 제1 버퍼의 출력신호를 제2 노드로 전달하는 제2 전달소자; 상기 제2 노드의 신호를 버퍼링하여 출력노드로 출력하는 제2 버퍼; 및 상기 클럭신호에 응답하여 상기 제1 노드 또는 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 시프트 회로를 제공한다.The present invention includes a first transfer device for transmitting input data to a first node in response to a clock signal; A first buffer buffering a signal of the first node; A second transfer element transferring an output signal of a first buffer to a second node in response to the clock signal; A second buffer configured to buffer the signal of the second node and output the buffered signal to an output node; And a latch unit configured to latch a signal of the first node or the second node in response to the clock signal.

시프트 회로, 피드백 인버터 Shift circuit, feedback inverter

Description

시프트 회로{Shift Circuit}Shift Circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 면적 및 전류 소모도 줄이고, 동작속도도 향상시킬 수 있는 시프트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a shift circuit capable of reducing area and current consumption and also improving operation speed.

일반적으로 시프트 회로는 클럭 신호(Clock Signal)에 동기하여 입력된 데이터(Data)를 시프트(Shift)시키는 동작을 수행하며, 반도체 메모리 장치에서 다양하게 사용되고 있다. 예를 들여, 시프트 회로는 병렬 데이터를 직렬 데이터로 변환하는 병렬/직렬 변환 회로 및 신호를 소정 시간 지연하는 지연 회로 등에 사용되고 있다.In general, a shift circuit performs an operation of shifting input data in synchronization with a clock signal and is used in various semiconductor memory devices. For example, a shift circuit is used for a parallel / serial conversion circuit for converting parallel data into serial data, a delay circuit for delaying a signal for a predetermined time, and the like.

또한, 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서도, 내부 동작 타이밍을 클럭 신호를 기준으로 하여 결정하기 때문에, 이러한 시프트 회로가 이용된다. In the synchronous semiconductor memory device which operates in synchronism with the clock signal, this shift circuit is used because the internal operation timing is determined based on the clock signal.

도 1은 종래기술에 따른 시프트 회로의 회로도이고, 도 2는 도 1에 도시된 시프트 회로에 사용되는 피드백 인버터의 회로도이다.1 is a circuit diagram of a shift circuit according to the prior art, and FIG. 2 is a circuit diagram of a feedback inverter used in the shift circuit shown in FIG.

도 1에 도시된 바와 같이, 종래기술에 따른 시프트 회로는 클럭신호(CLK)에 응답하여 입력데이터(D_IN)를 노드(nd10)에 전달하는 전달소자(T10)와, 노드(nd10)에 전달된 데이터를 래치하는 제1 래치(10)와, 클럭신호(CLK)에 응답하여 노드(nd11)의 데이터를 노드(nd12)에 전달하는 전달소자(T12) 및 노드(nd12)에 전달된 데이터를 래치하는 제2 래치(12)로 구성된다.As illustrated in FIG. 1, the shift circuit according to the related art transmits an input data D_IN to a node nd10 in response to a clock signal CLK, and is transferred to a node nd10. The first latch 10 for latching data and the transfer element T12 for transferring the data of the node nd11 to the node nd12 in response to the clock signal CLK and the data transferred to the node nd12 are latched. It is composed of a second latch 12.

제1 래치(10)는 노드(nd10)의 데이터를 반전시켜 노드(nd11)로 출력하는 인버터(IV12)와 노드(nd11)의 데이터를 반전시켜 노드(nd10)로 출력하는 인버터(IV14)로 구성된다. 제2 래치(12)는 노드(nd12)의 데이터를 반전시켜 노드(nd13)로 출력하는 인버터(IV16)와 노드(nd13)의 데이터를 반전시켜 노드(nd12)로 출력하는 인버터(IV18)로 구성된다.The first latch 10 includes an inverter IV12 for inverting data of the node nd10 and outputting the data to the node nd11 and an inverter IV14 for inverting data of the node nd11 and outputting the data to the node nd10. do. The second latch 12 includes an inverter IV16 that inverts the data of the node nd12 and outputs the data to the node nd13 and an inverter IV18 that inverts the data of the node nd13 and outputs the data to the node nd12. do.

이와 같이 구성된 시프트 회로는 클럭신호(CLK)가 로우레벨일 때 입력데이터(D_IN)를 노드(nd10)에 전달하고, 제1 래치(10)는 노드(nd10)의 데이터를 래치하여 저장한다. The shift circuit configured as described above transfers the input data D_IN to the node nd10 when the clock signal CLK is at the low level, and the first latch 10 latches and stores the data of the node nd10.

다음으로, 클럭신호(CLK)가 하이레벨로 천이하면 제1 래치(10)에 저장된 데이터는 노드(nd12)에 전달되고, 제2 래치(12)는 노드(nd12)의 데이터를 래치하여 저장한다. 제2 래치(12)에 저장된 데이터는 출력데이터(D_OUT)로 출력된다.Next, when the clock signal CLK transitions to a high level, the data stored in the first latch 10 is transferred to the node nd12, and the second latch 12 latches and stores the data of the node nd12. . The data stored in the second latch 12 is output as the output data D_OUT.

이와 같이 시프트 회로는 클럭신호(CLK)가 로우레벨일 때 입력된 입력데이터(D_IN)를 클럭신호(CLK)가 하이레벨일 때 출력데이터(D_OUT)로 출력한다. 즉, 입력데이터(D_IN)를 반클럭 시프트시켜 출력데이터(D_OUT)로 출력하며, 이와 같은 시프트 회로를 반클럭 시프트 회로(Half Clock Shift Circuit)라고 지칭한다.As described above, the shift circuit outputs the input data D_IN input when the clock signal CLK is at the low level to the output data D_OUT when the clock signal CLK is at the high level. That is, the input data D_IN is half-clock shifted and output as the output data D_OUT. Such a shift circuit is referred to as a half clock shift circuit.

제1 래치(10)에 포함된 인버터(IV14)와 제2 래치(12)에 포함된 인버터(IV18)(이하, '피드백 인버터'로 지칭함)는 도 2에 도시된 바와 같이, 전원전압(VCC)과 출력단(OUT) 사이에 직렬 연결된 PMOS 트랜지스터(P10, P12)와 출력단(OUT)과 접지단 사이에 직렬 연결된 NMOS 트랜지스터(N10, N12)로 구성된다. 이와 같이 피드백 인버터를 직렬 연결된 PMOS 트랜지스터(P10, P12)와 직렬 연결된 NMOS 트랜지스터(N10, N12)로 구성하는 이유는 제1 래치(10) 및 제2 래치(12)가 데이터를 충분히 래치하도록 피드백 인버터의 구동력(drivability)를 높여주기 위함이다.As shown in FIG. 2, the inverter IV14 included in the first latch 10 and the inverter IV18 included in the second latch 12 (hereinafter, referred to as a feedback inverter) may include a power supply voltage VCC. ) And the PMOS transistors P10 and P12 connected in series between the output terminal OUT and the NMOS transistors N10 and N12 connected in series between the output terminal OUT and the ground terminal. The reason for configuring the feedback inverter as the NMOS transistors N10 and N12 connected in series with the PMOS transistors P10 and P12 connected in series is that the first inverter 10 and the second latch 12 sufficiently latch data. This is to increase the driving power of (drivability).

본 발명은 면적과 소모 전류를 감소시키고, 동작 속도를 증가시킬 수 있는 시프트 회로를 개시한다.The present invention discloses a shift circuit that can reduce area and current consumption, and increase operating speed.

이를 위해 본 발명은 클럭신호에 응답하여 입력데이터를 제1 노드로 전달하는 제1 전달소자; 상기 제1 노드의 신호를 버퍼링하는 제1 버퍼; 상기 클럭신호에 응답하여 제1 버퍼의 출력신호를 제2 노드로 전달하는 제2 전달소자; 상기 제2 노드의 신호를 버퍼링하여 출력노드로 출력하는 제2 버퍼; 및 상기 클럭신호에 응답하여 상기 제1 노드 또는 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 시프트 회로를 제공한다.To this end, the present invention includes a first transfer element for transmitting the input data to the first node in response to the clock signal; A first buffer buffering a signal of the first node; A second transfer element transferring an output signal of a first buffer to a second node in response to the clock signal; A second buffer configured to buffer the signal of the second node and output the buffered signal to an output node; And a latch unit configured to latch a signal of the first node or the second node in response to the clock signal.

본 발명에서, 상기 래치부는 상기 제1 전달소자가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제2 노드로 전달하고, 상기 제2 전달소자가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제1 노드로 전달하는 것이 바람직하다.In the present invention, the latch unit buffers a signal of the output node to the second node when the first transfer element is operated, and buffers a signal of the output node when the second transfer element is operated. It is preferable to forward to the first node.

본 발명에서, 상기 래치부는 상기 제1 노드와 출력노드 사이에 연결되어, 상기 클럭신호에 응답하여 턴온되는 제1 스위치소자; 상기 출력노드의 신호를 버퍼링하여 제3 노드로 출력하는 제3 버퍼; 및 상기 제3 노드와 상기 제2 노드 사이에 연결되어, 상기 클럭신호에 응답하여 턴온되는 제2 스위치소자를 포함한다.In an embodiment, the latch unit includes: a first switch device connected between the first node and an output node and turned on in response to the clock signal; A third buffer which buffers the signal of the output node and outputs the buffer to the third node; And a second switch device connected between the third node and the second node and turned on in response to the clock signal.

본 발명에서, 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first switch element is a PMOS transistor, and the second switch element is an NMOS transistor.

또한, 본 발명은 클럭신호에 응답하여 입력데이터를 버퍼링하여 제1 노드로 출력하는 제1 버퍼부; 상기 제1 노드의 신호를 버퍼링하는 제1 버퍼; 상기 클럭신호에 응답하여 제1 버퍼의 출력신호를 버퍼링하여 제2 노드로 출력하는 제2 버퍼부; 상기 제2 노드의 신호를 버퍼링하여 출력노드로 출력하는 제2 버퍼; 및 상기 클럭신호에 응답하여 상기 제1 노드 또는 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 시프트 회로를 제공한다.In addition, the present invention includes a first buffer unit for buffering the input data in response to the clock signal to output to the first node; A first buffer buffering a signal of the first node; A second buffer unit buffering an output signal of a first buffer and outputting the buffered output signal to a second node in response to the clock signal; A second buffer configured to buffer the signal of the second node and output the buffered signal to an output node; And a latch unit configured to latch a signal of the first node or the second node in response to the clock signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 3은 본 발명의 일 실시예에 따른 시프트 회로의 회로도이다.3 is a circuit diagram of a shift circuit according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 실시예에 따른 시프트 회로는 클럭신호(CLK)에 응답하여 입력데이터(D_IN)를 노드(nd20)로 전달하는 제1 전달소자(T20)와, 노드(nd20)의 신호를 반전시키는 인버터(IV21)와, 클럭신호(CLK)에 응답하여 인버터(IV21)의 출력신호를 노드(nd21)로 전달하는 제2 전달소자(T21)와, 노드(nd21)의 신호를 반전시키는 인버터(IV22)와, 클럭신호(CLK)에 응답하여 노드(nd20) 또는 노드(nd21)의 데이터를 래치하는 래치부(20)로 구성된다.As shown in FIG. 3, the shift circuit according to the present exemplary embodiment includes a first transfer element T20 for transmitting the input data D_IN to the node nd20 and a node nd20 in response to the clock signal CLK. The inverter IV21 for inverting the signal of the signal, the second transfer element T21 for transmitting the output signal of the inverter IV21 to the node nd21 in response to the clock signal CLK, and the signal of the node nd21. An inverter IV22 to invert and a latch portion 20 for latching data of the node nd20 or the node nd21 in response to the clock signal CLK.

래치부(20)는 노드(nd20)와 노드(nd22) 사이에 연결되어, 반전클럭신호(CLKB)에 응답하여 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd22)의 신호를 반전시켜 노드(nd23)로 출력하는 인버터(IV23)와, 노드(nd23) 및 노드(nd21) 사이에 연결되어, 반전클럭신호(CLKB)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N20)로 구성된다.The latch unit 20 is connected between the node nd20 and the node nd22, and operates the PMOS transistor P20 and the signal of the node nd22 that operate as a switch element turned on in response to the inverted clock signal CLKB. NMOS transistor N20 that is inverted and outputs to node nd23 and is connected to node nd23 and node nd21 and operates as a switch element that is turned on in response to inverted clock signal CLKB. It consists of.

본 실시예에 다른 시프트회로의 구성적 특징은 직렬 연결된 MOS 트랜지스터로 구성된 피드백 인버터를 사용하지 않고, 노드(nd20) 또는 노드(nd21)의 데이터를 래치함으로써, 동작속도를 향상시킬 수 있고, 면적 및 전류 소모를 줄일 수 있다.The constructional feature of the shift circuit according to the present embodiment is that the operation speed can be improved by latching the data of the node nd20 or the node nd21 without using the feedback inverter composed of the MOS transistors connected in series, and the area and Current consumption can be reduced.

이와 같이 구성된 시프트 회로의 동작을 살펴보면 다음과 같다.The operation of the shift circuit configured as described above is as follows.

우선, 클럭신호(CLK)가 로우레벨일 때 제1 전달소자(T20)는 턴온되어 입력데이터(D_IN)는 노드(nd20)에 전달되고, 인버터(IV21)는 노드(nd20)의 데이터를 반전시킨다. 이때, 래치부(20)에 포함된 NMOS 트랜지스터(N20)는 턴온되고, PMOS 트랜지스터(P20)은 턴오프되어 노드(nd22)의 신호에 의해 노드(nd21)를 구동한다. First, when the clock signal CLK is at the low level, the first transfer element T20 is turned on so that the input data D_IN is transmitted to the node nd20, and the inverter IV21 inverts the data of the node nd20. . At this time, the NMOS transistor N20 included in the latch unit 20 is turned on, and the PMOS transistor P20 is turned off to drive the node nd21 by the signal of the node nd22.

다음으로, 클럭신호(CLK)가 하이레벨로 천이하면 제1 전달소자(T20)는 턴오프되고, 제2 전달소자(T21)는 턴온된다. 따라서, 인버터(IV21)의 출력신호가 인버터(IV22)에 의해 반전되어 출력데이터(D_OUT)로 출력된다. 이때, 래치부(20)에 포함된 PMOS 트랜지스터(P20)는 턴온되고, NMOS 트랜지스터(N20)는 턴오프되어 노드(nd22)의 신호에 의해 노드(nd20)를 구동한다. Next, when the clock signal CLK transitions to the high level, the first transfer element T20 is turned off and the second transfer element T21 is turned on. Therefore, the output signal of the inverter IV21 is inverted by the inverter IV22 and output as the output data D_OUT. At this time, the PMOS transistor P20 included in the latch unit 20 is turned on and the NMOS transistor N20 is turned off to drive the node nd20 by the signal of the node nd22.

이상을 정리하면, 본 실시예의 시프트 회로는 클럭신호(CLK)가 로우레벨일 때는 래치부(20)에 의해 노드(nd21)의 신호를 구동하고, 클럭신호(CLK)가 하이레벨일 때는 래치부(20)에 의해 노드(nd20)의 신호를 구동한다. 이와 같이, 피드백 인버터를 사용하지 않고, 래치부(20)에 의해 두개의 노드를 선택적으로 래치시킴으로 써, 적은 면적과 적은 전류를 소모하면서 동작속도가 빠른 시프트회로를 구현할 수 있다. In summary, the shift circuit of this embodiment drives the signal of the node nd21 by the latch unit 20 when the clock signal CLK is at the low level, and the latch unit when the clock signal CLK is at the high level. The signal of the node nd20 is driven by (20). As such, by using the latch unit 20 to selectively latch two nodes without using a feedback inverter, a shift circuit having a high operating speed while consuming a small area and a small current can be implemented.

도 4는 본 발명의 다른 실시예에 따른 시프트 회로의 회로도이다. 4 is a circuit diagram of a shift circuit according to another embodiment of the present invention.

도 4에 도시된 바와 같이, 본 실시예에 따른 시프트 회로는 클럭신호(CLK)에 응답하여 입력데이터(D_IN)를 버퍼링하는 제1 버퍼부(30)와, 노드(nd30)의 신호를 반전시키는 인버터(IV30)와, 클럭신호(CLK)에 응답하여 인버터(IV30)의 출력신호를 버퍼링하는 제2 버퍼부(32)와, 노드(nd31)의 신호를 반전시키는 인버터(IV31)와, 클럭신호(CLK)에 응답하여 노드(nd30) 또는 노드(nd31)의 데이터를 래치하는 래치부(33)로 구성된다.As shown in FIG. 4, the shift circuit according to the present embodiment inverts the signal of the node nd30 and the first buffer unit 30 that buffers the input data D_IN in response to the clock signal CLK. An inverter IV30, a second buffer unit 32 for buffering the output signal of the inverter IV30 in response to the clock signal CLK, an inverter IV31 for inverting the signal of the node nd31, and a clock signal. The latch unit 33 latches the data of the node nd30 or the node nd31 in response to CLK.

래치부(33)는 노드(nd30)와 노드(nd32) 사이에 연결되어, 반전클럭신호(CLKB)에 응답하여 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P32)와, 노드(nd32)의 신호를 반전시켜 노드(nd33)로 출력하는 인버터(IV32)와, 노드(nd33) 및 노드(nd31) 사이에 연결되어, 반전클럭신호(CLKB)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N34)로 구성된다.The latch unit 33 is connected between the node nd30 and the node nd32, and operates the PMOS transistor P32 and the node nd32 which operate as a switch element turned on in response to the inverted clock signal CLKB. Inverter IV32 inverted and outputted to node nd33, and NMOS transistor N34 connected between node nd33 and node nd31 and operating as a switch element turned on in response to inverted clock signal CLKB. It consists of.

이와 같이 구성된 시프트 회로의 동작을 살펴보면 다음과 같다.The operation of the shift circuit configured as described above is as follows.

우선, 클럭신호(CLK)가 로우레벨일 때 제1 버퍼부(30)는 입력데이터(D_IN)를 버퍼링하여 노드(nd30)에 전달되고, 인버터(IV30)는 노드(nd30)의 데이터를 반전시킨다. 이때, 래치부(33)에 포함된 NMOS 트랜지스터(N34)는 턴온되고, PMOS 트랜지스터(P32)은 턴오프되어 노드(nd32)의 신호에 의해 노드(nd31)를 구동한다. First, when the clock signal CLK is at the low level, the first buffer unit 30 buffers the input data D_IN and transfers the data to the node nd30, and the inverter IV30 inverts the data of the node nd30. . At this time, the NMOS transistor N34 included in the latch unit 33 is turned on, and the PMOS transistor P32 is turned off to drive the node nd31 by the signal of the node nd32.

다음으로, 클럭신호(CLK)가 하이레벨로 천이하면 제2 버퍼부(32)는 인버터(IV30)의 출력신호를 버퍼링한다. 따라서, 제2 버퍼부(32)의 출력신호가 인버터(IV31)에 의해 반전되어 출력데이터(D_OUT)로 출력된다. 이때, 래치부(33)에 포함된 PMOS 트랜지스터(P32)는 턴온되고, NMOS 트랜지스터(N34)는 턴오프되어 노드(nd32)의 신호에 의해 노드(nd30)를 구동한다. Next, when the clock signal CLK transitions to the high level, the second buffer unit 32 buffers the output signal of the inverter IV30. Therefore, the output signal of the second buffer unit 32 is inverted by the inverter IV31 and output as the output data D_OUT. At this time, the PMOS transistor P32 included in the latch unit 33 is turned on, and the NMOS transistor N34 is turned off to drive the node nd30 by the signal of the node nd32.

이상을 정리하면, 본 실시예의 시프트 회로는 클럭신호(CLK)가 로우레벨일 때는 래치부(33)에 의해 노드(nd31)의 신호를 구동하고, 클럭신호(CLK)가 하이레벨일 때는 래치부(33)에 의해 노드(nd30)의 신호를 구동한다. 이와 같이, 피드백 인버터를 사용하지 않고, 래치부(33)에 의해 두개의 노드를 선택적으로 래치시킴으로써, 적은 면적과 적은 전류를 소모하면서 동작속도가 빠른 시프트회로를 구현할 수 있다. In summary, the shift circuit of this embodiment drives the signal of the node nd31 by the latch section 33 when the clock signal CLK is at the low level, and latches when the clock signal CLK is at the high level. The signal of the node nd30 is driven by (33). As such, by selectively latching two nodes by the latch unit 33 without using a feedback inverter, it is possible to implement a shift circuit having a high operating speed while consuming a small area and a small current.

도 1은 종래기술에 따른 시프트 회로의 회로도이다. 1 is a circuit diagram of a shift circuit according to the prior art.

도 2는 도 1에 도시된 시프트 회로에 사용되는 피드백 인버터의 회로도이다.FIG. 2 is a circuit diagram of a feedback inverter used in the shift circuit shown in FIG.

도 3은 본 발명의 일 실시예에 따른 시프트 회로의 회로도이다. 3 is a circuit diagram of a shift circuit according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 시프트 회로의 회로도이다. 4 is a circuit diagram of a shift circuit according to another embodiment of the present invention.

Claims (8)

클럭신호에 응답하여 입력데이터를 제1 노드로 전달하는 제1 전달소자;A first transfer element transferring the input data to the first node in response to the clock signal; 상기 제1 노드의 신호를 버퍼링하는 제1 버퍼;A first buffer buffering a signal of the first node; 상기 클럭신호에 응답하여 제1 버퍼의 출력신호를 제2 노드로 전달하는 제2 전달소자;A second transfer element transferring an output signal of a first buffer to a second node in response to the clock signal; 상기 제2 노드의 신호를 버퍼링하여 출력노드로 출력하는 제2 버퍼; 및A second buffer configured to buffer the signal of the second node and output the buffered signal to an output node; And 상기 클럭신호에 응답하여 상기 제1 노드 또는 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 시프트 회로.And a latch unit configured to latch a signal of the first node or the second node in response to the clock signal. 제 1 항에 있어서, 상기 래치부는 상기 제1 전달소자가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제2 노드로 전달하고, 상기 제2 전달소자가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제1 노드로 전달하는 시프트 회로.The method of claim 1, wherein the latch unit buffers a signal of the output node to the second node when the first transfer device operates, and buffers a signal of the output node when the second transfer device operates. Shift circuitry to deliver to the first node. 제 1 항에 있어서, 상기 래치부는The method of claim 1, wherein the latch unit 상기 제1 노드와 출력노드 사이에 연결되어, 상기 클럭신호의 반전신호에 응답하여 턴온되는 제1 스위치소자;A first switch device connected between the first node and an output node and turned on in response to an inverted signal of the clock signal; 상기 출력노드의 신호를 버퍼링하여 제3 노드로 출력하는 제3 버퍼; 및A third buffer which buffers the signal of the output node and outputs the buffer to the third node; And 상기 제3 노드와 상기 제2 노드 사이에 연결되어, 상기 클럭신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 시프트 회로.And a second switch element connected between the third node and the second node and turned on in response to the clock signal. 제 3 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 시프트 회로.4. The shift circuit of claim 3, wherein the first switch element is a PMOS transistor and the second switch element is an NMOS transistor. 클럭신호에 응답하여 입력데이터를 버퍼링하여 제1 노드로 출력하는 제1 버퍼부;A first buffer unit for buffering input data and outputting the first data to the first node in response to a clock signal; 상기 제1 노드의 신호를 버퍼링하는 제1 버퍼;A first buffer buffering a signal of the first node; 상기 클럭신호에 응답하여 제1 버퍼의 출력신호를 버퍼링하여 제2 노드로 출력하는 제2 버퍼부;A second buffer unit buffering an output signal of a first buffer and outputting the buffered output signal to a second node in response to the clock signal; 상기 제2 노드의 신호를 버퍼링하여 출력노드로 출력하는 제2 버퍼; 및A second buffer configured to buffer the signal of the second node and output the buffered signal to an output node; And 상기 클럭신호에 응답하여 상기 제1 노드 또는 상기 제2 노드의 신호를 래치하는 래치부를 포함하는 시프트 회로.And a latch unit configured to latch a signal of the first node or the second node in response to the clock signal. 제 5 항에 있어서, 상기 래치부는 상기 제1 버퍼부가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제2 노드로 전달하고, 상기 제2 버퍼부가 동작하는 경우 상기 출력노드의 신호를 버퍼링하여 상기 제1 노드로 전달하는 시프트 회로.The method of claim 5, wherein the latch unit buffers a signal of the output node to the second node when the first buffer unit operates, and buffers a signal of the output node when the second buffer unit operates. A shift circuit for transferring to the first node. 제 5 항에 있어서, 상기 래치부는The method of claim 5, wherein the latch unit 상기 제1 노드와 출력노드 사이에 연결되어, 상기 클럭신호에 응답하여 턴온되는 제1 스위치소자;A first switch device connected between the first node and an output node and turned on in response to the clock signal; 상기 출력노드의 신호를 버퍼링하여 제3 노드로 출력하는 제3 버퍼; 및A third buffer which buffers the signal of the output node and outputs the buffer to the third node; And 상기 제3 노드와 상기 제2 노드 사이에 연결되어, 상기 클럭신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 시프트 회로.And a second switch element connected between the third node and the second node and turned on in response to the clock signal. 제 7 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 시프트 회로.8. The shift circuit according to claim 7, wherein the first switch element is a PMOS transistor and the second switch element is an NMOS transistor.
KR1020080123551A 2008-12-05 2008-12-05 Shift Circuit KR100999877B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080123551A KR100999877B1 (en) 2008-12-05 2008-12-05 Shift Circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080123551A KR100999877B1 (en) 2008-12-05 2008-12-05 Shift Circuit

Publications (2)

Publication Number Publication Date
KR20100064900A KR20100064900A (en) 2010-06-15
KR100999877B1 true KR100999877B1 (en) 2010-12-09

Family

ID=42364434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080123551A KR100999877B1 (en) 2008-12-05 2008-12-05 Shift Circuit

Country Status (1)

Country Link
KR (1) KR100999877B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587689B1 (en) * 2004-08-09 2006-06-08 삼성전자주식회사 Level shift circuit for use in semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587689B1 (en) * 2004-08-09 2006-06-08 삼성전자주식회사 Level shift circuit for use in semiconductor device

Also Published As

Publication number Publication date
KR20100064900A (en) 2010-06-15

Similar Documents

Publication Publication Date Title
KR100950476B1 (en) Shift Circuit
KR101020298B1 (en) Level shifter and semiconductor memory device
KR101132800B1 (en) Data input circuit
KR101020280B1 (en) Level Shifter
KR20030077205A (en) Data input method and buffer for improving tDQSS window
US8027222B2 (en) Burst mode control circuit
KR0177586B1 (en) Oscillator Output Generator
KR100999877B1 (en) Shift Circuit
KR101096261B1 (en) Internal command generati0n circuit
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR100999875B1 (en) Burst length control circuit and semiconductor memory device using the same
US9424894B2 (en) Signal transfer circuit and operating method thereof
KR101008988B1 (en) Burst termination circuit and semiconductor memory device using the same
KR100968150B1 (en) Clock Control Circuit and Semiconductor Memory Device using the same
KR100535102B1 (en) Structure and method for transferring column address
KR20110047652A (en) Data output circuit
KR100609484B1 (en) Flip-flop for low power consumption
US7116152B2 (en) Digital circuit tolerant of race condition problem
US6529432B2 (en) Semiconductor memory device and data read method thereof
US20110006823A1 (en) Signal delay circuit, clock transfer control circuit and semiconductor device having the same
KR101215647B1 (en) Semiconductor memory device
KR100399922B1 (en) CAM cell selection circuit
KR100885487B1 (en) Input device of semiconductor memory device
KR100668747B1 (en) Data Input/Output Device
KR101204669B1 (en) Data transmission circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee