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KR100997199B1 - 전자소자 내장형 인쇄회로기판 제조방법 - Google Patents

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KR100997199B1
KR100997199B1 KR1020080070662A KR20080070662A KR100997199B1 KR 100997199 B1 KR100997199 B1 KR 100997199B1 KR 1020080070662 A KR1020080070662 A KR 1020080070662A KR 20080070662 A KR20080070662 A KR 20080070662A KR 100997199 B1 KR100997199 B1 KR 100997199B1
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South Korea
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carrier
electronic device
circuit pattern
insulator
printed circuit
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김병찬
신영환
이종진
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삼성전기주식회사
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Publication date
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Abstract

전자소자 내장형 인쇄회로기판 및 그 제조방법이 개시된다. 일면에 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계; 일면에 제2 회로패턴이 형성된 제2 캐리어를 제공하는 단계; 제1 회로패턴에 전자소자를 플립칩본딩 하는 단계; 전자소자를 커버하도록, 제1 캐리어의 일면에 절연체의 일면을 적층하는 단계; 절연체의 타면에 제2 회로패턴이 형성된 제2 캐리어를 압착하는 단계; 및 제1 캐리어 및 제2 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법은, 플립칩본딩 방식을 이용하여 전자소자를 내장시킴으로써, 전자소자의 정합도를 향상시킬 수 있으며, 제조공정의 단순화를 통해 수율을 향상시킬 수 있다.
전자소자, 인쇄회로기판, 플립칩본딩, 스터드

Description

전자소자 내장형 인쇄회로기판 제조방법{Manufacturing method of printed circuit board having electro component}
본 발명은 전자소자 내장형 인쇄회로기판 제조방법에 관한 것이다.
전자소자들이 소형화, 고밀도화 되면서, 이러한 전자소자를 패키지에 접속하는 기술에서도 보다 미세한 패턴에 대해 대응할 수 있도록 기술이 진화, 발전하고 있다. 특히, 와이어본딩과 같은 전통적인 연결방법의 경우, 약 40~50um 피치의 본딩패드에 대해서도 적용시키기 위해 기술개발이 추진되고 있는 상황이다.
이러한 전자소자가 내장되는 기판에서의 피치 미세화에 있어서, 레이저 가공을 이용하여 비아를 형성하는 방법의 경우, 그 핵심 요구사항은 층간 정합도(Registration) 확보 및 내부연결(interconnection)용 비아(via) 사이즈의 최소화를 위한 절연거리, 즉 절연층 두께의 최소화 등을 들 수 있다. 이에 대해 현재까지 알려진 기술로는 대략 100um 정도의 피치를 대응하는 것이 그 한계이다.
도 1은 종래기술에 따른 전자소자 내장형 인쇄회로기판을 나타내는 단면도이 다. 도 1을 참조하면, 코어(1), 전자소자(2), 전극(3), 비아(4, 5), 절연체(6a, 6b), 회로패턴(7)이 도시되어 있다.
종래기술에 따른 전자소자 내장형 인쇄회로기판은, 도 1에 도시된 바와 같이, 코어(1)에 전자소자(2)가 내장되고, 그 상부에 위치한 비아(4)를 통해 전자소자(2)가 회로패턴(7)과 층간 접속되는 구조를 갖는다. 이러한 종래기술에 따른 전자소자 내장형 인쇄회로기판을 제조하는 방법에 대해 도 2 내지 도 7을 참조하여 간략히 설명하면 다음과 같다.
도 2 내지 도 7은 종래기술에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도이다. 도 2 내지 도 7을 참조하면, 코어(1), 캐비티(1a), 전자소자(2), 전극(3), 비아(4, 5), 절연체(6a, 6b), 회로패턴(7), 솔더볼(8), 접착테이프(9)가 도시되어 있다.
종래기술에 따르면, 우선, 도 2에 도시된 바와 같이, 비아(5)가 형성된 코어(1)를 가공하여 전자소자(2)가 내장될 캐비티(1a)를 형성한 후, 코어(1)의 하면에 전자소자(2)의 고정을 위한 접착테이프(9)를 부착한다.
그리고 나서, 도 3에 도시된 바와 같이, 전자소자(2)를 안착시킨 후, 도 4에 도시된 바와 같이 코어(1)의 상면에 절연체(6a)를 적층한다.
이 후, 도 5에 도시된 바와 같이, 접착테이프(9)를 제거한 다음, 도 6에 도시된 바와 같이 코어(1)의 하면에도 절연체(6b)를 적층한다.
그리고 나서, 도 7에 도시된 바와 같이, 비아(4)를 형성하고 각종 회로패턴(7)들을 형성한다.
이러한 종래기술에 따르면, 전자소자(2)의 층간 접속을 위한 비아(4) 형성 시 정합이 불량해지는 문제가 발생할 수 있으며, 전자소자(2)의 전극(3)이 레이저 드릴 등에 의해 손상될 염려도 있다.
뿐만 아니라, 접착테이프(9)가 완전히 제거되지 않아 제품의 신뢰성 및 수율이 저하되는 문제가 발생할 수도 있다.
본 발명은 높은 정합도를 확보하고, 제조공정을 단순화 하여 향상된 수율을 갖는 전자소자 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연체; 절연체의 일측에 매립되는 제1 회로패턴; 절연체에 내장되며, 제1 회로패턴과 플립칩본딩 되는 전자소자; 및 절연체의 타측에 매립되는 제2 회로패턴을 포함하는 전자소자 내장형 인쇄회로기판을 제공할 수 있다.
이 때, 전자소자는 솔더범프 또는 금 스터드범프를 통하여 제1 회로패턴과 플립칩본딩 될 수 있다.
본 발명의 다른 측면에 따르면, 일면에 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계; 일면에 제2 회로패턴이 형성된 제2 캐리어를 제공하는 단계; 제1 회로패턴에 전자소자를 플립칩본딩 하는 단계; 전자소자를 커버하도록, 제1 캐리어 의 일면에 절연체의 일면을 적층하는 단계; 절연체의 타면에 제2 회로패턴이 형성된 제2 캐리어를 압착하는 단계; 및 제1 캐리어 및 제2 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법을 제공할 수 있다.
이 때, 전자소자는 솔더범프 또는 금 스터드범프를 통하여 제1 회로패턴과 플립칩본딩 될 수 있다.
또한, 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계와, 제2 회로패턴이 형성된 제2 캐리어를 제공하는 단계는, 접착층을 개재하여 적층된 제1 캐리어와 제2 캐리어를 제공하는 단계; 전해도금을 통하여, 제1 캐리어에 제1 회로패턴을, 제2 캐리어에 제2 회로패턴을 각각 형성하는 단계; 및 제1 캐리어와 제2 캐리어를 분리하는 단계를 통하여 동시에 수행될 수도 있다.
한편, 제1 캐리어의 일면에는, 제1 캐리어와 상이한 재질로 이루어지는 제1 시드층이 형성되며, 제1 캐리어를 제거하는 단계는, 제1 시드층을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 절연체; 절연체의 일측에 매립되는 제1 회로패턴; 절연체에 내장되며, 제1 회로패턴과 플립칩본딩 되는 제1 전자소자; 절연체의 타측에 매립되는 제2 회로패턴; 및 절연체에 내장되며, 제2 회로패턴과 접속되는 제2 전자소자를 포함하는 전자소자 내장형 인쇄회로기판을 제공할 수 있다.
이 때, 제1 전자소자는 솔더범프 또는 금 스터드범프를 통하여 제1 회로패턴과 플립칩본딩 될 수 있으며, 제2 전자소자도 제2 회로패턴과 플립칩본딩 될 수 있다.
또한, 제1 전자소자와 제2 전자소자 사이에는 절연체와 상이한 재질로 이루어지는 접착부가 형성될 수도 있다.
본 발명의 또 다른 측면에 따르면, 일면에 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계; 제1 회로패턴에 제1 전자소자를 플립칩본딩 하는 단계; 제1 전자소자를 커버하도록, 제1 캐리어의 일면에 제1 절연체를 적층하는 단계; 일면에 제2 회로패턴이 형성된 제2 캐리어를 제공하는 단계; 제2 회로패턴에 제2 전자소자를 플립칩본딩 하는 단계; 제2 전자소자를 커버하도록, 제2 캐리어의 일면에 제2 절연체를 적층하는 단계; 제1 전자소자와 제2 전자소자가 대향하도록, 제1 절연체와 제2 절연체를 압착하는 단계; 및 제1 캐리어 및 제2 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법이 제공될 수 있다.
이 때, 제1 전자소자는 솔더범프 또는 금 스터드범프를 통하여 제1 회로패턴과 플립칩본딩 될 수 있다.
또한, 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계와, 제2 회로패턴이 형성된 제2 캐리어를 제공하는 단계는, 접착층을 개재하여 적층된 제1 캐리어와 제2 캐리어를 제공하는 단계; 전해도금을 통하여, 제1 캐리어에 제1 회로패턴을, 제2 캐리어에 제2 회로패턴을 각각 형성하는 단계; 및 제1 캐리어와 제2 캐리어를 분리하는 단계를 통하여 동시에 수행될 수 있다.
한편, 제1 캐리어의 일면에는, 제1 캐리어와 상이한 재질로 이루어지는 제1 시드층이 형성되며, 제1 캐리어를 제거하는 단계는, 제1 시드층을 제거하는 단계를 포함할 수도 있다.
본 발명의 또 다른 측면에 따르면, 일면에 제1 회로패턴이 형성된 제1 캐리어를 제공하는 단계; 제1 회로패턴에 제1 전자소자를 플립칩본딩 하는 단계; 접착부를 이용하여 제1 전자소자에 제2 전자소자를 부착시키는 단계; 제1 전자소자 및 제2 전자소자가 커버되도록, 제1 캐리어에 절연체의 일면을 적층하는 단계; 절연체의 타면에 제2 전자소자와 접속되는 비아 및 비아와 전기적으로 연결되는 제2 회로패턴을 형성하는 단계; 및 제1 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법이 제공될 수 있다.
이 때, 제1 전자소자는 솔더범프 또는 금 스터드범프를 통하여 제1 회로패턴과 플립칩본딩 될 수 있다.
한편, 제1 캐리어의 일면에는, 제1 캐리어와 상이한 재질로 이루어지는 제1 시드층이 형성되며, 제1 캐리어를 제거하는 단계는, 제1 시드층을 제거하는 단계를 포함할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 플립칩본딩 방식을 이용하여 전자소자를 내장시킴으로써, 전자소자의 정합도를 향상시킬 수 있으며, 제조공정의 단순화를 통해 수율을 향상시킬 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 내장형 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 8 내지 도 11은 본 발명의 일 측면에 따른 전자소자 내장형 인쇄회로기판의 실시예들을 나타내는 단면도이다. 도 8 내지 도 11을 참조하면, 회로패턴(15a, 15b, 15c, 15d), 비아(16), 전자소자(20), 솔더범프(21), 스터드범프(22), 절연체(30, 36), 언더필부(32), 솔더레지스트(34)가 도시되어 있다.
본 실시예에 따른 전자소자 내장형 인쇄회로기판은, 도 8에 도시된 바와 같이, 절연체(30)의 내부에 제1 회로패턴(15a), 제2 회로패턴(15b) 및 전자소자(20)가 내장되며, 전자소자(20)는 제1 회로패턴(15a)과 플립칩본딩 되는 구조를 갖는다.
즉, 본 실시예에 따른 전자소자 내장형 인쇄회로기판은, 전자소자(20)의 층간 접속을 위해 비아(도 7의 4) 등을 가공할 필요 없이, 단순히 전자소자(20)가 절연층(30)에 매립된 회로패턴(15a)에 플립칩본딩 되는 구조를 제시하는 것이다. 이러한 구조를 통하여 비아 가공에 따른 정합도 불량을 해소할 수 있으며, 박형화를 구현할 수 있게 된다.
이와 같은 플립칩본딩 구조를 구현하는 방법으로, 도 8 및 도 9에서는 솔더범프(21)를 이용하는 구조를 제시하고 있으며, 도 10 및 도 11에서는 금 스터드범프(22)를 이용하는 구조를 제시하고 있다. 이 밖에도, 다양한 재질/구조 등을 통해 플립칩본딩 구조를 구현할 수 있음은 물론이다.
한편, 제1 회로패턴(15a)과 제2 회로패턴(15b)의 전기적인 연결을 위해, 절연층(30)을 관통하는 비아(16)가 형성될 수 있다. 이러한 비아(16)를 형성하기 위 하여, 레이저 드릴 또는 기계적인 드릴 등을 이용하여 절연층(30)에 관통홀(미도시)을 형성한 다음, 관통홀 내부에 도금 등을 통해 도전성 물질을 충전하는 방법을 이용할 수도 있다.
또한, 다층구조를 구현하고자 하는 경우에는, 도 8에 도시된 바와 같이, 절연체(30)의 상하면에 각각 절연체(36)를 추가로 적층하고, 해당 절연체(36)에 각각 회로패턴(15c, 15d) 등을 형성하는 방법을 이용할 수도 있다.
최외곽층에는 회로패턴(15c, 15d)을 보호하기 위하여 솔더레지스트(34)가 형성될 수 있으며, 외부와의 접속을 위해 일부 영역에는 개구부가 형성될 수도 있다.
한편, 전자소자(20)의 하측에는 언더필부(32)가 형성될 수 있다. 이러한 언더필부(32)는 도 8 및 도 10에 도시된 바와 같이, 전자소자(20)를 커버하는 절연체(30)와는 다른 재질의 물질로 이루어질 수도 있으며, 도 9 및 도 11에 도시된 바와 같이 전자소자(20)를 커버하는 절연체(30)와 동일한 재질로 이루어질 수도 있다.
이상에서는 본 발명의 일 측면에 따른 전자소자 내장형 인쇄회로기판의 구조에 대해 설명하였으며, 이하에서는 상술한 구조와 같은 전자소자 내장형 인쇄회로기판을 제조하는 방법에 대해 설명하도록 한다.
도 12는 도 8 내지 도 11의 전자소자 내장형 인쇄회로기판을 제조하는 방법을 나타내는 순서도이고, 도 13 내지 도 25는 도 12의 제조방법을 나타내는 흐름도이다. 도 13 내지 도 25를 참조하면, 접착필름(11), 제1 캐리어(12a), 제2 캐리 어(12b), 제1 시드층(13a), 제2 시드층(13b), 도금레지스트(14a, 14b), 회로패턴(15a, 15b, 15c, 15d), 비아(16), 전자소자(20), 솔더범프(21), 스터드범프(22), 절연체(30, 36), 언더필부(32), 솔더레지스트(34)가 도시되어 있다.
먼저, 일면에 제1 회로패턴(15a)이 형성된 제1 캐리어(12a)와, 일면에 제2 회로패턴(15b)이 형성된 제2 캐리어(12b)를 각각 준비한다(S110, S120). 제1 회로패턴(15a)과 제2 회로패턴(15b)이 각각 형성된 제1 캐리어(12a)와 제2 캐리어(12b)는 개별적으로 제작될 수 있으나, 동시에 제작될 수도 있다.
즉, 도 13에 도시된 바와 같이, 접착층(11)을 개재하여 적층된 제1 캐리어(12a)와 제2 캐리어(12b)를 준비한 다음(S101), 도 14에 도시된 바와 같이, 전해도금을 통하여, 제1 캐리어(12a)에 제1 회로패턴(15a)을, 제2 캐리어(12b)에 제2 회로패턴(15b)을 각각 형성한 후(S102), 제1 캐리어(12a)와 상기 제2 캐리어(12b)를 분리하는 방법을 이용할 수도 있는 것이다(S103).
캐리어로(12a, 12b)는 탈착이 용이한 접착성 필름을 이용할 수도 있으나, 본 실시예에서는 구리 재질의 캐리어를 제시한다. 이러한 금속 재질의 캐리어를 이용하는 경우, 추후 캐리어를 제거하는 방법으로는 화학적인 에칭법을 이용할 수 있다.
구리 재질의 캐리어(12a, 12b)를 이용하는 경우, 도 13 내지 도 15에 도시된 바와 같이, 캐리어(12a, 12b)의 표면에 이종의 시드층(13a, 13b)을 형성한 다음, 도금레지스트(14a, 14b)를 이용하여 그 위에 도금을 수행하여 회로패턴(15a, 15b)을 형성할 수도 있다. 예를 들면, 니켈 재질의 시드층(13a, 13b)을 형성할 수 있 다. 이러한 구조를 이용하는 경우에 대한 효과는 추후에 설명하도록 한다.
제1 캐리어(12a)와 제2 캐리어(12b) 사이에 개재되는 접착층(11)으로는 온도에 따라 접착력이 변화하는 물질을 이용할 수 있다. 회로를 형성하는 과정 중에는 높은 접착력을 유지하다가, 제1 캐리어(12a)와 제2 캐리어(12b)를 분리하는 과정 중에는 낮은 접착력을 갖는 것이 좋기 때문이다. 이러한 접착층(11)의 예로, 열가소성 접착층(11)과 발포성 접착층(11) 등을 들 수 있다.
이러한 방법을 통해, 제1 회로패턴(15a)이 형성된 제1 캐리어(12a)를 준비한 다음, 도 16에 도시된 바와 같이, 제1 회로패턴(15a)에 전자소자(20)를 플립칩본딩 한다(S130). 전자소자(20)는 도 16에 도시된 바와 같이 솔더범프(21)를 이용하여 플립칩본딩 될 수도 있으며, 도 17에 도시된 바와 같이 금 스터드범프(22)를 이용하여 플립칩본딩 될 수도 있다.
그리고 나서, 도 18에 도시된 바와 같이, 전자소자(20)를 커버하도록, 제1 캐리어(12a)의 일면에 절연체(30)의 일면을 적층한다(S140). 한편, 절연체(30)를 적층하기에 앞서, 필요한 경우에는 도 19에 도시된 바와 같이, 전자소자의 하면 측에 별도의 언더필부(32)를 형성할 수도 있다.
이 후, 도 20 및 도 21에 도시된 바와 같이, 절연체(30)의 타면에 제2 회로패턴(15b)이 형성된 제2 캐리어(12b)를 압착한다(S150). 제2 회로패턴(15b)이 형성된 제2 캐리어(12b)는, 제1 회로패턴(15a)이 형성된 제1 캐리어(12a)와 별도로 제작될 수도 있으나, 동일한 공정을 통해 동시에 제작될 수도 있음은 전술한 바와 같다.
열과 압력을 이용하여 제2 캐리어(12b)를 절연체(30)에 압착한 후, 도 22에 도시된 바와 같이, 제1 캐리어(12a) 및 제2 캐리어(12b)를 제거하면(S160), 제1 회로패턴(15a)과 제2 회로패턴(15b)은 절연체(30)에 매립된 형태로 전사된다. 즉, 하나의 절연체(30) 내부에 제1 회로패턴(15a)과 제2 회로패턴(15b)뿐만 아니라 전자소자(20)도 내장되는 구조를 갖게 되는 것이다.
한편, 캐리어(12a, 12b)를 제거하는 방법으로는 화학적인 에칭 방법을 이용할 수 있다. 즉, 에칭액을 제공하여 캐리어(12a, 12b)를 화학적으로 제거하는 방법을 이용하는 것이다.
전술한 바와 같이, 구리 재질의 캐리어(12a, 12b)의 표면에 니켈과 같은 이종 재질의 시드층(13a. 13b)을 형성하는 경우, 에칭액을 제공하여 캐리어(12a, 12b)를 제거함에 있어 니켈 재질의 시드층(13a. 13b)은 장벽층으로서의 기능을 수행할 수 있게 되어, 절연체(30)에 매립된 회로패턴(15a, 15b)이 손상되는 것을 방지할 수 있게 된다.
구리 재질의 캐리어(12a, 12b)를 에칭한 다음에는, 니켈과 선택적으로 반응하는 에칭액을 이용하여 시드층(13a. 13b)을 에칭할 수 있다. 이 경우, 절연체(30)에 형성된 회로패턴(15a, 15b)은 시드층(13a. 13b) 제거를 위한 에칭액과 반응하지 않을 수 있어, 회로패턴(15a, 15b)은 손상되지 않고, 시드층(13a. 13b)을 충분히 제거할 수 있게 된다.
이 후, 도 23에 도시된 바와 같이, 절연체(30)를 관통하는 비아(16)를 이용하여 제1 회로패턴(15a)과 제2 회로패턴(15b)을 전기적으로 연결한 후, 도 24에 도 시된 바와 같이 최외층에 솔더레지스트(34)를 형성하여 회로패턴(15a, 15b)을 보호할 수 있다.
또한, 다층구조를 구현하고자 하는 경우에는, 도 25에 도시된 바와 같이, 절연체(30)의 상하면에 각각 절연체(36)를 추가로 적층하고, 해당 절연체(36)에 각각 회로패턴(15c, 15d) 등을 형성하는 방법을 이용할 수도 있다.
다음으로, 본 발명의 다른 측면에 따른 전자소자 내장형 인쇄회로기판의 제1 실시예에 대해 설명하도록 한다.
도 26은 본 발명의 다른 측면에 따른 전자소자 내장형 인쇄회로기판의 제1 실시예를 나타내는 단면도이다. 도 26을 참조하면, 회로패턴(15a, 15b, 15c, 15d), 비아(16), 전자소자(20a, 20b), 솔더범프(21a, 21b), 절연체(30, 36), 솔더레지스트(34)가 도시되어 있다.
본 실시예에 따른 전자소자 내장형 인쇄회로기판은 하나의 절연체 (30) 안에 두 개의 전자소자(20a, 20b)가 내장되며, 이들 각각이 절연체(30)에 매립되는 회로패턴(15a, 15b)과 플립칩본딩 되는 구조를 갖는다. 이러한 구조를 통해 보다 높은 밀도를 갖는 전자소자 내장형 인쇄회로기판을 구현할 수 있게 된다.
하나의 절연체(30)에 두 개의 전자소자(20a, 20b)가 내장되며, 이들이 각각 플립칩본딩 되는 구조를 갖는 점을 제외하면, 전술한 구조의 전자소자 내장형 인쇄회로기판과 동일/유사 하므로, 개별적인 구성요소에 대한 구체적인 설명은 생략하도록 한다.
이하에서는 상술한 구조의 전자소자 내장형 인쇄회로기판을 제조하는 방법에 대해 설명하도록 한다.
도 27은 도 26의 전자소자 내장형 인쇄회로기판을 제조하는 방법을 나타내는 순서도이고, 도 28 내지 도 34는 도 27의 제조방법을 나타내는 흐름도이다. 도 28 내지 도 34를 참조하면, 제1 캐리어(12a), 제2 캐리어(12b), 제1 시드층(13a), 제2 시드층(13b), 회로패턴(15a, 15b, 15c, 15d), 비아(16), 제1 전자소자(20a), 제2 전자소자(20b), 솔더범프(21a, 21b), 절연체(30, 36), 언더필부(32), 솔더레지스트(34)가 도시되어 있다.
우선, 일면에 제1 회로패턴(15a)이 형성된 제1 캐리어(12a)(12a)를 준비한 다음(S210), 제1 회로패턴(15a)에 제1 전자소자(20a)를 플립칩본딩 한 후(S220), 제1 전자소자(20a)를 커버하도록, 제1 캐리어(12a)의 일면에 제1 절연체(30a)를 적층한다(S230). 제1 절연체(30a)를 적층하기에 앞서 언더필부를 형성할 수도 있음은 물론이다. 도 31에는 제1 전자소자의 하면에 언더필부(32a)가 형성된 모습이 도시되어 있다.
마찬가지로, 일면에 제2 회로패턴(15b)이 형성된 제2 캐리어(12b)를 준비한 다음(S240), 제2 회로패턴(15b)에 제2 전자소자(20b)를 플립칩본딩 한 후(S250), 제2 전자소자(20b)를 커버하도록, 제2 캐리어(12b)의 일면에 제2 절연체(30b)를 적층한다(S260). 제2 절연체(30b)를 적층하기에 앞서 언더필부(32b)를 형성할 수 있음은 제1 절연체(30a)의 경우와 같다.
제1 회로패턴(15a)이 형성된 제1 캐리어(12a)와, 제2 회로패턴(15b)이 형성된 제2 캐리어(12b)를 준비하는 방법으로, 도 13에 도시된 바와 같이, 접착층을 개재하여 적층된 제1 캐리어(12a)와 제2 캐리어(12b)를 준비한 다음(S201), 도 14에 도시된 바와 같이, 전해도금을 통하여, 제1 캐리어(12a)에 제1 회로패턴(15a)을, 제2 캐리어(12b)에 제2 회로패턴(15b)을 각각 형성한 후(S202), 제1 캐리어(12a)와 상기 제2 캐리어(12b)를 분리(S203)하는 방법을 이용할 수도 있음은 전술한 바와 같다.
이 후, 도 31 및 도 32에 도시된 바와 같이, 제1 전자소자(20a)와 제2 전자소자(20b)가 대향하도록, 제1 절연체(30a)와 제2 절연체(30b)를 압착한다(S270). 열과 압력을 이용하여 제1 절연체(30a)와 제2 절연체(30b)를 압착하게 되면, 제1 절연체(30a)와 제2 절연체(30b)는 하나의 절연체(도 32의 30)를 이루게 되고, 그 결과 하나의 절연체(30) 안에 제1 전자소자(20a)와 제2 전자소자(20b)가 모두 내장되는 구조를 갖게 된다.
뿐만 아니라, 제1 전자소자(20a)는 제1 회로패턴(15a)에 플립칩본딩 되고, 제2 전자소자(20b)는 제2 회로패턴(15b)에 플립칩본딩 되는 구조를 갖게 된다.
그리고 나서, 도 33에 도시된 바와 같이, 제1 캐리어(12a)와 제2 캐리어(12b)를 제거하고(S280), 양면에 각각 절연층(36)을 추가로 적층한 다음, 해당 절연층에 회로패턴 등을 형성하게 되면, 도 34에 도시된 바와 같이 4층 구조를 갖는 전자소자 내장형 인쇄회로기판을 제조할 수 있게 된다.
물론 2층 구조를 갖는 전자소자 내장형 인쇄회로기판을 제조하고자 하는 경 우에는, 추가적인 절연층(36)을 적층하지 않고, 제1 회로패턴(15a)과 제2 회로패턴(15b)이 매립된 절연체(30)의 표면에 바로 솔더레지스트를 형성하는 방법을 이용할 수 있을 것이다.
캐리어(12a, 12b)를 제거하는 방법으로 화학적인 에칭 방법을 이용할 수 있으며, 캐리어(12a, 12b)의 표면에 이종 재질의 시드층(13a, 13b)이 형성된 경우에는 에칭 공정을 이원화 함으로써, 회로패턴(15a, 15b)이 손상되지 않을 수 있음은 전술한 바와 같다.
다음으로, 본 발명의 다른 측면에 따른 전자소자 내장형 인쇄회로기판의 제2 실시예에 대해 설명하도록 한다.
도 35는 본 발명의 다른 측면에 따른 전자소자 내장형 인쇄회로기판의 제2 실시예를 나타내는 단면도이다. 도 35를 참조하면, 회로패턴(15a, 15b, 15c, 15d), 비아(16, 17), 전자소자(20a, 20b), 솔더범프(21), 절연체(30, 36), 솔더레지스트(34)가 도시되어 있다.
본 실시예에 따른 전자소자 내장형 인쇄회로기판은 하나의 절연체(30) 안에 두 개의 전자소자(20a, 20b)가 내장되며, 이들 중 하나는 회로패턴(15a)과 플립칩본딩 되나, 나머지 하나는 비아(17)를 통해 연결되는 구조를 갖는다. 또한, 두 개의 전자소자(20a, 20b)는 별도의 접착부(38)를 통해 서로 접합된다.
전술한 실시예에서, 절연체(30)에 내장되는 두 개의 전자소자(20a, 20b) 모두가 회로패턴과 플립칩본딩 되는 구조를 제시한 것에 반해, 본 실시예에서는, 두 개의 전자소자(20a, 20b) 중 어느 하나(20a)만 플립칩본딩 되고, 나머지 하나(20b)는 비아(17)를 통해 회로패턴과 접속되는 구조를 제시하는 것이다.
이러한 구조를 통해서도, 종래기술에 비해 보다 높은 밀도를 갖는 전자소자 내장형 인쇄회로기판을 구현할 수 있게 된다.
상술한 차이점을 제외한 나머지 구조는 전술한 구조의 전자소자 내장형 인쇄회로기판과 동일/유사 하므로, 개별적인 구성요소에 대한 구체적인 설명은 생략하도록 한다.
이하에서는 상술한 구조의 전자소자 내장형 인쇄회로기판을 제조하는 방법에 대해 설명하도록 한다.
도 36은 본 발명의 다른 측면에 따른 전자소자 내장형 인쇄회로기판의 제2 실시예를 나타내는 순서도이고, 도 37 내지 도 39는 도 36의 제조방법을 나타내는 순서도이다. 도 37 내지 도 39를 참조하면, 회로패턴(15a, 15b, 15c, 15d), 비아(16, 17), 전자소자(20a, 20b), 솔더범프(21), 절연체(30, 36), 솔더레지스트(34)가 도시되어 있다.
우선, 일면에 제1 회로패턴(15a)이 형성된 제1 캐리어(12a)를 준비한 다음(S310), 제1 회로패턴(15a)에 제1 전자소자(20a)를 플립칩본딩 한다(S320).
그리고 나서, 접착부(38)를 이용하여 제1 전자소자(20a)에 제2 전자소자(20b)를 부착한다(S330). 이 때, 접착부(38)로는 에폭시 타입의 접착제 또는 필름 타입의 접착제 등을 이용할 수 있다.
이와 같이, 제1 전자소자(20a) 상에 제2 전자소자(20b)를 부착한 후, 제1 전 자소자(20a) 및 제2 전자소자(20b)가 커버되도록, 제1 캐리어(12a)에 절연체 (30)의 일면을 적층한다(S340). 이러한 과정을 통해 제1 전자소자(20a)와 제2 전자소자(20b) 모두 절연체 (30)에 의해 커버된 모습이 도 37에 도시되어 있다.
이 후, 절연체 (30)의 타면에 제2 전자소자(20b)와 접속되는 비아(17) 및 비아(17)와 전기적으로 연결되는 제2 회로패턴(15b)을 형성한다(S350). 비아(17)를 형성하기 위하여, 도 38에 도시된 바와 같이, 레이저 드릴 등을 이용하여 절연체의 상면에 비아홀을 가공한 다음, 무전해도금 및 전해도금을 통해 비아홀 내부에 도전성 물질을 충전하는 방법을 이용할 수 있다. 이와 같이 무전해도금 및 전해도금을 이용하여 비아를 형성하는 과정을 통해, 절연체의 상면에 제2 회로패턴(15b)을 동시에 형성할 수도 있다.
이 후, 제1 캐리어(12a)를 제거하고(S360), 최외곽 층에 솔더레지스트를 형성함으로써, 전자소자가 내장된 인쇄회로기판을 제조할 수 있다.
한편, 다층구조를 구현하고자 하는 경우에는, 도 35에 도시된 바와 같이, 절연체(30)의 상하면에 각각 절연체(36)를 추가로 적층하고, 해당 절연체(36)에 각각 회로패턴(15c, 15d) 등을 형성하는 방법을 이용할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 종래기술에 따른 전자소자 내장형 인쇄회로기판을 나타내는 단면도.
도 2 내지 도 7은 종래기술에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도.
도 8 내지 도 11은 본 발명의 일 측면에 따른 전자소자 내장형 인쇄회로기판의 실시예들을 나타내는 단면도.
도 12는 도 8 내지 도 11의 전자소자 내장형 인쇄회로기판을 제조하는 방법을 나타내는 순서도.
도 13 내지 도 25는 도 12의 제조방법을 나타내는 흐름도.
도 27은 도 26의 전자소자 내장형 인쇄회로기판을 제조하는 방법을 나타내는 순서도.
도 28 내지 도 34는 도 27의 제조방법을 나타내는 흐름도.
<도면의 주요부분에 대한 부호의 설명>
11: 접착필름 12a, 12b: 캐리어
13a, 13b: 시드층 14a, 14b: 도금레지스트
15a, 15b: 회로패턴 16, 17: 비아
20, 20a, 20b: 전자소자 21, 21a, 21b: 범프
22: 스터드 30, 36: 절연체
32, 32a, 32b: 언더필부 34: 솔더레지스트
38: 접착부

Claims (17)

  1. 삭제
  2. 삭제
  3. 접착층을 개재하여 적층된 제1 캐리어와 제2 캐리어를 제공하는 단계;
    전해도금을 통하여, 상기 제1 캐리어에 상기 제1 회로패턴을, 상기 제2 캐리어에 상기 제2 회로패턴을 각각 동시에 형성하는 단계;
    상기 제1 캐리어와 상기 제2 캐리어를 분리하는 단계;
    상기 제1 회로패턴에 전자소자를 플립칩본딩 하는 단계;
    상기 전자소자를 커버하도록, 상기 제1 캐리어의 일면에 절연체의 일면을 적층하는 단계;
    상기 절연체의 타면에 상기 제2 회로패턴이 형성된 상기 제2 캐리어를 압착하는 단계; 및
    상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법.
  4. 제3항에 있어서,
    상기 전자소자는, 솔더범프 또는 금 스터드범프를 통하여 상기 제1 회로패턴과 플립칩본딩 되는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  5. 삭제
  6. 제3항에 있어서,
    상기 제1 캐리어의 일면에는, 상기 제1 캐리어와 상이한 재질로 이루어지는 제1 시드층이 형성되며,
    상기 제1 캐리어를 제거하는 단계는, 상기 제1 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 접착층을 개재하여 적층된 제1 캐리어와 제2 캐리어를 제공하는 단계;
    전해도금을 통하여, 상기 제1 캐리어에 상기 제1 회로패턴을, 상기 제2 캐리어에 상기 제2 회로패턴을 각각 동시에 형성하는 단계;
    상기 제1 캐리어와 상기 제2 캐리어를 분리하는 단계;
    상기 제1 회로패턴에 제1 전자소자를 플립칩본딩 하는 단계;
    상기 제1 전자소자를 커버하도록, 상기 제1 캐리어의 일면에 제1 절연체를 적층하는 단계;
    상기 제2 회로패턴에 제2 전자소자를 플립칩본딩 하는 단계;
    상기 제2 전자소자를 커버하도록, 상기 제2 캐리어의 일면에 제2 절연체를 적층하는 단계;
    상기 제1 전자소자와 상기 제2 전자소자가 대향하도록, 상기 제1 절연체와 상기 제2 절연체를 압착하는 단계; 및
    상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법.
  12. 제11항에 있어서,
    상기 제1 전자소자는, 솔더범프 또는 금 스터드범프를 통하여 상기 제1 회로패턴과 플립칩본딩 되는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 캐리어의 일면에는, 상기 제1 캐리어와 상이한 재질로 이루어지는 제1 시드층이 형성되며,
    상기 제1 캐리어를 제거하는 단계는, 상기 제1 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
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