KR100983511B1 - 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리소자 및 그 제조 방법 - Google Patents
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- 239000002071 nanotube Substances 0.000 title claims abstract description 36
- 239000002070 nanowire Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 75
- 239000002041 carbon nanotube Substances 0.000 claims abstract description 72
- 229910021393 carbon nanotube Inorganic materials 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000010354 integration Effects 0.000 abstract description 7
- 238000003860 storage Methods 0.000 description 13
- 239000011159 matrix material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
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- H—ELECTRICITY
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- H10K10/26—Diodes comprising organic-organic junctions
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- H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
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- H10K85/221—Carbon nanotubes
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
- H10K19/202—Integrated devices comprising a common active layer
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
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- Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.
- Y10S977/742—Carbon nanotubes, CNTs
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- Y10S977/00—Nanotechnology
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- Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
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Abstract
본 발명은 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 메모리 소자는, 상호 이격된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고 P형 네트워크와 N형 네트워크의 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 포함하고, 상술한 본 발명에 의한 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리 소자 및 그 제조 방법은, 나노 튜브 또는 나노 와이어의 네트워크를 N형 네트워크와 P형 네트워크의 이종접합 구조로 형성하여 상기 네트워크 자체에 다이오드 특성을 갖게 함으로써 별도의 선택 소자가 요구되지 않아 메모리 소자의 집적도를 향상시키고 공정 과정을 단순화할 수 있다.
메모리, 접합, 나노 튜브, 나노 와이어, 탄소나노튜브, 네트워크, 다이오드
Description
본 발명은 메모리 소자의 제조 기술에 관한 것으로, 특히 나노 튜브 또는 나노 와이어의 네트워크를 저장요소로 이용하는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자기기에 사용되는 메모리 소자에 있어서 중요한 요소는 낮은 생산 비용, 비휘발성, 고속 동작, 고밀도, 저전력 소모 등이다.
현재 메모리 소자로 널리 사용되고 있는 디램은 고속 동작과 고집적이 가능한 장점이 있으나 휘발성이어서 주기적으로 정보를 다시 써주는 과정이 필요하고 이로 인하여 전력 소모가 많아지는 단점이 있다. 또한, 플래쉬 메모리의 경우 비휘발성이면서 생산 비용이 저렴하고 전력 소모가 작은 장점이 있으나 동작 속도가 느리고 정보 저장 회수에 제한이 있는 단점이 있다. 따라서, 디램과 플래쉬 메모리를 대체할 수 있는 메모리 소자에 대한 연구가 활발히 진행되고 있는 실정이다.
최근에는 나노 기술(nano technology)을 이용하여 메모리 소자를 개발하려는 연구가 다양하게 이루어지고 있다. 특히, 2000년 사이언스 매거진(science magazine) Vol 289에 개시된 논문 "Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing"에는, 서로 교차하는 방향으로 배열된 나노 튜브(nanotube) 또는 나노 와이어(nanowire)의 접합 상태에 따라 온/오프(ON/OFF) 상태 사이에서 스위칭되는 메모리 소자가 개시되어 있다. 좀더 상세히 설명하면, 이 논문에서 서로 교차하는 방향으로 배열된 한 쌍의 단일벽 탄소나노튜브(single-walled carbon nanotubes, SWNTs)는 인가되는 바이어스에 따라 서로 다른 접합 상태 즉, 상호 분리된 상태(도1의 (a) 참조) 또는 상호 컨택된 상태(도1의 (b) 참조)를 갖는다. 이때, 한 쌍의 탄소나노튜브가 상호 분리된 상태이면 그 사이에 흐르는 전류의 크기가 상대적으로 작은 오프 상태가 되고, 한 쌍의 탄소나노튜브가 상호 컨택된 상태이면 그 사이에 흐르는 전류의 크기가 상대적으로 큰 온 상태가 되는 것이다. 이와 같이 한 쌍의 탄소나노튜브에 의하여 형성되는 접합의 상태를 이용하여 메모리 소자를 형성할 수 있으며, 그에 따라 한 쌍의 탄소나노튜브에 의하여 형성되는 하나의 접합이 하나의 메모리 셀을 구성하게 된다. 이와 같은 온/오프 상태는 외부로부터의 바이어스 공급이 끊어져도 유지되므로 이러한 특성을 이용하여 비휘발성의 메모리 소자를 제조할 수 있다. 그러나, 이와 같은 개별 나노 튜브 또는 나노 와이어를 기반으로 한 기술은 실제 제품에 적용하기에 많은 문제점이 있어 소자의 대량 생산이 어렵다.
따라서, 현재에는 상하부 전극 사이에 수많은 나노 튜브 또는 나노 와이어가 무작위 방향으로 정렬되어 형성되는 3차원의 네트워크 구조를 개재시킴으로써, 이 네트워크에 포함되는 수많은 접합을 하나의 저장요소로 하여 하나의 메모리 셀을 구성하려는 시도가 이루어지고 있다.
도2는 종래 기술에 따른 탄소나노튜브 네트워크를 구비하는 메모리 소자를 나타내는 도면으로서, 본 도면의 (a)는 하나의 저장요소를 나타내고, 본 도면의 (b)는 (a)를 포함하는 단일 메모리 셀이 매트릭스 형태로 배열된 셀 어레이를 나타낸다.
도2의 (a)에 도시된 바와 같이, 하부 전극(21) 및 상부 전극(23) 사이에 개재되는 탄소나노튜브 네트워크(22)가 하나의 저장요소를 이룬다. 여기서, 탄소나노튜브 네트워크(22)는 일정한 형상으로 패터닝된 구조를 갖는다.
전술한 바와 같이 탄소나노튜브 네트워크(22)는 수많은 탄소나노튜브가 무작위 방향으로 정렬되어 형성되므로, 탄소나노튜브 간의 접합이 복수개 형성된다. 이와 같이 탄소나노튜브 네트워크(22)에 포함된 수많은 접합은 하부 전극(21) 및 상부 전극(23)에 인가되는 바이어스에 따라 각각 분리되거나 컨택되는 상태를 나타내는데, 이 상태가 집합되어 탄소나노튜브 네트워크(22)는 전체적으로 쌍 안정적인 온/오프 상태를 나타내게 된다.
도2의 (b)에 도시된 바와 같이, (a)의 저장요소 즉, 탄소나노튜브 네트워크를 포함하는 단일 메모리 셀("A" 참조)은 행 및 열의 매트릭스 형태로 배열되어 셀 어레이를 형성한다.
여기서, 단일 메모리 셀(A)은 하나의 탄소나노튜브 네트워크("CNT" 참조)뿐만 아니라 선택 소자로서 하나의 트랜지스터("T" 참조)를 포함한다. 이는 탄소나노튜브 네트워크로 이루어지는 저장요소 자체에는 선택 기능이 없기 때문이다. 따라서, 특정 메모리 셀에 접근하기 위해서는 상기 트랜지스터(T)와 같은 선택 소자가 반드시 요구된다.
이와 같이 단일 메모리 셀이 탄소나노튜브 네트워크와 같은 저장 요소뿐만 아니라 트랜지스터와 같은 선택 소자까지 함께 요구하기 때문에, 선택 소자가 차지하는 면적으로 인하여 메모리 소자의 고집적이 저해되는 문제점이 있다. 또한, 트랜지스터 형성 공정, 트랜지스터의 접합과의 콘택 형성 공정 등이 요구되기 때문에 공정 과정이 복잡한 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 나노 튜브 또는 나노 와이어의 네트워크를 N형 네트워크와 P형 네트워크의 이종접합 구조로 형성하여 상기 네트워크 자체에 다이오드 특성을 갖게 함으로써 별도의 선택 소자가 요구되지 않아 메모리 소자의 집적도를 향상시키고 공정 과정을 단순화할 수 있는 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 메모리 소자는, 상호 이격된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고 P형 네트워크와 N형 네트워크의 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 메모리 소자의 제조 방법은, 기판상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 P형 네트워크과 N형 네트워크의 이종접합 구조를 갖는 나노 튜브 또는 나노 와이어의 네트워크를 형성하는 단계; 및 상기 네트워크 상에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 크로스바 구조의 메모리 소자는, 제1 방향으로 연장되는 복수개의 평행한 제1 전극; 상기 제1 전극과 이격되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 평행한 제2 전극; 및 상기 제1 전극과 상기 제2 전극이 교차하는 부분 사이에 개재되고 P형 네트워크와 N형 네트워크의 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 크로스바 구조의 메모리 소자의 제조 방법은, 기판상에 제1 전극용 도전층 및 P형 네트워크층과 N형 네트워크층의 이종접합 구조를 갖는 나노 튜브 또는 나노 와이어의 네트워크층을 형성하는 단계; 제1 방향으로 연장되는 복수개의 평행한 제1 전극이 형성되도록, 상기 네트워크층 및 상기 제1 전극용 도전층을 패터닝하는 단계; 결과물 상에 제2 전극용 도전층을 형성하는 단계; 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 평행한 제2 전극이 형성되도록, 상기 제2 전극용 도전층 및 상기 네트워크층을 패터닝하는 단계를 포함한다.
상술한 본 발명에 의한 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리 소자 및 그 제조 방법은, 나노 튜브 또는 나노 와이어의 네트워크를 N형 네트워크와 P형 네트워크의 이종접합 구조로 형성하여 상기 네트워크 자체에 다이오드 특성을 갖게 함으로써 별도의 선택 소자가 요구되지 않아 메모리 소자의 집적도를 향상시키고 공정 과정을 단순화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 일실시예에 따른 탄소나노튜브 네트워크를 구비하는 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 본 도면의 (a)는 하나의 저장요소를 나타내고, 본 도면의 (b)는 (a)를 포함하는 단일 메모리 셀이 매트릭스 형태로 배열된 셀 어레이를 나타낸다.
우선, 탄소나노튜브 네트워크를 구비하는 메모리 소자의 구조를 설명하면 다음과 같다.
도3의 (a)에 도시된 바와 같이, 하부 전극(31) 및 상부 전극(33) 사이에는 일정한 형상으로 패터닝된 탄소나노튜브 네트워크(32)가 개재된다. 여기서, 탄소나노튜브 네트워크(32)는 P형 네트워크(32a)와 N형 네트워크(32b)가 적층된 이종접합 구조를 갖는다. 본 실시예에서는 P형 네트워크(32a)가 하부에 형성되고 N형 네트워크(32b)가 상부에 형성되는 경우를 도시하고 있으나 이에 한정되는 것은 아니며 적층순서는 바뀌어도 무방하다.
이와 같은 이종접합 구조의 탄소나노튜브 네트워크(32)는 전술한 바와 같이 상하부 전극(31, 33) 사이에 인가되는 바이어스에 따라 쌍 안정적인 온/오프 상태를 나타내는 저장요소가 된다. 나아가, 탄소나노튜브 네트워크(32)는 그 자체가 P형 네트워크(32a)와 N형 네트워크(32b)의 이종접합 구조로서 다이오드 특성을 갖기 때문에 트랜지스터와 같은 별도의 선택 소자가 요구되지 않는다. 즉, 본 발명의 일실시예에 따른 탄소나노튜브 네트워크(32)만으로 단일 메모리 셀을 구성할 수 있다.
도3의 (b)에 도시된 바와 같이, 하나의 탄소나노튜브 네트워크("CNT" 참조)로 이루어지는 단일 메모리 셀은 행 및 열의 매트릭스 형태로 배열되어 셀 어레이를 형성한다.
이와 같은 셀 어레이에서는 탄소나노튜브 네트워크(CNT)의 P형 네트워크("P형 CNT" 참조)가 연결되는 열 방향 라인(예컨대, 비트라인) 중 어느 하나와 탄소나노튜브 네트워크(CNT)의 N형 네트워크("N형 CNT" 참조)가 연결되는 행 방향 라인(예컨대, 소스라인) 중 어느 하나를 선택하여 원하는 특정 메모리 셀에 접근할 수 있다. 여기서, 선택된 열 방향 라인 및 행 방향 라인 사이에 인가되는 바이어스에 따라 탄소나노튜브 네트워크(CNT) 내의 접합 상태가 가변되어 탄소나노튜브 네트워크(CNT)를 통한 전류 흐름이 상대적으로 큰 상태(온 상태) 또는 탄소나노튜브 네트워크(CNT)를 통한 전류 흐름이 상대적으로 작은 상태(오프 상태)가 나타나게 되는 것이다.
이와 같은 메모리 소자의 제조 방법을 도3의 (a)를 참조하여 간략히 설명하면 다음과 같다.
우선, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 하부 전극(31)을 형성한다.
이어서, 하부 전극(31) 상에 P형의 탄소나노튜브 네트워크층을 형성한다. P 형의 탄소나노튜브 네트워크층은, 불순물이 도핑되지 않은 탄소나노튜브를 성장시킨 후 이에 P형 불순물을 도핑하는 방식으로 형성되거나, 또는, P형 불순물이 도핑된 탄소나노튜브를 성장시키는 방식으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이어서, P형의 탄소나노튜브 네트워크층 상에 N형의 탄소나노튜브 네트워크층을 형성한다. N형의 탄소나노튜브 네트워크층은, 불순물이 도핑되지 않은 탄소나노튜브를 성장시킨 후 이에 N형 불순물을 도핑하는 방식으로 형성되거나, 또는, N형 불순물이 도핑된 탄소나노튜브를 성장시키는 방식으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이어서, N형의 탄소나노튜브 네트워크층과 P형의 탄소나노튜브 네트워크층을 패터닝하여 P형 네트워크(32a)와 N형 네트워크(32b)가 적층된 이종접합 구조의 탄소나노튜브 네트워크(32)를 형성한다.
이어서, 탄소나노튜브 네트워크(32) 상에 상부 전극(33)을 형성한다.
종래의 트랜지스터 형성 공정, 트랜지스터의 접합과 하부 전극(31)을 접속시키기 위한 콘택 형성 공정 등은 요구되지 않으므로 공정이 단순한 이점이 있다.
한편, 상기의 도3의 메모리 소자에서는 단일 메모리 셀이 선택 소자 없이 하나의 탄소나노튜브 네트워크만으로 이루어지고 탄소나노튜브 네트워크 자체에 다이오드 특성이 있으므로, 소위 크로스바(crossbar) 메모리 소자의 구현이 가능하다. 크로스바 메모리 소자란, 제1 방향으로 연장되는 복수개의 평행한 하부 전극과 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 평행한 상부 전극을 갖는 구조에서 하부 전극과 상부 전극의 사이 즉, 하부 전극과 상부 전극의 교차점마다 하나의 저장요소를 배치하여 하나의 메모리 셀을 구성하게 함으로써, 메모리 소자의 집적도를 크게 증가시킬 수 있는 소자이다.
도4는 본 발명의 일실시예에 따른 크로스바 메모리 소자 및 그 제조 방법을 설명하기 위한 사시도이다.
우선, 크로스바 메모리 소자의 구조를 설명하면 다음과 같다.
도4에 도시된 바와 같이, 제1 방향으로 연장되는 하부 전극(41)과 제1 방향과 교차하는 제2 방향으로 연장되는 상부 전극(43)이 교차하는 부분에 저장요소로서 본 발명에 의한 탄소나노튜브 네트워크(42)가 배치된다. 탄소나노튜브 네트워크(42)가 P형 네트워크(42a) 및 N형 네트워크(42b)의 적층 구조로 이루어짐은 전술한 바와 같다.
여기서, 하부 전극(41)은 도3(b)의 비트라인과 대응될 수 있고, 상부 전극(43)은 도3(b)의 소스라인과 대응될 수 있으나 이에 한정되는 것은 아니다.
종래 기술에서와 같이 탄소나노튜브 네트워크가 다이오드 특성을 나타내지 않는 경우에는, 이와 같은 크로스바 메모리 소자에서 기생 전류 흐름(parastic current)이 나타나는 문제가 발생하기 때문에, 크로스바 메모리 소자의 구현이 어렵다.
그러나, 본 발명에서와 같이 탄소나노튜브 네트워크(42)가 자체적으로 다이오드 특성을 갖는 경우 한 방향으로만 전류가 흐르기 때문에 기생 전류 흐름이 차 단된다.
이와 같이 크로스바 메모리를 이용하면 다층으로 적층된 멀티 스택(multi-stack) 구조를 구현하기 용이하기 때문에 소자를 더욱 고집적화할 수 있다. 멀티 스택 구조를 예시하면, 본 명세서에서는 도시되지 않았으나, 상부 전극(43) 상에 그 하부의 탄소나노튜브 네트워크(42)와 동일한 곳에 위치하도록 또다른 탄소나노튜브 네트워크를 배치하고 그 상부에 상부 전극(43)과 교차하는 방향(예컨대, 하부 전극(41)이 연장되는 방향)으로 연장되는 또다른 전극을 배치할 수 있다. 이 경우, 하부 전극(41), 탄소나노튜브 네트워크(42) 및 상부 전극(43)이 하부 스택을 이루게 되고, 상부 전극(43), 그 상부의 또다른 탄소나노튜브 네트워크 및 그 상부의 또다른 전극이 상부 스택을 이루게 된다. 여기서, 상부 전극(43)은 상하부 스택의 공통 전극으로 이용된다. 이와 같은 스택 구조는 반복 적층될 수 있다.
다음으로, 크로스바 메모리 소자의 제조 방법을 설명하면 다음과 같다.
우선, 기판(미도시됨) 상에 하부 전극(41) 형성을 위한 도전층 및, 탄소나노튜브 네트워크(42) 형성을 위한 P형의 탄소나노튜브 네트워크층 및 N형의 탄소나노튜브 네트워크층을 순차적으로 형성한다.
이어서, 하부 전극(41) 형성을 위한 마스크 패턴(미도시됨)을 이용하여 N형의 탄소나노튜브 네트워크층, P형의 탄소나노튜브 네트워크층 및 하부 전극(41) 형성을 위한 도전층을 1차 패터닝한다. 그 결과, 하부 전극(41)이 형성되고, 하부 전극(41) 상에는 하부 전극(41)과 동일한 형상으로 패터닝된 P형의 탄소나노튜브 네 트워크층 및 N형의 탄소나노튜브 네트워크층이 형성된다.
이어서, 결과물의 전체 구조 상에 절연막(미도시됨)을 형성한 후, 1차 패터닝된 N형의 탄소나노튜브 네트워크층이 드러날 때까지 평탄화 공정을 수행한다.
이어서, 평탄화된 결과물 상에 상부 전극(43) 형성을 위한 도전층을 형성하고, 상부 전극(43) 형성을 위한 마스크 패턴을 이용하여 상부 전극(43) 형성을 위한 도전층과 1차 패터닝된 N형의 탄소나노튜브 네트워크층 및 P형의 탄소나노튜브 네트워크층을 2차 패터닝한다. 그 결과, 상부 전극(43)이 형성되고, 상부 전극(43)의 하부에는 섬 형태의 탄소나노튜브 네트워크(42)가 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 명세서에서는 탄소나노튜브 네트워크를 저장요소로 이용하는 메모리 소자에 대하여 설명하였으나, 이에 한정되는 것은 아니며, 본 발명은 인가되는 전압에 따라 서로 다른 접합 상태를 구성할 수 있는 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 모든 메모리 소자에 적용될 수 있다.
도1은 종래 기술에 따른 한 쌍의 탄소나노튜브를 구비하는 메모리 소자를 나타내는 도면.
도2는 종래 기술에 따른 탄소나노튜브 네트워크를 구비하는 메모리 소자를 나타내는 도면.
도3은 본 발명의 일실시예에 따른 탄소나노튜브 네트워크를 구비하는 메모리 소자 및 그 제조 방법을 설명하기 위한 도면.
도4는 본 발명의 일실시예에 따른 크로스바 메모리 소자 및 그 제조 방법을 설명하기 위한 사시도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 하부 전극 32 : 탄소나노튜브 네트워크
33 : 상부 전극
Claims (16)
- 상호 이격된 제1 전극과 제2 전극; 및상기 제1 전극과 상기 제2 전극 사이에 개재되고 P형 네트워크와 N형 네트워크가 적층된 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 포함하는 메모리 소자.
- 제1항에 있어서,상기 제1 전극과 상기 제2 전극에 인가되는 바이어스에 따라,상기 네트워크 내의 상기 나노 튜브 간의 접합 상태 또는 상기 나노 와이어 간의 접합 상태가 가변되어 온 상태 또는 오프 상태를 나타내는메모리 소자.
- 제1항에 있어서,상기 네트워크는, 탄소나노튜브 네트워크인메모리 소자.
- 기판상에 제1 전극을 형성하는 단계;상기 제1 전극 상에 P형 네트워크와 N형 네트워크가 적층된 이종접합 구조를 갖는 나노 튜브 또는 나노 와이어의 네트워크를 형성하는 단계; 및상기 네트워크 상에 제2 전극을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 네트워크 형성 단계는,불순물이 도핑되지 않은 나노 튜브 또는 나노 와이어를 성장시켜 네트워크층을 형성하고 이에 P형 불순물을 도핑하여 상기 P형 네트워크를 형성하는 단계; 및불순물이 도핑되지 않은 나노 튜브 또는 나노 와이어를 성장시켜 네트워크층을 형성하고 이에 N형 불순물을 도핑하여 상기 N형 네트워크를 형성하는 단계를 포함하는메모리 소자의 제조 방법.
- 제4항에 있어서,상기 네트워크 형성 단계는,P형 불순물이 도핑된 나노 튜브 또는 나노 와이어를 성장시켜 상기 P형 네트워크를 형성하는 단계; 및N형 불순물이 도핑된 나노 튜브 또는 나노 와이어를 성장시켜 상기 N형 네트워크를 형성하는 단계를 포함하는메모리 소자의 제조 방법.
- 제4항에 있어서,상기 네트워크는, 탄소나노튜브 네트워크인메모리 소자의 제조 방법.
- 제1 방향으로 연장되는 복수개의 평행한 제1 전극;상기 제1 전극과 이격되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 평행한 제2 전극; 및상기 제1 전극과 상기 제2 전극이 교차하는 부분 사이에 개재되고 P형 네트워크와 N형 네트워크가 적층된 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 포함하는 크로스바 구조의 메모리 소자.
- 제8항에 있어서,상기 제1 전극과 상기 제2 전극에 인가되는 바이어스에 따라,각각의 네트워크 내의 상기 나노 튜브 간의 접합 상태 또는 상기 나노 와이어 간의 접합 상태가 가변되어 각각의 네트워크가 온 상태 또는 오프 상태를 나타내는크로스바 구조의 메모리 소자.
- 제8항에 있어서,상기 네트워크는, 탄소나노튜브 네트워크인크로스바 구조의 메모리 소자.
- 제8항에 있어서,상기 제2 전극과 이격되어 상기 제2 방향과 교차하는 제3 방향으로 연장되는 복수개의 평행한 제3 전극; 및상기 제2 전극과 상기 제3 전극이 교차하는 부분 사이에 개재되고 P형 네트워크와 N형 네트워크의 이종접합 구조를 포함하여 다이오드 특성을 갖는, 나노 튜브 또는 나노 와이어의 네트워크를 더 포함하는 크로스바 구조의 메모리 소자.
- 제11항에 있어서,상기 제3 방향은 상기 제1 방향과 동일한크로스바 구조의 메모리 소자.
- 기판상에 제1 전극용 도전층 및 P형 네트워크층와 N형 네트워크층이 적층된 이종접합 구조를 갖는 나노 튜브 또는 나노 와이어의 네트워크층을 형성하는 단계;제1 방향으로 연장되는 복수개의 평행한 제1 전극이 형성되도록, 상기 네트워크층 및 상기 제1 전극용 도전층을 패터닝하는 단계;상기 제1 전극을 포함한 결과물 상에 제2 전극용 도전층을 형성하는 단계; 및제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 평행한 제2 전극이 형성되도록, 상기 제2 전극용 도전층 및 상기 네트워크층을 패터닝하는 단계를 포함하는 크로스바 구조의 메모리 소자의 제조 방법.
- 제13항에 있어서,상기 네트워크층 형성 단계는,불순물이 도핑되지 않은 나노 튜브 또는 나노 와이어를 성장시켜 네트워크층을 형성하고 이에 P형 불순물을 도핑하여 상기 P형 네트워크층을 형성하는 단계; 및불순물이 도핑되지 않은 나노 튜브 또는 나노 와이어를 성장시켜 네트워크층을 형성하고 이에 N형 불순물을 도핑하여 상기 N형 네트워크층을 형성하는 단계를 포함하는크로스바 구조의 메모리 소자의 제조 방법.
- 제13항에 있어서,상기 네트워크층 형성 단계는,P형 불순물이 도핑된 나노 튜브 또는 나노 와이어를 성장시켜 상기 P형 네트워크층을 형성하는 단계; 및N형 불순물이 도핑된 나노 튜브 또는 나노 와이어를 성장시켜 상기 N형 네트워크층을 형성하는 단계를 포함하는크로스바 구조의 메모리 소자의 제조 방법.
- 제13항에 있어서,상기 네트워크층은, 탄소나노튜브 네트워크층인크로스바 구조의 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080090384A KR100983511B1 (ko) | 2008-09-12 | 2008-09-12 | 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리소자 및 그 제조 방법 |
| US12/318,502 US8154010B2 (en) | 2008-09-12 | 2008-12-30 | Memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080090384A KR100983511B1 (ko) | 2008-09-12 | 2008-09-12 | 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100031340A KR20100031340A (ko) | 2010-03-22 |
| KR100983511B1 true KR100983511B1 (ko) | 2010-09-27 |
Family
ID=42006401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080090384A KR100983511B1 (ko) | 2008-09-12 | 2008-09-12 | 나노 튜브 또는 나노 와이어의 네트워크를 이용하는 메모리소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8154010B2 (ko) |
| KR (1) | KR100983511B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2557567A1 (en) | 2011-08-09 | 2013-02-13 | Thomson Licensing | Programmable read-only memory device and method of writing the same |
| KR101894266B1 (ko) * | 2012-09-03 | 2018-09-05 | 삼성전자 주식회사 | 탄소나노튜브를 이용한 태양전지 |
| CN104281351B (zh) * | 2014-10-10 | 2017-02-15 | 合肥鑫晟光电科技有限公司 | 触控基板及显示装置 |
| KR20180095977A (ko) | 2017-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2008
- 2008-09-12 KR KR1020080090384A patent/KR100983511B1/ko not_active IP Right Cessation
- 2008-12-30 US US12/318,502 patent/US8154010B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20100065817A1 (en) | 2010-03-18 |
| US8154010B2 (en) | 2012-04-10 |
| KR20100031340A (ko) | 2010-03-22 |
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