KR100980082B1 - 클록들 및 데이터를 모두 전송하는 높은 전송률의인터페이스 - Google Patents

Abstract

클록 및 데이터를 모두 전송하고, 액정표시장치의 내부 패널에 적용되는 높은 전송률의 인터페이스가 개시된다. 상기 높은 전송률의 인터페이스는 데이터 스트림을 수신하고, 상기 데이터 스트림으로부터 클록 정보를 추출하기 위해 상기 데이터 스트림의 특정 데이터 포맷을 검출하는 클록 검출 회로 및 상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 상기 데이터 스트림을 샘플링하고 샘플링 결과에 따라서 영상 데이터를 추출하는 데이터 추출 회로를 포함한다.

Description

클록들 및 데이터를 모두 전송하는 높은 전송률의 인터페이스{HIGH TRANSMISSION RATE INTERFACE FOR TRANSMITTING BOTH CLCOKS AND DATA}

본 발명은 높은 전송률의 인터페이스에 관한 것으로서, 더욱 상세하게는 내부 패널로 클록 및 데이터를 모두 전송하기 위한 높은 전송률의 인터페이스에 관한 것이다.

최근 들어, 표시 패널 기술은 날로 발전해 가고 있으며, 소비자의 요구에 따라서 표시패널의 해상도 및 사이즈도 점차 증가하는 추세이다. 그러나, 표시패널의 사이즈와 해상도가 점차 증가할수록 표시패널을 구동하기 위한 구동주파수는 점차 커지게 된다.

종래의 패널 내부에 적용되는 인터페이스는 복수의 전송 라인 쌍을 요구한다. 이 전송 라인 쌍들이 높은 주파수 대역에서 동작될 때, 각 전송라인 쌍들은 동일한 전기적 특성을 얻기 힘들다. 그러므로, 수신단측에 교정 시스템(calibration system)을 제공하는 것 또한 어렵고, 이에 따라 비트에러율(bit error rate)이 충분히 감소되지 못할 수 있다. 더구나, 이러한 문제를 해결하는데에는 추가비용이 요구된다. 이는 제품 경쟁력을 저하시킨다.

잘 알려진 바와 같이, 가시광선의 기본 삼색 컬러는 레드 컬러, 블루 컬러 및 그린 컬러들로 이루어진다. 그러므로, 영상 데이터는 레드 영상 데이터, 그린 영상 데이터 및 블루 영상 데이터로 구성될 수 있다.

도 1은 종래의 LCD 패널의 전송 인터페이스의 도면이다.

도 1에 도시된 바와 같이, 영상 데이터(R/G/B Data)들은 클록 신호 전송 라인(10)과 복수의 영상 데이터 전송 라인 쌍들(11, 12)을 통해 패널 내부의 드라이버 칩들로 전송된다. 도 1에서, 상기 제1 영상 데이터 라인 쌍은 참조부호 '11'로 표기되고, 나머지 라인쌍은 참조부호 '12'로 표기된다. 각 전송 라인 쌍들은 상기 드라이버 칩들의 모든 입력단자들과 연결된다. 도 1에 도시된 바와 같이, N비트의 영상 데이터(R/G/B Data)는 N비트의 레드 영상 데이터(R1, R2, ... RN), N비트의 그린 영상 데이터(G1, G2, ... GN) 및 N비트의 블루 영상 데이터(B1, B2, ... BN)로 구성될 수 있다. 이들 전송 라인 쌍들의 동작원리를 설명하면, 각 영상 데이터 전송 라인 쌍들(11, 12)은 클록 신호(CLK)의 상승 에지와 하강 에지를 사용하여 영상 데이터(R/G/B Data)를 추출하고, 추출된 영상 데이터(R/G/B Data)를 패널의 내부에 구비된 모든 드라이버 칩들의 입력 단자들로 전송한다. 상기 제1 영상 데이터 전송 라인 쌍(11)을 예로 들면, 상기 클록 신호(CLK)가 로우 레벨에서 하이 레벨로 변화될 때, 상기 제 1 전송 라인 쌍은 상기 레드 영상 데이터의 제 1 비트(R1)를 추출한다. 상기 클록 신호(CLK)가 하이 레벨에서 로우 레벨로 변화될 때, 상기 제 1 전송 라인 쌍은 상기 레드 영상 데이터의 제 2 비트(R2)를 인터셉트(intercept)한다. 나머지 영상 데이터 전송라인 쌍들의 동작원리는 상기 제1 영상 데이터 전송 라인 쌍의 동작원리와 유사하므로, 설명의 간략화를 위해 이에 대한 설명은 생략한다. 이러한 방식에서, 한 픽셀이 10비트의 영상 데이터를 갖는다고 가정하고, 도 1에 도시된 인터페이스와 동일한 구조가 사용된다고 가정하면, 15개의 영상 데이터 전송 라인 쌍과 한 개의 클록 신호 전송 라인이 요구된다.

상술한 예와 같은 방식은 통상 저 스윙 차동(RSDS: Reduce Swing Differential Signalling: RSDS) 전송 인터페이스로 일컬어진다. RSDS 전송 인터페이스는 전송 라인 쌍들을 통해 신호들의 스윙 폭을 작게하여 전송한다. 그러므로, RSDS 전송 인터페이스는 전자기 간섭(EMI: ElectroMagnetic Interference )이 작고, 고주파수로 동작하는 제품에 채용될 수 있다. 불행하게도, 상기 전송라인 쌍들은 구동 칩들의 모든 입력 단자들에 연결되어야만 하고, 이에 따라 로드(road)가 매우 높다. 더욱이, 각 전송라인 쌍들은 서로 다른 환경에서 동작된다. 상기 RSDS 인터페이스가 고주파수 환경에서 사용될 때, 상기 전송라인 쌍들 간의 동작상의 차이는 몇가지 문제들을 대면하게 될 것이다.

도 2를 참조하면, 도 2는 종래의 표시 패널에서의 또 다른 전송 인터페이스 도면이다.

도 2에 도시된 바와 같이, 영상 데이터(R/G/B Data)들은 클록 신호 전송 라인(20) 및 영상 데이터 전송 라인 쌍(21)을 통해 패널 내부의 드라이브 칩들로 전송된다. 단일 드라이브 칩의 경우, 오직 하나의 전송 라인(20)과 하나의 전송 라인 쌍(21)이 단일 드라이브 칩의 입력 단자에 연결된다. 이들 라인들의 동작 방식은 다음과 같다. 상기 영상 데이터 전송 라인 쌍(21)은 클록 신호(CLK)의 상승 에지와 하강 에지를 사용하여 상기 영상 데이터(R/G/B Data)를 추출하고, 상기 추출된 영상 데이터(R/G/B Data)를 상기 라인들에 연결된 드라이브 칩으로 전송한다. 도 2를 참조하면, N비트의 영상데이터를 가정하고, 상기 클록 신호(CLK)가 로우 레벨에서 하이 레벨로 변화될 때, 상기 영상 데이터 전송 라인 쌍(21)은 상기 레드 영상 데이터의 제 1 비트(R1)를 추출한다. 이후, 상기 클록 신호(CLK)가 상기 하이 레벨에서 로우 레벨로 변할 때, 상기 영상 데이터의 전송 라인 쌍(21)은 상기 영상 데이터의 제 2 비트(R2)를 추출한다. 이러한 방식에서, 상기 영상 데이터 전송 라인 쌍(21)은 상기 레드 영상 데이터(R1~RN), 그린 영상 데이터(G1~GN) 및 블루 영상 데이터(B1~BN)를 순차적으로 추출한다.

상술한 예와 같은 방식은 통상 점대점 차동 신호(point-to-point differential signalling: PPDS) 전송 인터페이스라 일컬어진다. 이러한 인터페이스는 점대점 전송에 그 특징이 있다. 그러므로, 이러한 인터페이스의 전송단의 로드가 상대적으로 낮고, 쉽게 측정된다. 더욱이, 이러한 종류의 인터페이스는 단일 드라이브 칩에 따라서 적은 전송 라인 쌍들을 요구한다. 그러나, 이러한 구조는 라인 쌍들 간의 신뢰성을 보장하고, 오류 데이터가 추출되는 것을 피하기 위해 몇 가지 제어를 수행하는 여분의 제어 신호가 여전히 요구된다. 또한, PPDS 인터페이스는 고주파의 환경에서 독립적인 클록 신호를 사용한다. 이것은 EMI와 클록 스큐(skew) 문제를 대면하게 된다.

도 3을 참조하면, 도 3은 종래의 표시 패널의 또 다른 전송 인터페이스의 도면이다. 도 3에서는, 영상 데이터(R/G/B Data) 및 클록 신호가 오직 하나의 단일 전송 라인 쌍(30)을 통해 패널의 드라이브 칩으로 전송된다. 즉, 각 드라이브 칩은 데이터를 입력하기 위한 오직 하나의 단일 전송 라인 쌍(30)과 대응한다. 이 인터페이스의 동작 원리는 다음과 같다. 상기 영상 데이터(R/G/B Data)와 상기 클록 신호(CLK)는 차동 진폭들을 사용하는 것에 의해 정의되므로, 상기 클록 신호(CLK)는 상기 입력 신호의 진폭들의 검출에 의해 추출될 수 있다.

상기 클록 신호가 인터셉트(intercept)되면, 상기 클록 신호(CLK)는 다른 위상을 갖는 클록 신호들을 생성하는 지연 락킹 루프(DLL)로 전송된다. 이후, 이러한 서로 다른 위상을 갖는 클록 신호들이 상기 영상 데이터(R/G/B Data)를 추출하는데 사용된다.

도 3에 도시된 바와 같이, 상기 전송 라인 쌍(30)은 클록 신호(CLK), 제어 신호(C), 더미 신호(D) 및 N비트의 영상 데이터(R/G/B Data)를 포함한다. 상기 N비트의 영상 데이터(R/G/B Data)는 N비트의 레드 영상 데이터(R1~RN), N비트의 그린 영상 데이터(G1~GN) 및 N비트의 블루 영상 데이터(B1~BN)로 이루어진다. 상기 클록 신호(CLK)의 진폭은 상기 영상 데이터(R/G/B Data), 상기 더미 신호(D) 및 상기 제어 신호(C)의 진폭들의 절대값보다 큰 절대값을 갖는다. 또한, 한 픽셀에 포함된 상기 영상 데이터가 얼마나 많은 비트 수로 확정되는지에 따라서 서로 다른 위상차를 갖는 클록 신호(CLK)가 전송완료를 위해 얼마나 많이 요구되는지를 알 수 있다.

예를 들어 10비트의 영상 데이터(R/G/B Data)를 가정하면, 한 픽셀의 전송을 완료하기 위해서는 상기 영상 데이터(R/G/B Data)에 대응하는 30 클록, 상기 제어 신호(C)에 대응하는 하나의 클록 신호(CLK), 상기 클록 신호 자체에 대응하는 하나 의 클록 신호(CLK) 및 상기 더미 신호(D)에 대응하는 클록 신호를 포함하는 서로 다른 위상차를 갖는 33개의 클록 신호들(CLK)이 요구된다.

상술한 전송 인터페이스는 "An Advanced Intra-Panel Interface with Clock Embedded Multi-Level Point-to-Point Differential Signaling for Large-Sized TFT LCD Applications"이라는 타이틀로 2006도에 삼성에 의해 출원된 바 있다. 또한, 상술한 전송 인터페이스는 전송단 측에 낮은 로드를 제공하고, 용이하게 측정되고 제어되도록 점대점 전송 모드에 적용될 수 있다. 게다가, 이러한 전송 인터페이스는 전송라인 쌍들 간의 동작환경의 일치를 고려할 필요가 없지만, 상기 진폭을 검출하기 위하여 2개의 비교기가 추가적으로 요구된다. 또한, 상기 인터페이스는 단일 전압 레벨과 비교하므로, 신호가 오버슈팅 또는 언더슈팅(overshooting 또는 undershooting)현상이 발생할 때, 상기 인터페이스는 잡음면역에 매우 취약해 진다. 그러므로, 상기 클록 신호들의 부정확한 측정이 발생하기 쉽다. 즉, 상기 측정된 클록들의 위상들이 부정확할 것이다. 그러므로, 상기 부정확한 클록들을 이용하여 상기 영상 데이터를 추출하게 되면, 이에 따라 부정확한 영상 데이터가 추출된다. 무엇보다도 상기 영상 데이터는 오직 2개의 전압레벨을 갖는다. 해상도가 매우 높은 경우, 이러한 인터페이스가 고주파의 환경에서 사용될 때, 에러가 발생될 것이다.

따라서, 본 발명의 기술적 과제는 낮은 부하, 저전력 소비, 낮은 노이즈 간섭 및 클록 스큐가 없는 높은 전송률의 인터페이스를 제공하는 데 있다. 바람직하게는, 내부 패널에 적용되는 상기 높은 전송률의 인터페이스를 제공하는 데 있다.

따라서, 상술한 바와 같은 기술적 과제를 해결하기 위해 본 발명은 액정표시장치의 내부 패널에 적용되고, 클록 및 데이터를 모두 전송하는 높은 전송률의 인터페이스를 제공한다. 상기 높은 전송률의 인터페이스는 클록 검출 회로 및 데이터 추출 회로를 포함한다. 상기 클록 검출 회로는 데이터 스트림을 수신하고, 상기 데이터 스트림으로부터 클록 정보를 추출하기 위해 상기 데이터 스트림의 특정 데이터 포맷을 검출한다. 상기 데이터 추출 회로는 상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 상기 데이터 스트림을 샘플링하고, 샘플링 결과에 따라서 영상 데이터를 추출한다.

본 발명의 높은 전송률의 인터페이스의 실시예에 따르면, 상기 데이터 스트림은 멀티 레벨의 전압 신호에 의해 운반되고, 상기 멀티 레벨의 전압 신호는 복수의 전압 레벨을 포함하고, 각 전압 레벨들은 m 비트의 이진 코드로 표시된다.

또한, 본 발명은 액정표시장치의 내부 패널에 적용되고, 클록 및 데이터를 모두 전송하는 높은 전송률의 인터페이스를 제공한다. 상기 높은 전송률의 인터페이스는 인코더와 클록 검출 회로를 포함한다. 상기 인코더는 특정 데이터 포맷을 갖는 클록 정보를 데이터 스트림으로 임베딩(embedding)하는데 사용된다. 상기 클록 검출 회로는 상기 데이터 스트림을 수신하고, 상기 데이터 스트림으로부터 상기 클록 정보를 추출하기 위해 상기 특정 데이터 포맷을 검출한다.

본 발명의 높은 전송률의 인터페이스의 실시예에 따르면, 상기 인코더는 상기 데이터 스트림을 형성하기 위해 상기 영상 데이터를 더 인코딩한다.

본 실시예에서, 상기 높은 전송률의 인터페이스는 데이터 추출 회로를 더 포함한다. 상기 데이터 추출 회로는 상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 상기 데이터 스트림을 샘플링하고 샘플링 결과에 따라서 상기 영상 데이터를 추출한다.

본 실시예에서, 상기 높은 전송률의 인터페이스는 비교 회로를 더 포함한다. 상기 비교 회로는 상기 멀티 레벨의 전압 신호를 수신하고, 상기 멀티 레벨의 전압신호와 기준 신호를 비교하여 상기 데이터 스트림을 생성한다.

본 실시예에서, 상기 데이터 추출 회로는 지연 락킹 루프부, 샘플링부 및 디코딩부를 포함한다. 상기 지연 락킹 루프부는 상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 서로 다른 위상을 갖는 복수의 클록 신호를 생성한다. 상기 샘플링부는 상기 비교 회로 및 상기 지연 락킹 루프부에 연결되고, 서로 다른 위상을 갖는 상기 클록 신호들에 따라서 상기 데이터 스트림을 샘플링하여 상기 샘플링 결과를 도출한다. 상기 디코딩부는 상기 샘플링부에 연결되고, 상기 샘플링 결과를 수신하고 상기 샘플링 결과를 디코딩하여 상기 영상 데이터를 획득한다.

본 발명의 높은 전송률의 인터페이스에 의하면, 단일 전송 라인 쌍을 통해 데이터와 함께 상기 클록 신호를 동시에 전송하기 위해 이진 코드를 2개의 제1 코드들로 구분하는 특정한 인코딩 전략이 사용된다. 그 결과, 로드 및 전력 소비가 저감되고, 서로 다른 신호들 및 클록 스큐 간의 신호 간섭을 피할 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 또는 유사한 부재는 가능한 한 동일한 참조부호를 사용한다.

전술한 바와 같이, 싱글 라인 쌍 또는 멀티 라인 쌍 중 어느 하나가 전송에 사용되는 경우, 종래의 전송 인터페이스는 종종 논리 레벨 1/0으로 표시되는 2개의 전압 레벨을 사용한다. 그러나, 동작 주파수가 점점 높아질수록 전체 시스템 설계는 점점 어려워진다. 낮은 동작 주파수를 요구하는 멀티 레벨 설계는 유용한 해결방안으로 신뢰된다. 불행하게, 클록 신호들을 포함하는 종래의 멀티 레벨설계는 동기화를 위해 매우 긴 주기의 시간을 요구한다. 더욱이, 표시 패널에는 많은 드라이버 칩들이 설계되므로, 모든 드라이버 칩들은 전체 영상의 영상 데이터를 동시적으로 출력하기 위해 유사한 동작 특성을 갖도록 설계되어야 한다. 이것은 멀티 레벨 구조의 설계를 더욱 어렵게 만든다. 이와 같이, 종래의 멀티 레벨 설계는 큰 사이즈의 표시 패널들에 적용하기에는 적절치 못하다.

본 발명은 클록 신호 및 데이터 신호를 전송하기 위한 멀티 레벨 신호를 갖 는 높은 전송률의 인터페이스 및 이의 전송방법을 제공한다. 동작원리는 종래의 멀티 비트 이진 코드를 낮은 비트 수를 갖는 2개의 제1 코드들로 구분하는 특정한 인코딩 전략(encoding strategy)을 사용한다.

이러한 특정 인코딩 전략에 따르면, 클록 신호의 클록 정보로서 사용될 수 있는 코드들이 추가적으로 존재한다. 또한, 간단한 회로가 상기 클록 신호를 인터셉트하여 추출하도록 사용될 수 있다. 본 발명의 구조는 매우 간단하기 때문에, 표시 패널의 드라이버 칩들의 특별한 조정 없이도 유사한 특성을 보인다.

도 4를 참조하면, 도 4는 본 발명의 제 1 실시예에 따른 3 비트 이진 코드의 인코딩 테이블을 보여주는 도면이다.

도 4에 도시된 바와 같이, 3비트 이진 코드(Code_Data)는 2개의 2비트 제1 코드들(CodeA, CodeB)로 구분될 수 있다. 본 실시예에서, 상기 3비트 이진 코드(Code Data)는 상기 2개의 2비트 제1 코드들(CodeA, CodeB)의 합(summation)인 점을 주목할 필요가 있다. 또한, 상기 제1 코드들은 이진 코드들이고, 두 번째 상기 제1 코드(Code_B)의 최상위 비트(MSB)가 첫 번째 상기 제1 코드(Code_A)의 최하위 비트(LSB)의 위치로 쉬프팅되고, 상기 2개의 제1 코드들(Code_A, Code_B)이 합산된다. 어떠한 3 비트의 이진 코드(Code_Data)도 한가지 방식 이상의 인코딩 방식으로 인코딩되는 점을 주목할 필요가 있다. 도 4에 도시된 바와 같이, 상기 3비트의 이진 코드(Code_Data)를 인코딩하는 방식은 4가지의 서로 다른 인코딩 전략들(Set_1, Set_2, Set_3, Set_4)이 있다.

도 4에 도시된 바와 같이, 상기 인코딩 방식들(Set_1, Set_2, Set_3, Set_4) 에서, 상기 두 번째 제 1 코드(Code_B)의 MSB는 상기 첫 번째 제1 코드(Code_A)의 LSB의 위치로 쉬프팅되고, 상기 3비트의 이진 코드(Code_Data)를 얻기 위하여 상기 코드(Code_A)와 상기 쉬프팅된 코드(Code_B)가 합산된다.

그러나, 본 발명은 전술한 인코딩 전략들에 의해 한정되지는 않는다. 도 4에서 볼 수 있듯이, 상기 인코딩 전략(Set_4)은 상기 인코딩 전략들(Set_1~Set_3)과 다르다. 즉, 상기 코드들(Code_A, Code_B)과 상기 코드 데이터(Code_Data)들 사이에는 직접적인 산술 관계가 없다. 대신, 그것들은 룩업 테이블(look up table)을 직접적으로 참조함으로써 인코딩된다.

도 4에 도시된 바와 같이, 3비트 이진 코드들("101")을 예로 들면, 각 인코딩 전략(Set_1-Set_4)은 별개의 결과에 대응한다. 예컨대, 상기 인코딩 전략(Set_1)에 따르면, 상기 코드 데이터("101")는 Code_A와 Code_B로 인코딩되며, 상기 Code_A 및 상기 Code_B는 각각 "10", "01"이다.

101→ 1 0

+) 0 1

1 0 1

또한, 상기 인코딩 전략들(Set_2, Set_3)에 의하면, 상기 Code_Data("101")는 Code_A와 Code_B로 인코딩되며, 상기 Code_A와 Code_B는 각각 "01", "11"이다.

101→ 0 1

+) 1 1

1 0 1

또한, 상기 인코딩 전략(Set_4)에 따르면, 상기 Code_Data ("101")는 Code_A와 Code_B로 인코딩되며, 상기 Code_A와 상기 Code_B는 각각 "10", "01"이다. 상술한 인코딩 전략은 룩업 테이블에서 참조된다. 이때 상기 Code_A 및 상기 Code_B와 상기 Code_Data 사이에는 산술관계가 없음을 주목할 필요가 있다.

상술한 인코딩 전략들(Set_1-Set_4) 각각에서, 본 발명은 원래의 데이터를 표시하는 상술한 코드들의 코딩값들에 관계없이 클록 신호의 상기 클록 정보를 임베드(embed)한 몇 개의 코드들을 찾을 수 있다는 점을 주목할 필요가 있다. 예를 들면, 도 4에 도시된 바와 같이, 상기 제1 인코딩 전략(Set_1)에 대응하는 상기 3 비트 이진 코드들(Code_Data)은 상기 제1 코드들(Code_A, Code_B)로 구분될 수 있다. 상기 코드(Code_A)는 세 개의 값들 즉, "00", "01" 및 "10"로부터 선택된다. 상기 코드(Code_B)는 네 개의 값들 즉, "00" "01" "10" 및 "11"로부터 선택된다. 그러므로, 상술한 인코딩 전략들(Set_1-Set_4)에서 "00"에서 "11"까지의 순서를 찾아볼 수 없다. 따라서, 본 발명은 특정 순서("00"-"11")를 사용하여 클록 정보를 표시할 수 있다. 즉, 본 발명은 상기 코드들("00"-"11")을 상기 전송 라인 쌍에 임베드(embed)할 수 있으며, 상기 임베드된 코드들을 다른 인코딩된 데이터와 함께 전송한다. 이러한 방식으로, 수신단이 특정 코드들을 수신할 때, 상기 수신단은 상기 특정 코드들이 상기 클록 정보를 나타내고 있음을 알 수 있으며, 상기 전체 데이터 스트림(stream)으로부터 상기 클록 정보를 추출할 수 있다.

상술한 인코딩 전략들을 적용하기 위하여 앞서 언급된 인코더(encoder)는 룩업 테이블 또는 간단한 논리 회로(예컨대, 산술 계산 회로(arithmetic calculation circuit))로 구현될 수 있음을 주목할 필요가 있다. 상기 룩업 테이블은 롬(ROM: Read Only Memory), 플래시 메모리(flash memory) 및 이이피롬(EEPROM: Electronically Erasable Programmable ROM) 등과 같은 비휘발성 메모리에 저장될 수 있다. 또한, 본 발명의 실시예는 전송목적을 위하여 3 비트 영상 데이터를 2 비트 이진 코드들로 인코딩하는 방식을 제시하고 있으나, 본 발명은 인코딩되는 상기 데이터의 비트 수(bit number) 및 상기 코드들의 비트 수로 한정되지는 않는다. 즉, 본 발명은 더 큰 비트 수를 갖는 영상 데이터를 인코딩하는데 적용될 수 있으며, 또한 상기 영상 데이터를 더 작은 비트 수를 갖는 더 많은 코드들로 인코딩하는데 적용될 수 있다. 이러한 모든 변형들은 본 발명의 기술적 사상 내에서 가능하다.

도 5를 참조하면, 도 5는 본 발명의 제1 실시예에 따른 전송 신호의 파형을 보여주는 도면이다. 이 실시예에서, 네 개의 전압레벨은 각각 특정 2비트 이진 코드를 표시하기 위해 사용된다. 구체적으로, "00"은 가장 낮은 전압레벨을 표시하고, "01"은 작은 전압레벨을 표시하고, "10" 높은 전압레벨을 표시하고, "11"은 가장 높은 전압레벨을 표시한다. 영상 데이터(R/G/B Data) 및 상기 클록 신호(CLK)들은 오직 하나의 전송 라인 쌍(50)을 통해 패널 내부의 드라이버 칩으로 전송된다. 이로 인해, 각 드라이버 칩은 오직 하나의 전송라인 쌍(50)을 통해 상응하는 클록 신호들을 입력받는다. 그러므로, 각 드라이버 칩의 로드는 용이하게 제어된다.

도 4 및 도 5에 도시된 바와 같이,3 비트 이진 코드(Code_Data)는 2개의 제1 코드들(Code_A, Code_B)로 인코딩될 수 있으며, 상기 2개의 제1 코드들(Code_A, Code_B)은 2개의 클록 신호들(CLK) 사이에서 전송된다. 도 4에 도시된 바와 같이, "Set_1"에 따르면, "00"부터 "11"까지의 순서로 되어있지 않다. 그러므로, 이러한 데이터의 포맷("00"-"11")은 상기 클록 신호(CLK)의 클록 정보로서 사용될수 있다. 전술한 인코딩 전략들에 따라서 상기 영상 데이터를 표시하는데 사용될 수 있는 다른 데이터 포맷들은 상기 시스템의 실제의 영상 데이터를 따라서 정렬되어 전송된다. 도 5를 예로 들면, 영상 데이터를 나타내는 "001", "101", "011", "100", "101" 및 "111"로 이루어진 3 비트 이진 코드들(Code_Data)은 각각 (00+01), (10+11), (01+01), (10+00), (10+01) 및 (10+11)로 이루어진 데이터 포맷을 통해 전송된다.

n 비트의 영상 데이터(R/G/B Data)는 n 비트의 레드 영상 데이터(R1, R2, ... Rn), 그린 영상 데이터(G1, G2, ..., Gn) 및 블루 영상 데이터(B1, B2, ... Bn)로 이루진다. 이에 따라, 상기 레드 영상 데이터, 그린 영상 데이터 및 블루 영상 데이터의 각 비트는 전술한 3 비트 이진 데이터(Code_Data)로 조합될 수 있으며, 이후, 2개의 2 비트 이진 코드들(Code_A, Code_B)로 인코딩된다. 도 5에 도시된 바와 같이, 상기 레드 영상 데이터의 제1 비트(R1), 상기 그린 영상 데이터의 제1 비트(G1) 및 상기 블루 영상 데이터의 제1 비트(B1)들은 3비트 이진 코드(Code_Data)를 형성한다. 이후, 상기 3 비트 이진 코드(Code_Data)는 인코더에 의해 인코딩된다. 이와 유사하게, 상기 영상 데이터의 나머지(R2-RN, G2-GN 및 B2-BN)들도 인코딩된다. 즉, 상기한 3 비트 데이터("001", "101", "011", "100", "101" 및 "111")들은 상기 영상 데이터(R/G/B Data)를 나타내며, 구체적으로, 상기 레드 영상 데이터는 "010111"이고, 상기 그린 영상 데이터는 "001001"이고, 상기 블루 영상 데이터는 "111011"이다.

계속해서, 도 4 및 도 5를 참조하면, R1/G1/B1를 예로 들면, "101"은 3비트 이진 코드(Code_Data)의 값이다. 상기 제1 인코딩 전략(Set_1)에 따르면, 상기 3 비트 이진 코드(Code_Data)는 2개의 제1 코드들(Code_A, Code_B)로 나뉜다. 여기서, 상기 제1 코드(Code_A)는 "10"이고, 상기 제1 코드(Code_B)는 "01"이다. 상기한 동일한 인코딩 전략에 따라서 상기 3 비트 이진 코드들의 나머지도 유사하게 3개의 제1 코드들(Code_A, Code_B)로 인코딩된다. 이 방식에서, 상기 수신단은 상기 제1 코드들(Code_A, Code_B)의 디코딩을 통해 상기 원래의 영상 데이터(상기 원래의 3비트 이진 데이터)를 복원할 수 있다. 이로 인해, 상기 복원된 원래의 영상 데이터에 따라서 상기 표시장치가 구동된다. 이 실시예에 있어서, 상기 영상 데이터는 상기 제1 인코딩 전략(Set_1)에 따라서 인코딩되지만, 본 발명의 기술적 범위를 초과하지 않는 범위 내에서 또 다른 인코딩 전략을 선택할 수도 있다.

이와 같이, 영상 데이터의 비트 수를 알고 있다면, 그에 따라 화소를 인코딩하기 위해 필요한 서로 다른 위상을 갖는 클록 신호들의 수가 결정될 수 있음을 알 수 있다. 예를 들면, 10비트의 영상데이터(R/G/B Data)를 전송하기 위해서는, 서로 다른 위상을 갖는 24 클록(여기서, 24 클록=(3×10/3)×2 + 2 + 2)이 요구된다.

상기한 수학식에서, 상기 화소 데이터에 해당하는 클록 신호들(20 클록=(3×10/3)) 외에 2개의 추가 클록 신호들을 요구하는 3비트의 제어신호(STH/POL/LD)가 상기 데이터 전송과정에서 요구된다는 점을 주목할 필요가 있다. 또한, 상기 클록 신호의 상기 클록 정보는 "00"과 "11"의 조합으로 표시되고, 전송을 위해 두 개의 클록 신호들이 요구된다. 이에 따라, 동일한 클록 신호의 주파수 아래에서 10비트 영상 데이터(R/G/B Data)는 종래의 전송 인터페이스의 비트 레이트(bit rate)의 1.375(33클록/24클록)배의 비트 레이트를 갖는다.

도 6은 표시 패널에 적용된 제1 실시예를 도시한다.

상기 표시 패널은 타이머(60), 복수의 채널(Ch601, Ch602, ... Ch610), 복수의 전송 라인 쌍들(L601, L602, ... L610) 및 복수의 칼럼 드라이버들(CD601, CD602, ... CD610)을 포함한다. 상기 타이머(60)는 상기 채널들(Ch601-Ch610) 각각의 출력을 제어하고, 상기 전송 라인 쌍들(L601-L610)을 통해 상기 영상 데이터를 상기 컬럼 드라이버들(CD601-CD610)로 전송한다. 상기 표시 패널은 10개의 칼럼 드라이버들(CD601-CD610)을 포함하고, 각 칼럼 드라이버들(CD601-CD610)은 오직 하나의 전송 라인 쌍(L601-L610)이 요구됨을 도 6으로부터 명확히 알 수 있다. 그러므로, 상기 전체 표시 패널은 제어신호(STH/POL/LD)를 전송하기 위한 추가 제어 라인들 없이 오직 10개의 전송 라인 쌍들(L601-L610)만이 요구된다. 더구나, 상기 전송 라인 쌍들(L601-L610)의 로드가 용이하게 측정되고, 상기 전송라인 쌍들의 통해 전송되는 신호들은 서로 영향을 받지 않는다. 이 방식에서, 상기 표시패널은 고주파수에서 동작하는 제품을 지원할 수 있다.

도 7은 본 발명의 제1 실시예에 따른 데이터 수신 장치의 기능 블록도이다. 상기 데이터 수신 장치는 비교부(701, Comparison Unit), 클록 신호 검출부(702, Clock Signal Detector), 지연 락킹 루프부(Delayed Locked Loop unit: 703), 샘플 링부(Sampling unit: 704) 및 디코딩부(Decoding Unit: 705)를 포함한다. 상기 비교부(701)는 상기 샘플링부(704) 및 상기 디코딩부(705)에 각각 연결된다. 상기 클록 신호 검출부(702)는 상기 지연 락킹 루프부(703)에 연결된다. 상기 지연 락킹 루프부(703)는 상기 샘플링부(704)에 연결된다. 상기 샘플링부(704)는 상기 디코딩부(705)에 연결된다. 상기 비교부(701)는 인코딩된 신호 쌍(IN, INB)를 수신하며, 상기 신호(INB)는 상기 신호(IN)의 반전된 값을 갖는다. 또한, 상기 비교부(701)는 하이 레벨의 기준 전압(REF_H)을 수신하고, 로우 레벨의 기준 전압(REF_L)을 수신한다. 상기 비교부(701)는 상기 신호 입력 쌍(IN, INB)과 상기 두 개의 기준전압들(REF_H, REF_L)을 비교하고, 세 개의 레벨 지시(indication) 신호들(Hi, Mid 및 Lo)을 획득한다. 상기 세 개의 레벨 지시 신호들(Hi, Mid 및 Lo)은 상기 클록 신호 검출부(702) 및 상기 샘플링부(704) 모두로 입력된다. 상기 클록 신호 검출부(702)는 상기 입력된 지시 신호들(Hi, Mid 및 Lo)로부터 상기 클록 신호들(CLK)의 클록 정보를 추출한다. 이후, 상기 클록 신호 검출부(702)는 상기 추출된 상기 클록 신호들(CLK)의 클록 정보를 상기 지연 락킹 루프부(703)로 전송한다. 상기 지연 락킹 루프부(703)는 샘플링부(704)에 요구하는 위상을 갖는 클록신호들을 제공하기 위한 클록 신호에 따라서 서로 다른 위상을 갖는 복수의 클록신호들(CLK)을 생성한다. 또한, 상기 지연 락킹 루프부(703)는 클록 스큐(skew)를 방지하기 위하여 서로 다른 위상을 갖는 상기 클록 신호들 각각의 지연(delay)을 적절히 제어한다. 이에 따라, 상기 샘플링부(704)는 영상 데이터(R/G/B Data)를 정확하게 추출할 것이다. 이러한 서로 다른 위상을 갖는 클록 신호들을 이용하여, 상기 샘플링부(704)는 원하 는 레벨 지신 신호들(Hi, Mid 및 Lo)을 정확하게 샘플링할 수 있다. 이후, 상기 디코딩부(705)는 상기 정확한 레벨 지시 신호들(Hi, Mid 및 Lo)에 따라서 대응하는 영상 데이터(R/G/B Data) 및 제어신호들(STH/POL/LD)을 디코딩한다.

그러나, 상기 지연 락킹 루프부(703)는 일예이고, 본 발명을 한정하지는 않는다. 실제의 적용에서는, 상기 지연 락킹 루프부 대신 위상 락킹 루프(Phase Locked Loop: PLL)가 본 발명에 적용될 수도 있다. 예를 들면, 상기 PLL은 클록 신호의 데이터에 따라서 클록 신호를 생성하는데 적용되고, 상기 샘플링부는 상기 클록 신호를 대응하는 영상 데이터를 획득하기 위하여 상기 레벨 지시 신호를 샘플링하는데 사용할 수 있다.

도 8은 도 7에 도시된 데이터 수신 장치의 비교부(701) 및 상기 클록 신호 검출부(702)의 회로를 보여준다. 상기 추출된 클록 신호들(CLK)의 데이터는 상기 영상 데이터(R/G/B Data)를 추출하기 위한 서로 다른 위상을 갖는 복수의 클록 신호들을 생성하기 위해 상기 지연 락킹 루프부(703)로 전송된다. 이에 따라, 서로 다른 위상차를 갖는 신호들의 품질은 매우 중요하다. 그러므로, 본 실시예의 일면에 따르면, 차동 입력 회로(differential input circuit)가 상기 신호들의 노이즈 면역성을 향상시키기 위한 회로 설계로서 사용된다. 도 8에 도시된 바와 같이, 상기 회로도는 3개의 비교기(801, 802 및 803), 세 개의 디-플립플롭(D-flipflop: 811, 812 및 813)들, 2개의 지연부(Delay Unit: 821, 822), 2개의 오아 게이트들(OR gates: 831, 832) 및 하나의 앤드 게이트(841)를 포함하는 회로를 설명한다.

상기 제1 비교기(801)는 인코딩된 신호쌍(IN, INB)과, 2개의 기준 전압 들(REF_H, REF_L)을 수신한다. 상기 제1 비교기(801)의 출력단은 상기 제1 디-플립플롭(811)에 연결된다. 상기 제3 비교기(803)는 상기 인코딩된 신호쌍(IN, INB) 및 2개의 기준 전압들(REF_H, REF_L)을 수신하는 입력단과 상기 제2 디-플립플롭(812)에 연결된 출력단을 포함하는 인버터 타입의 비교기이다. 상기 제2 비교기(802)는 상기 인코딩된 신호쌍(IN, INB)을 수신한다. 상기 제1 디-플립플롭(811)은 공급 전압(VCC)을 수신하고, 상기 제1 지연부(821)의 출력단에 연결된 리셋 단자(R) 및 제1 오아게이트(831)와 상기 앤드 게이트(841)에 연결된 출력단자를 포함한다.

상기 제2 디-플립플롭(812)은 상기 공급 전압(VCC)을 수신하고, 상기 제1 지연부(821)의 상기 출력단에 연결된 리셋단자(R) 및 상기 제1 오아 게이트(831)와 상기 앤드 게이트(841)에 연결된 출력단을 포함한다. 상기 제1 오아 게이트(831)는 리셋 신호(RESET)를 수신하고, 상기 제1 지연부(821)의 입력단에 연결된 출력단을 포함한다. 상기 앤드 게이트(841)는 상기 제3 디-플립플롭(813)에 연결된 출력단을 포함한다. 상기 제3 디-플립플롭(813)은 상기 공급 전압(VCC)을 수신하고, 상기 제2 오아 게이트(832)의 출력단에 연결된 리셋 단자(R) 및 상기 제2 지연부(822)에 연결되어 클록 지시 신호(CKout)를 출력하는 출력단을 포함한다. 상기 제2 지연부(822)는 상기 제2 오아 게이트(832)에 연결된 출력단을 포함한다. 상기 제2 오아 게이트(832)는 상기 리셋 신호(RESET)를 수신한다.

도 9는 도 7에 도시된 다른 데이터 수신 장치의 비교부(701)와 클록 신호 검출부(702)의 회로를 보여주는 도면이다.

도 9에서 보여주는 회로구조는 차동입력을 적용하는 반면 도 8에서 보여주는 상기 전술한 회로구조는 차동 입력을 적용하지 않는다 점에서 도 9에서 보여주는 회로구조는 도 8에서 보여주는 전술한 회로구조와 다르다. 즉, 도 8에서 보여주는 회로구조는 인코딩된 신호 입력 쌍(IN, INB)의 수신을 요구하지만, 도 9에서 보여주는 회로구조는 오직 하나의 상기 인코딩된 신호(IN)의 수신을 요구된다. 그러나, 상기 도 9에서 보여주는 회로구조에 따른 상기 비교부(701)는 세 개의 기준 전압(REF_H, REF_L 및 REF_MID)을 요구한다. 상기 기준 전압(REF_MID)은 중간 레벨의 기준 전압이다. 도 9에 도시된 바와 같이, 상기 회로는 3개의 비교기들(901, 902, 903), 3개의 디-플립플롭(911, 912, 913), 2개의 지연부(921, 922), 2개의 오아 게이트(931, 932) 및 1개의 앤드 게이트(941)를 포함한다. 상기 제1 비교기(901)는 상기 인코딩된 신호(IN) 및 상기 기준 전압(REF_H)을 수신하고, 상기 디-플립플롭(911)에 연결된 출력단을 포함한다. 상기 제3 비교기(903)는 상기 인코딩된 신호(IN) 및 상기 기준 전압(REF_L)을 수신하는 입력단 및 상기 제2 디-플립플롭(912)에 연결된 출력단을 포함한다. 상기 제2 비교기(902)는 상기 인코딩된 신호(IN) 및 상기 기준 전압(REF_MID)을 수신한다. 상기 제1 디-플립플롭(911)은 공급전압(VCC)을 수신하고, 상기 제1 지연부(921)의 출력단에 연결된 리셋단(R) 및 상기 제1 오아 게이트(931)와 상기 앤드 게이트(941)에 연결되는 출력단을 포함한다. 상기 제2 디-플립플롭(912)는 상기 공급전압(VCC)을 수신하고, 상기 제1 지연부(921)의 출력단에 연결된 리셋단(R), 상기 제1 오아 게이트(931) 및 상기 앤드 게이트(941)에 연결되는 출력단을 포함한다. 또한, 상기 제1 오아 게이트(931)는 리셋 신호(RESET)를 수신하고, 상기 제1 지연부(921)의 입력단에 연결된 출력단을 포함한다. 상기 앤드 게이트(941)는 상기 제3 디-플립플롭(913)에 연결된 출력단을 포함한다. 상기 제3 디-플립플롭(913)은 상기 공급전압(VCC)을 수신하고, 상기 제2 오아 게이트(932)의 출력단에 연결되는 리셋단(R) 및 클록 지시 신호(CKout)을 출력하고 상기 제2 지연부(922)에 연결된 출력단을 포함한다. 상기 제2 오아 게이트(932)는 리셋 신호(RESET)를 더 수신한다. 또한, 전술한 실시예에 따라서 상기 비교부(701)와 클록 신호 검출부(702)를 기술하였으나, 상기 비교부(701)와 상기 클록 신호 검출부(702)들은 앞서 기술한 바와 같은 동일한 연결 관계로 한정할 필요는 없다는 점을 유의하여야 한다.

도 10은 본 발명의 제1 실시예에 따른 전송 신호의 또 다른 파형을 보여주는 도면이다. 상기 3 비트 이진 코드들(Code_Data)은 "111", "101", "100", "111", "001" 및 "101" 순으로 이루어진다.

상기 추출 회로(데이터 수신 회로)의 동작 원리에 대한 설명을 위하여 도 10과 함께 도 7, 8(또는 도 9)이 다시 참조된다.

먼저, 상기 비교기들(801-803 또는 901-903)은 상기 입력된 신호들과 상기 기준 전압들을 비교하고, 3개의 레벨 지시 신호들(Hi, Mid, Lo)을 출력한다.

상기 레벨 지시 신호들은 다음과 같이 출력된다.

상기 입력된 인코딩된 신호(IN)가 "00"일 때, 상기 3개의 레벨 지시 신호들(Hi, Mid, Lo)은 순차적으로 "0", "0", "0"로 된다. 상기 입력된 인코딩된 신호(IN)가 "01"일 때, 상기 3개의 레벨 지시 신호들(Hi, Mid, Lo)은 순차적으로 "0", "0", "1"로 된다.상기 입력된 인코딩된 신호(IN)가 "10"일 때, 상기 3개의 레 벨 지시 신호들(Hi, Mid, Lo)은 순차적으로 "0", "1", "1"로 된다. 그리고, 상기 입력된 인코딩된 신호(IN)가 "11"일 때, 상기 3개의 레벨 지시 신호들(Hi, Mid, Lo)은 순차적으로 "1", "1", "1"로 된다.

상기 하이 상태의 레벨 지시 신호(Hi)가 "0"에서 "1"로 변화될 때, 상기 하이의 레벨 검출 신호(H_det)는 "0"에서 "1"로 변환된다. 마찬가지로, 상기 로우 상태의 레벨 지시 신호(Lo)가 "0"에서 "1"로 변환될 때, 상기 로우 상태의 레벨 검출 신호(L_det)는 "0"에서 "1"로 변환된다.

상기 하이 레벨 검출 신호(H_det) 및 상기 로우 레벨 검출 신호(L_det)들이 다음 샘플링 신호의 한 주기에 축적되는 것을 피하기 위해, 상기 하이 레벨 검출 신호(H_det)가 "0"에서 "1"로 변화되거나, 또는 상기 로우 레벨 검출 신호(L_det)가 "0"에서 "1"로 변화된 이후, 상기 제1 지연부(도 8의 821, 또는 도 9의 921)는 상기 디-플립플롭(도 8의 811 또는 도 9의 911, 도 8의 812 또는 도 9의 912)에 저장된 상기 데이터가 리셋되도록 1 비트 주기보다 더 짧은 시간동안 상기 데이터를 지연시킨다. 상기 입력된 인코딩된 신호(IN)가 "00"에서 "11" 로 변환될 때, 상기 3개의 레벨 지시 신호(Hi, Mid, Lo)들은 "0", "0", "0"에서 "1", "1", "1"로 변환된다. 한편, 상기 하이 상태의 레벨 검출 신호(H_det)와 상기 로우 상태의 레벨 검출 신호(L_det)들은 모두 "0"에서 "1"로 변환된다. 그러면, 상기 논리 레벨 "1"을 갖는 신호가 상기 앤드 게이트(841 도는 941)로 부터 생성되고, 생성된 신호는 상기 디-플립플롭(813 또는 914)으로 입력된다. 이후, 상기 제3 디-플립플롭(813 또는 913)는 상기 앤드 게이트(841 또는 941)로부터 출력된 상기 신호에 따라서 클록 지시 신호(CKout)를 출력한다. 그러므로, 이때, 상기 클록 지시 신호(CKout)는 1이고, 이후, 상기 지연 락킹 루프부(703)는 상기 샘플링부와 연결되고 서로 다른 위상차를 갖는 클록 신호들을 생성하고, 다음 동작을 위해 생성된 신호들을 상기 샘플링부(704)에 제공한다. 상기 클록 지시 신호(CKout)가 다음 샘플링 신호의 한 주기에 축적되는 것을 피하기 위하여, 상기 클록 지시 신호가 "0"에서 "1"로 변화된 이후, 상기 제2 지연부(822)는 상기 디-플립플롭(813 또는 913)에 저장된 상기 데이터를 리셋하도록 1비트 주기보다 더 짧은 시간 동안 상기 데이터를 지연시킨다.

본 발명의 제 1 실시예에 따르면, 클록 신호와 데이터 신호를 포함하는 멀티 레벨의 전압을 전송하는 방법이 제안된다. 도 11에 도시된 바와 같이, 상기 전송 방법은 인코딩 단계(11A, Encoding Step) 및 추출 단계(11B, Extracting Step)를 포함한다. 3 비트 이진 코드는 2개의 2비트 제1 코드들을 포함한다. 상기 추출 단계(11B)에서, 상기 클록 신호의 정보는 상기 2개의 2비트 제1 코드들의 특정 포맷으로부터 검출된다.

요약하면, 본 발명에 따른 상기 클록 신호와 상기 데이터 신호를 모두 전송하는 높은 전송률의 인터페이스는 단일 전송 라인 쌍이 데이터와 함께 상기 클록 신호를 전송시키도록 이진 코드를 2개의 제1 코드들로 구분하는 특정한 인코딩 전략을 사용한다. 이것은 로드 및 전력 소비를 저감시킬 수 있고, 서로 다른 신호들 및 클록 스큐 간의 신호 간섭을 피할 수 있다. 비트 레이트를 증가시키기 위한 멀티 레벨에 따른 상기 인터페이스 및 이를 이용한 방법에 의하면, 종래의 다중 전송 라인 쌍들의 단점을 피할 수 있을 뿐만 아니라 전송효율이 종래의 점대점(point- to-point) 전송 기술보다 더 높다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 확실한 이해를 제공하도록 첨부한 도면이 포함되고, 첨부한 도면은 상세한 설명 부분이 구성되도록 구체화된다. 도면은 발명의 실시예를 도시하고, 본 발명의 원리를 설명하기 위해 상세한 설명과 함께 제공된다.

도 1은 통상의 LCD 패널에서의 전송 인터페이스의 도면이다.

도 2는 종래의 표시 패널에서의 다른 전송 인터페이스의 도면이다.

도 3은 종래 표시 패널의 또 다른 전소 인터페이스의 도면이다.

도 4는 본 발명의 제 1 실시예에 따른 3비트의 이진 코드의 인코딩 테이블을 보여주는 도면이다.

도 5는 본 발명의 제 1 실시예에 따른 전송 신호의 파형도를 보여주는 도면이다.

도 6은 표시 패널 환경에서 적용된 제 1 실시예를 나타낸 것이다.

도 7은 본 발명의 제 1 실시예에 따른 데이터 수신 장치의 기능 블록도이다.

도 8은 도 7에 도시된 상기 데이터 수신 장치의 비교부 및 상기 데이터 수신 장치의 클록 신호 검출부의 회로를 나타낸다.

도 9는 도 7에 도시된 다른 데이터 수신 장치의 비교부 및 상기 데이터 수신 장치의 클록 신호 검출부의 회로를 나타낸다.

도 10은 본 발명의 제 1 실시예에 따른 전송 신호의 다른 파형도이다.

도 11은 본 발명의 제 1 실시예에 따른 인코딩 단계와 추출 단계를 포함하는 방법을 도시한 플로우차트이다.

Claims (24)

1. 액정표시장치의 내부 패널에 적용되고, 클록과 데이터를 모두 전송하는 인터페이스에 있어서,

   상기 클럭과 상기 데이터가 인코딩된 멀티 레벨 전압 신호를 수신하고, 상기 멀티 레벨 전압 신호로부터 클록 정보를 추출하기 위해 상기 멀티 레벨 전압 신호로부터 연속하는 적어도 두 개의 전압 레벨을 검출하는 클록 검출 회로; 및

   상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 상기 멀티 레벨 전압 신호를 샘플링하고, 샘플링 결과에 따라서 영상 데이터를 추출하는 데이터 추출 회로를 포함하는 인터페이스.
2. 제1 항에 있어서,

   상기 멀티 레벨 전압 신호는 복수의 전압 레벨을 포함하고, 각 전압 레벨들은 m 비트(m≥2)의 이진 코드로 표시되는 것을 특징으로 하는 인터페이스.
3. 제2 항에 있어서,

   상기 연속하는 적어도 두 개의 전압 레벨은 2개의 연속적인 m 비트(m≥2) 이진코드들에 의해 표현되는 것을 특징으로 하는 인터페이스.
4. 제2 항에 있어서,

   상기 멀티 레벨 전압 신호를 수신하고, 상기 멀티 레벨 전압 신호와 기준 신호를 비교하여 멀티 전압 레벨들을 획득하는 비교 회로를 더 포함하는 것을 특징으로 하는 인터페이스.
5. 제4 항에 있어서,

   상기 데이터 추출 회로는,

   상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 서로 다른 위상을 갖는 복수의 클록 신호를 생성하는 지연 락킹 루프부;

   상기 비교 회로 및 상기 지연 락킹 루프부에 연결되고, 상기 샘플링 결과를 도출하는 서로 다른 위상을 갖는 상기 클록 신호들에 따라서 상기 멀티 레벨 전압 신호를 샘플링하는 샘플링부; 및

   상기 샘플링부에 연결되고, 상기 샘플링 결과를 수신하고, 상기 영상 데이터를 얻기 위해 상기 샘플링 결과를 디코딩하는 디코딩부를 포함하는 것을 특징으로 하는 인터페이스.
6. 제5 항에 있어서,

   상기 디코딩부는 룩업 테이블 또는 계산기인 것을 특징으로 하는 인터페이스.
7. 제6 항에 있어서,

   상기 룩업 테이블은 메모리에 저장되는 것을 특징으로 하는 인터페이스.
8. 제7 항에 있어서,

   상기 메모리는 비휘발성 메모리인 것을 특징으로 하는 인터페이스.
9. 제2 항에 있어서,

   상기 m은 2이고, 상기 연속하는 적어도 두 개의 전압 레벨은 연속적인 "00" 및 "11"에 의해 표현되는 것을 특징으로 하는 인터페이스.
10. 제1 항에 있어서,

    상기 연속하는 적어도 두 개의 전압 레벨은 오직 상기 클록 정보에 대응하고, 어떠한 영상 데이터와도 대응하지 않는 것을 특징으로 하는 인터페이스.
11. 액정표시장치의 내부 패널에 적용되고, 클록과 데이터를 모두 전송하는 인터페이스에 있어서,

    연속하는 적어도 두 개의 전압 레벨을 갖는 클록 정보를 멀티 레벨 전압 신호로 임베딩(embedding)하는 인코더; 및

    상기 멀티 레벨 전압 신호를 수신하고, 상기 멀티 레벨 전압 신호로부터 상기 클록 정보를 추출하기 위해 상기 연속하는 적어도 두 개의 전압 레벨을 검출하는 클록 검출 회로를 포함하는 인터페이스.
12. 제11 항에 있어서, 상기 인코더는 상기 멀티 레벨 전압 신호를 형성하기 위해 영상 데이터를 더 인코딩하는 것을 특징으로 하는 인터페이스.
13. 제12 항에 있어서,

    상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 상기 멀티 레벨 전압 신호를 샘플링하고 샘플링 결과에 따라서 상기 영상 데이터를 추출하는 데이터 추출 회로를 더 포함하는 것을 특징으로 하는 인터페이스.
14. 삭제
15. 제13 항에 있어서,

    상기 멀티 레벨 전압 신호는 복수의 전압레벨을 포함하고, 각 전압 레벨은 m 비트(m≥2) 이진 코드로 표시되는 것을 특징으로 하는 인터페이스.
16. 제15 항에 있어서,

    상기 멀티 레벨 전압 신호를 수신하고, 상기 멀티 레벨 전압 신호와 기준 신호를 비교하여 멀티 전압 레벨을 획득하는 비교 회로를 더 포함하는 것을 특징으로 하는 인터페이스.
17. 제16 항에 있어서,

    상기 데이터 추출 회로는,

    상기 클록 검출 회로에 연결되고, 상기 클록 정보에 따라서 서로 다른 위상을 갖는 복수의 클록 신호를 생성하는 지연 락킹 루프부;

    상기 비교 회로 및 상기 지연 락킹 루프부에 연결되고, 서로 다른 위상을 갖는 상기 클록 신호들에 따라서 상기 멀티 레벨 전압 신호를 샘플링하여 상기 샘플링 결과를 도출하는 샘플링부; 및

    상기 샘플링부에 연결되고, 상기 샘플링 결과를 수신하고 상기 샘플링 결과를 디코딩하여 상기 영상 데이터를 획득하는 디코딩부를 포함하는 것을 특징으로 하는 인터페이스.
18. 제17 항에 있어서,

    상기 디코딩부는 룩업 테이블 또는 계산기인 것을 특징으로 하는 인터페이스.
19. 제18 항에 있어서,

    상기 룩업 테이블은 메모리에 저장된 것을 특징으로 하는 인터페이스.
20. 제19 항에 있어서,

    상기 메모리는 비휘발성 메모리인 것을 특징으로 하는 인터페이스.
21. 삭제
22. 제11 항에 있어서,

    상기 연속하는 적어도 두 개의 전압 레벨은 2개의 연속적인 m 비트(m≥2) 이진 코드들로 구성된 것을 특징으로 하는 인터페이스.
23. 제22 항에 있어서,

    상기 m은 2이고, 상기 연속하는 적어도 두 개의 전압 레벨은 연속적인 "00" 및 "11"에 의해 표현되는 것을 특징으로 하는 인터페이스.
24. 제11 항에 있어서, 상기 연속하는 적어도 두 개의 전압 레벨은 오직 상기 클록 정보에 대응하고 어떤 영상 데이터와도 대응하지 않는 것을 특징으로 하는 인터페이스.

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