KR100973720B1

KR100973720B1 - Latch circuit for semiconductor memory device

Info

Publication number: KR100973720B1
Application number: KR1020080092239A
Authority: KR
Inventors: 김홍겸
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-09-19
Filing date: 2008-09-19
Publication date: 2010-08-04
Also published as: KR20100033183A

Abstract

본 발명은 입력신호의 상태 변화와 무관하게 정상적으로 래치 동작을 수행할 수 있는 래치 회로에 관한 것이다. 본 발명의 래치 회로는, 크로스-커플 방식의 래치에서, 출력노드에서 접지전원까지 연결되는 전류통로를 형성시키고, 입력신호의 상태변화와 무관하게 래치동작이 지속적으로 이루어지도록 제어하는 것을 특징으로 한다. 이러한 구성에 따르면 본 발명은 입력신호의 홀드 타임이 부족한 상황에서도 크로스-커플 래치 동작이 중지되지 않게 되면서 항상 확실한 레벨의 출력신호를 발생하게 된다. 따라서 본 발명은 래치동작에서 요구되는 홀드 타임의 제한을 해결하게 되고, 불확실한 레벨의 출력 발생을 억제하는 효과를 얻는다.The present invention relates to a latch circuit capable of performing a latch operation normally regardless of a state change of an input signal. The latch circuit of the present invention is characterized in that, in the cross-coupled latch, the current path is connected from the output node to the ground power supply, and the latch operation is continuously performed regardless of the state change of the input signal. . According to this configuration, the present invention always generates a certain level of output signal while the cross-couple latch operation is not stopped even when the hold time of the input signal is insufficient. Accordingly, the present invention solves the limitation of the hold time required in the latching operation, and has the effect of suppressing the occurrence of an uncertain level of output.

반도체, 메모리장치, 래치, 홀드 타임, 크로스-커플 방식 Semiconductors, Memory Devices, Latches, Hold Time, Cross-Coupled

Description

LATCH CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 입력신호의 상태 변화와 무관하게 정상적으로 래치 동작을 수행할 수 있는 래치 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a latch circuit capable of performing a latch operation normally regardless of a state change of an input signal.

반도체 메모리장치에서 많이 사용되어지는 래치회로는, 일반적으로 클럭신호의 라이징에지 또는 폴링에지에 동기시켜서 데이터를 입출력시키는 방식을 사용한다. BACKGROUND ART A latch circuit commonly used in a semiconductor memory device uses a method of inputting and outputting data in synchronization with a rising or falling edge of a clock signal.

상기 클럭신호를 이용하여 데이터를 입력받는 데이터 래치에서는 안정적인 데이터의 래치를 위해서, 클럭신호의 천이시점 이전의 일정구간 전에 데이터신호가 입력되어야 하며, 클럭신호의 천이시점 이후의 일정구간 동안 데이터신호의 입력이 지속되어야 한다. 이때 클럭신호의 천이시점 이전의 일정구간 전에 데이터 신호가 입력되어야 하는 시간을 데이터신호의 셋업 타임(SETUP TIME)이라고 한다. 그리고 클럭신호의 천이시점 이후의 일정구간 동안 데이터신호의 입력이 이루어져야 하는 시간을 데이터신호의 홀드타임(HOLD TIME)이라고 한다. In the data latch that receives data using the clock signal, the data signal must be input before a certain period before the transition point of the clock signal for the stable data latch, and the data signal must be input for a certain period after the transition point of the clock signal. The input must continue. At this time, the time at which the data signal is input before a predetermined period before the clock signal transition point is referred to as a setup time of the data signal. The time at which the data signal is input for a certain period after the clock signal transition time is called a hold time of the data signal.

따라서 클럭신호에 동기되어 래치되는 데이터 래치에 데이터가 안정적으로 래치되기 위해서는 클럭신호의 셋업 타이밍 구간 전에 데이터의 입력이 이루어져야 한다. 마찬가지로 최소한 홀드 타이밍 구간 동안 데이터의 입력이 유지되어야 안정적으로 데이터 신호가 데이터 래치에 래치될 수 있는 것이다.Therefore, in order to stably latch data to the data latch latched in synchronization with the clock signal, data must be input before the clock signal setup timing interval. Likewise, data input can be reliably latched in the data latch only if data input is maintained for at least the hold timing period.

도 1은 종래 기술에 의한 반도체 메모리장치의 래치회로를 도시하고 있다.1 shows a latch circuit of a semiconductor memory device according to the prior art.

종래의 래치회로는, 크게 데이터를 입력하기 위한 입력단을 구성하는 NMOS 트랜지스터(17,18)와, 클럭신호를 입력받아 출력노드(OUT,OUTB)에 공급전압(VDD)을 프리차지하는 프리차지부를 구성하는 PMOS 트랜지스터(10,14)와, 출력노드(OUT,OUTB)의 신호를 크로스-커플(CROSS-COUPLE) 시켜서 래치하는 래치부를 구성하는 PMOS 트랜지스터(11,12,13)와 NMOS 트랜지스터(15,16) 그리고 클럭신호에 응답하여 전원소스를 제어하는 스위칭 트랜지스터인 NMOS 트랜지스터(19)를 포함하여 구성된다.Conventional latch circuits include NMOS transistors 17 and 18 that form an input stage for large data input, and a precharge unit that receives a clock signal and precharges the supply voltage VDD to the output nodes OUT and OUTB. The PMOS transistors 10, 14, and the PMOS transistors 11, 12, 13, and the NMOS transistors 15, which constitute a latch unit which cross-couples and latches signals of the output nodes OUT and OUTB. 16) and an NMOS transistor 19 which is a switching transistor for controlling a power source in response to a clock signal.

이와 같이 구성되는 종래의 래치회로는, 일반적인 크로스-커플 방식의 차동 입력을 갖는 래치로써, 입력되는 신호의 차이에 데이터를 입력받는 트랜지스터의 트랜스컨덕턴스(TRANSCONDUCTANCE)의 비를 다르게 함으로서 상기 래치부를 동작시킨다. The conventional latch circuit configured as described above is a latch having a differential cross-coupled input of a general type, and operates the latch unit by varying the ratio of the transconductance of a transistor receiving data to a difference of an input signal. .

즉, 클럭신호(CLOCK)에 의하여 활성화되고, 활성화된 상태에서 입력신호(IN)를 래치하여 출력하게 된다. 상기 클럭신호가 하이상태로 천이하게 되면, 입력신호(IN)를 입력하여 출력신호(OUT,OUTB)를 생성하게 된다.That is, the signal is activated by the clock signal CLOCK, and the input signal IN is latched and output in the activated state. When the clock signal transitions to a high state, the input signal IN is input to generate output signals OUT and OUTB.

일 예로, 클럭신호(CLOCK)와 입력신호(IN)가 모두 로우상태를 유지할 때, 공급전원과 연결되고 있는 PMOS 트랜지스터(10,14)가 턴-온 상태를 갖으면서 출력노드(OUT,OUTB)에 프리차지된다. 이 동작으로 래치부는 논리 하이값을 래치한다. 그리고 전류통로를 형성하는 NMOS 트랜지스터(19)가 턴-오프 상태를 갖기 때문에, 출력신호(OUT)는 입력신호와 무관하게 출력노드(OUT)의 래치값(논리 하이값)을 유지하게 된다.For example, when both the clock signal CLOCK and the input signal IN remain low, the PMOS transistors 10 and 14 connected to the power supply have the turn-on state and the output nodes OUT and OUTB. Precharged to In this operation, the latch unit latches a logic high value. Since the NMOS transistor 19 forming the current path has a turn-off state, the output signal OUT maintains the latch value (logical high value) of the output node OUT regardless of the input signal.

그리고 도 2에 도시하고 있는 바와 같이, 클럭신호(CLOCK)가 하이상태로 전환되고, 입력신호(IN)는 계속해서 로우상태를 유지할 때, 입력단의 NMOS 트랜지스터(17)는 턴-오프 동작상태를 갖고, 입력단의 NMOS 트랜지스터(18)는 턴-온 동작상태를 갖는다. 그리고 클럭신호가 하이상태이므로, NMOS 트랜지스터(19)도 턴-온 동작상태를 갖는다. 이때 NMOS 트랜지스터(18,19)를 통해서 접지전원까지의 전류 통로가 형성되면서, 래치부의 래치값을 논리 로우값으로 만든다. 따라서 출력신호(OUT)는 로우상태로 천이된다.As shown in FIG. 2, when the clock signal CLOCK is switched to the high state and the input signal IN continues to be low, the NMOS transistor 17 at the input terminal is turned off. In addition, the NMOS transistor 18 at the input stage has a turn-on operating state. Since the clock signal is high, the NMOS transistor 19 also has a turn-on operating state. At this time, the current path to the ground power supply is formed through the NMOS transistors 18 and 19, thereby making the latch value of the latch portion a logic low value. Therefore, the output signal OUT transitions to the low state.

이러한 상태에서 클럭신호(CLOCK)는 계속해서 하이상태를 유지하고, 입력신호(IN)가 하이상태로 천이되면, 입력단의 NMOS 트랜지스터(17)가 턴-온된다. 그리고 입력단의 NMOS 트랜지스터(18)는 턴-오프된다. 이때 출력신호(OUT)는 계속해서 로우상태를 유지한다.In this state, the clock signal CLOCK continues to be in a high state, and when the input signal IN transitions to a high state, the NMOS transistor 17 of the input terminal is turned on. The NMOS transistor 18 at the input is turned off. At this time, the output signal OUT continues to be low.

다시 클럭신호(CLOCK)가 하이상태에서 로우상태로 천이되고, 입력신호(IN)는 계속해서 하이상태를 유지할 때, PMOS 트랜지스터(10,14)가 턴-온 상태가 되면서 다시 프리차지 동작이 수행되면서 출력신호(OUT)는 하이상태로 전환된다.When the clock signal CLOCK transitions from a high state to a low state and the input signal IN continues to be in a high state, the precharge operation is performed again as the PMOS transistors 10 and 14 are turned on. As a result, the output signal OUT is switched to the high state.

이와 같이 종래의 래치회로는, 클럭신호(CLOCK)에 의하여 활성화되고, 활성화된 상태에서 입력신호(IN)를 래치하여 출력하게 된다. 상기 클럭신호가 하이상태로 천이하게 되면, 입력신호(IN)를 입력하여 출력신호(OUT,OUTB)를 생성하게 된다. In this manner, the conventional latch circuit is activated by the clock signal CLOCK, and latches and outputs the input signal IN in the activated state. When the clock signal transitions to a high state, the input signal IN is input to generate output signals OUT and OUTB.

그러나 종래의 래치회로는 도 3에 도시하고 있는 바와 같이, 홀드 타임이 충분하지 못할 때, 출력신호에 에러가 발생되는 문제가 있다. However, the conventional latch circuit has a problem that an error occurs in the output signal when the hold time is not sufficient, as shown in FIG.

즉, 상기 입력단을 구성하는 NMOS 트랜지스터(17,18)는 입력신호를 센싱하거나 래치 동작을 위한 전류 통로 기능을 수행한다. 일 예로, 도 2에 도시하고 있는 바와 같이 홀드 타임이 충분한 경우에서는 입력신호의 센싱과 래칭동작에 에러가 발생되지 않는다. That is, the NMOS transistors 17 and 18 constituting the input terminal sense a input signal or perform a current path function for a latch operation. For example, as shown in FIG. 2, when the hold time is sufficient, no error occurs in sensing and latching of the input signal.

그러나 도 3에 도시하고 있는 바와 같이 홀드 타임이 충분하지 않은 경우에서는 출력 데이터 에러를 유발하거나 과도한 파워를 흐르게 하는 오동작을 발생한다. 이것은 입력단을 구성하는 NMOS 트랜지스터(17,18)가 동작 기능 수행 중에, 래치 동작을 위한 전류 통로의 기능을 특정 부분에서 수행하지 못함에서 발생된다. However, as shown in FIG. 3, when the hold time is not sufficient, a malfunction occurs that causes an output data error or causes excessive power to flow. This occurs because the NMOS transistors 17 and 18 constituting the input stage do not perform the function of the current path for the latch operation in the specific portion during the operation function.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 크로스 커플 방식의 래치에서 입력상태의 변화와 관계없이 래치 동작을 위한 전류 통로 기능이 정상적으로 이루어질 수 있는 반도체 메모리장치의 래치회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a latch circuit of a semiconductor memory device in which a current path function for a latch operation can be normally performed regardless of a change in an input state in a cross-coupled latch. .

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 래치회로는, 크로스-커플 방식의 래치에서, 출력노드에서 접지전원까지 연결되는 전류통로를 형성시키고, 입력신호의 상태변화와 무관하게 래치동작이 지속적으로 이루어지도록 제어하는 래치회로를 포함하는 것을 특징으로 한다.In the latch circuit of the semiconductor memory device according to the present invention for achieving the above object, in the latch of the cross-couple method, to form a current path from the output node to the ground power supply, the latch operation regardless of the state change of the input signal It characterized in that it comprises a latch circuit for controlling to be made continuously.

또한 본 발명의 다른 실시예에 따른 래치회로는, 출력노드에 전원전압을 프리차지시키는 프리차지부; 차동 입력신호를 입력하는 입력부; 클럭신호가 인에이블되면, 상기 입력부의 차동 입력에 대응하여 상기 출력노드의 값을 래치시키는 래치부; 상기 출력노드에서 접지전원까지 연결되는 전류 통로를 형성하는 전류 통로부를 포함하여 구성하는 것을 특징으로 한다.In addition, the latch circuit according to another embodiment of the present invention, the precharge unit for precharging the power supply voltage to the output node; An input unit for inputting a differential input signal; A latch unit configured to latch a value of the output node in response to a differential input of the input unit when a clock signal is enabled; It characterized in that it comprises a current path portion for forming a current path connected from the output node to the ground power source.

본 발명의 래치 회로는, 크로스-커플 방식의 래치에서, 출력노드에서 접지전 원까지 연결되는 전류통로를 형성시키고, 입력신호의 상태변화와 무관하게 래치동작이 지속적으로 이루어지도록 제어하는 것을 특징으로 한다. 이러한 구성에 따르면 본 발명은 입력신호의 홀드 타임이 부족한 상황에서도 크로스-커플 래치 동작이 중지되지 않게 되면서 항상 확실한 레벨의 출력신호를 발생하게 된다. 따라서 본 발명은 래치동작에서 요구되는 홀드 타임의 제한을 해결하게 되고, 불확실한 레벨의 출력 발생을 억제하는 효과를 얻는다.In the latch circuit of the present invention, in the cross-coupled latch, the current path is connected from the output node to the ground power source, and the latch operation is continuously performed regardless of the state change of the input signal. do. According to this configuration, the present invention always generates a certain level of output signal while the cross-couple latch operation is not stopped even when the hold time of the input signal is insufficient. Accordingly, the present invention solves the limitation of the hold time required in the latching operation, and has the effect of suppressing the occurrence of an uncertain level of output.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 래치회로에 대해서 자세하게 살펴보기로 한다.Hereinafter, a latch circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리장치의 래치회로도를 도시하고 있다.4 illustrates a latch circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

본 발명의 래치회로는, 데이터를 입력하기 위한 입력부(80), 출력노드(OUT,OUTB)에 공급전압(VDD)을 프리차지하는 프리차지부(50), 출력노드(OUT,OUTB)에 프리차지된 신호를 상기 입력부(80)의 차동 입력에 대응하여 한쪽은 현재의 전위를 다른 쪽은 반대로 천이시키는 크로스-커플(CROSS-COUPLE) 방식의 래치부(60,70), 그리고 상기 래치부(60,70)가 입력부(80)의 입력신호 변화와 무관하게 항상 래치 동작을 수행할 수 있도록 전류 통로를 형성하는 전류통로부(90), 클럭신호에 응답하여 전원소스를 제어하는 스위칭 트랜지스터인 NMOS 트랜지스터(31)를 포함하여 구성한다.The latch circuit of the present invention is precharged to the input unit 80 for inputting data, the precharge unit 50 for precharging the supply voltage VDD to the output nodes OUT and OUTB, and the output nodes OUT and OUTB. A latch unit 60 and 70 of a cross-coupling system in which one side of the signal transitions from the current potential to the other side in response to the differential input of the input unit 80, and the latch unit 60 NMOS transistor which is a switching transistor for controlling a power source in response to a clock signal, and a current path unit 90 for forming a current path so that 70 can always perform a latch operation regardless of a change in an input signal of the input unit 80. It comprises a 31.

상기 입력부(80)는, 두개의 NMOS 트랜지스터(27,30)로 구성되고, 게이트단자로 입력신호(IN,INB)를 입력하고, 드레인단은 상기 래치부(70)에 연결되고, 소스단은 공통단자로 연결됨과 동시에 상기 NMOS 트랜지스터(31)의 드레인단에 연결되어진다. 상기 입력부(80)는, 상기 두개의 트랜지스터를 통해서 신호(IN,INB)를 차동 입력한다. 상기 입력부(80)는, 신호를 입력하는 기능 외에도, 래치부(60,70)의 래치 동작을 위해 전류 통로 역할도 수행한다.The input unit 80 includes two NMOS transistors 27 and 30, inputs input signals IN and INB to gate terminals, a drain terminal is connected to the latch unit 70, and a source terminal is The common terminal is connected to the drain terminal of the NMOS transistor 31 at the same time. The input unit 80 differentially inputs signals IN and INB through the two transistors. In addition to the function of inputting a signal, the input unit 80 also serves as a current path for the latch operation of the latch units 60 and 70.

상기 스위칭 트랜지스터인 NMOS 트랜지스터(31)는, 게이트단자로 클럭신호(CLOCK)를 입력하고, 소스단은 접지전원에 연결된다. 상기 스위칭 트랜지스터는, 클럭신호에 동기하여 래치부가 래치 동작이 수행될 수 있도록 제어하는 구성이다.The NMOS transistor 31, which is the switching transistor, receives a clock signal CLOCK through a gate terminal, and a source terminal is connected to a ground power source. The switching transistor is configured to control the latch unit to perform a latch operation in synchronization with a clock signal.

상기 전류 통로부(90)는, 상기 입력부(80)와 연계되어 상기 입력부(80)가 갖는 전류 통로 기능을 보조한다. 이를 위해서 상기 NMOS 트랜지스터(27)의 드레인단과 소스단에 공통적으로 연결되고, 게이트단을 상기 래치부와 연결하고 있는 NMOS 트랜지스터(28)와, 상기 NMOS 트랜지스터(30)의 드레인단과 소스단에 공통적으로 연결되고, 게이트단을 상기 래치부와 연결하고 있는 NMOS 트랜지스터(29)로 구성된다. The current path unit 90 is connected to the input unit 80 to assist the current path function of the input unit 80. To this end, the NMOS transistor 28 is commonly connected to the drain terminal and the source terminal of the NMOS transistor 27, and the gate terminal is connected to the latch unit, and the drain terminal and the source terminal of the NMOS transistor 30 are common to each other. And an NMOS transistor 29 having a gate end connected to the latch unit.

상기 NMOS 트랜지스터(28)는, 특히 상기 입력부(80)의 트랜지스터(27)가 일시적으로 전류 통로 기능을 수행하지 못하는 경우에도 래치부(60,70)의 래치 동작을 위하여 전류 통로 기능을 수행하기 위한 소자이다. 마찬가지로 상기 NMOS 트랜 지스터(29)는, 특히 상기 입력부(80)의 트랜지스터(30)가 일시적으로 전류 통로 기능을 수행하지 못하는 경우에도 래치부(60,70)의 래치 동작을 위하여 전류 통로 기능을 수행하기 위한 소자이다.The NMOS transistor 28 is particularly suitable for performing the current path function for the latch operation of the latch parts 60 and 70 even when the transistor 27 of the input part 80 temporarily fails to perform the current path function. Element. Similarly, the NMOS transistor 29 performs a current path function for the latch operation of the latch parts 60 and 70, especially when the transistor 30 of the input part 80 temporarily does not perform the current path function. It is an element for doing this.

상기 프리차지부(50)는, 공급전원에 연결되어진 두개의 PMOS 트랜지스터(20,24)로 구성되어진다. 상기 PMOS 트랜지스터(20,24)는, 게이트단자로 클럭신호를 입력받도록 구성되어, 클럭신호에 동기되어 전원전압을 출력노드(OUT,OUTB)에 프리차지시킨다.The precharge unit 50 is composed of two PMOS transistors 20 and 24 connected to a supply power source. The PMOS transistors 20 and 24 are configured to receive a clock signal through a gate terminal, and precharge the power supply voltage to the output nodes OUT and OUTB in synchronization with the clock signal.

상기 래치부(60,70)는, 크로스-커플 방식으로 연결되고 있다. 상기 래치부(60,70)는, 도시하고 있는 도면에서 두개의 블록으로 구분하고 있으나, 이것은 설명의 편의를 위한 것이고, 상기 래치부(60,70)의 동작은 같이 연동하여 이루어진다. 상기 래치부(60)는, 세개의 PMOS 트랜지스터(21,22,23)로 이루어진다. 하나의 PMOS 트랜지스터(22)는 클럭신호를 게이트단자로 입력하고, 소스단자와 드레인단자에 각각 PMOS 트랜지스터(21,23)의 게이트단자를 연결하고 있다. 상기 PMOS 트랜지스터(21)는 공급전원과 출력노드(OUTB) 사이에 연결되고, 다른 PMOS 트랜지스터(23)는 공급전원과 출력노드(OUT) 사이에 연결되어진다. 그리고 상기 PMOS 트랜지스터(21,23)의 게이트단자는 출력노드(OUT,OUTB)에 크로스-커플 방식으로 연결되고 있다. 또한 래치부(70)는, 두개의 NMOS 트랜지스터(25,26)로 구성되고 있다. 상기 NMOS 트랜지스터(25,26)는 출력노드(OUTB,OUT)와 입력부(80) 사이에 크로스-커플 방식으로 연결되고 있다.The latch units 60 and 70 are connected in a cross-coupled manner. Although the latch units 60 and 70 are divided into two blocks in the drawing, this is for convenience of description, and the latch units 60 and 70 operate in conjunction with each other. The latch unit 60 includes three PMOS transistors 21, 22, and 23. One PMOS transistor 22 inputs a clock signal to the gate terminal, and connects the gate terminals of the PMOS transistors 21 and 23 to the source terminal and the drain terminal, respectively. The PMOS transistor 21 is connected between a supply power supply and an output node OUTB, and the other PMOS transistor 23 is connected between a supply power supply and an output node OUT. The gate terminals of the PMOS transistors 21 and 23 are connected to the output nodes OUT and OUTB in a cross-coupled manner. The latch unit 70 is composed of two NMOS transistors 25 and 26. The NMOS transistors 25 and 26 are connected in a cross-coupled manner between the output nodes OUTB and OUT and the input unit 80.

다음은 상기와 같이 구성되어지는 본 발명에 따른 래치 회로의 동작과정을 살펴본다.The following describes the operation of the latch circuit according to the present invention configured as described above.

본 발명은 크로스-커플 방식의 차동 입력을 갖는 래치로써, 입력되는 신호의 차이에 데이터를 입력받는 트랜지스터의 트랜스컨덕턴스(TRANSCONDUCTANCE)의 비를 다르게 함으로서 상기 래치부를 동작시킨다. The present invention is a latch having a differential input of a cross-couple method, and operates the latch unit by varying the ratio of the transconductance (TRANSCONDUCTANCE) of the transistor receiving data to the difference of the input signal.

따라서 클럭신호(CLOCK)와 입력신호(IN)가 모두 로우상태를 유지할 때, 공급전원과 연결되고 있는 PMOS 트랜지스터(20,24)가 턴-온 상태를 갖으면서 출력노드(OUT,OUTB)에 전원전압이 프리차지된다. 이 동작으로 래치부(60,70)는 논리 하이값을 래치한다. 그리고 전류통로를 형성하는 NMOS 트랜지스터(31)가 턴-오프 상태를 갖기 때문에, 출력신호는 입력신호와 무관하게 출력노드(OUT)의 래치값(논리 하이값)을 유지하게 된다.Therefore, when both the clock signal CLOCK and the input signal IN remain low, the PMOS transistors 20 and 24 connected to the supply power supply are turned on while the power supply to the output nodes OUT and OUTB is turned on. The voltage is precharged. In this operation, the latch sections 60 and 70 latch a logic high value. Since the NMOS transistor 31 forming the current path has a turn-off state, the output signal maintains the latch value (logical high value) of the output node OUT regardless of the input signal.

그리고 클럭신호(CLOCK)가 하이상태로 천이되고, 입력신호(IN)는 계속해서 로우상태를 유지할 때, 입력단의 NMOS 트랜지스터(27)는 턴-오프 동작상태를 갖고, 입력단의 NMOS 트랜지스터(30)는 턴-온 동작상태를 갖는다. 그리고 클럭신호가 하이상태이므로, NMOS 트랜지스터(31)도 턴-온 동작상태를 갖는다. 이때 NMOS 트랜지스터(30,31)를 통해서 접지전원까지의 전류 통로가 형성되면서, 래치부의 출력노 드(OUT) 래치값을 논리 로우값으로 만든다. 따라서 출력신호(OUT)는 로우상태로 천이된다.When the clock signal CLOCK transitions to a high state and the input signal IN continues to be in a low state, the NMOS transistor 27 of the input terminal has a turn-off operation state and the NMOS transistor 30 of the input terminal. Has a turn-on operating state. Since the clock signal is high, the NMOS transistor 31 also has a turn-on operating state. At this time, the current path to the ground power supply is formed through the NMOS transistors 30 and 31, thereby making the latch value of the output node OUT of the latch portion a logic low value. Therefore, the output signal OUT transitions to the low state.

이러한 상태에서 클럭신호(CLOCK)는 계속해서 하이상태를 유지하고, 입력신호(IN)가 하이상태로 천이되면, 입력단의 NMOS 트랜지스터(27)가 턴-온된다. 그리고 입력단의 NMOS 트랜지스터(30)는 턴-오프된다. 이때 출력신호(OUT)는 계속해서 로우상태를 유지한다.In this state, the clock signal CLOCK continues to be in a high state, and when the input signal IN transitions to a high state, the NMOS transistor 27 at the input terminal is turned on. The NMOS transistor 30 at the input terminal is turned off. At this time, the output signal OUT continues to be low.

다시 클럭신호(CLOCK)가 하이상태에서 로우상태로 천이되고, 입력신호(IN)는 계속해서 하이상태를 유지할 때, PMOS 트랜지스터(20,24)가 턴-온 상태가 되면서 다시 프리차지 동작이 수행되면서 출력신호(OUT)는 하이상태로 전환된다.When the clock signal CLOCK transitions from the high state to the low state and the input signal IN continues to be in the high state, the PMOS transistors 20 and 24 are turned on and the precharge operation is performed again. As a result, the output signal OUT is switched to the high state.

한편, 상기와 같은 동작은 충분한 셋업 타임과 홀드 타임을 가지는 경우이다. 이 경우에는 종래와 마찬가지로 당연히 정상적으로 래치의 동작이 이루어진다. 그러나 홀드 타임이 충분하지 않은 경우에 종래에는 도 3에서와 같이 불확실한(UNCERTAIN) 레벨의 출력을 유지하는 경우가 발생되었다.On the other hand, the above operation is a case having a sufficient setup time and hold time. In this case, as in the prior art, the latch is normally operated normally. However, in the case where the hold time is not sufficient, a case of maintaining an output of an uncertain (UNCERTAIN) level as in FIG. 3 has conventionally occurred.

이와 같은 경우에서도 본 발명은 래치의 정상적인 동작이 이루어진다. 즉, 클럭신호가 로우상태에서 하이상태로 천이되고 있고, 충분한 홀드 타임이 유지되지 않은 상태에서 입력신호(IN)가 로우상태에서 하이상태로 천이되어버리는 경우에도 본 발명은 도 5에 도시하고 있는 바와 같이, 완전한 로우 레벨의 출력신호(OUT)를 발생한다.Even in such a case, the present invention performs the normal operation of the latch. That is, even when the clock signal is transitioned from the low state to the high state, and the input signal IN transitions from the low state to the high state in a state where sufficient hold time is not maintained, the present invention is shown in FIG. As shown, a complete low level output signal OUT is generated.

이 동작을 자세히 살펴보면, 클럭신호가 로우상태일 때, 프리차지부(50)는 충분히 전원전압을 출력노드(OUT,OUTB)에 프리차지시킨다. 이 상태에서 클럭신호가 하이신호로 인에이블되면, 래치부(60,70)에 래치된 하이 논리값을 출력하게 된다.Looking at this operation in detail, when the clock signal is in a low state, the precharge unit 50 sufficiently precharges the power supply voltage to the output nodes OUT and OUTB. In this state, when the clock signal is enabled as the high signal, the high logic value latched to the latch units 60 and 70 is output.

그러나 입력신호(IN)가 로우상태를 갖고 있고, 다른 입력신호(INB)는 상기 입력신호와 상반된 하이상태를 갖는다. 따라서 NMOS 트랜지스터(30)의 게이트단자에는 하이신호가 인가되면서 상기 NMOS 트랜지스터(30)는 턴-온 상태를 갖는다. However, the input signal IN has a low state and the other input signal INB has a high state opposite to the input signal. Therefore, while the high signal is applied to the gate terminal of the NMOS transistor 30, the NMOS transistor 30 is turned on.

이러한 동작으로 래치부(60,70)의 출력노드(OUT)에 래치된 하이레벨을 유지하는 전류는, 상기 턴-온 상태의 NMOS 트랜지스터(30)와 하이논리의 클럭신호에 의해 이미 턴-온 상태를 갖는 스위칭 트랜지스터(31)를 경유하여 접지전원으로 흐르게 된다.In this operation, the current holding the high level latched to the output node OUT of the latch units 60 and 70 is already turned on by the NMOS transistor 30 in the turn-on state and the high logic clock signal. It flows to the ground power supply via the switching transistor 31 which has a state.

한편, 상기 출력노드(OUT)에 래치된 하이레벨신호가 상기 NMOS 트랜지스터(30)와 스위칭 트랜지스터(31)를 경유하여 접지전원으로 충분히 흐르기 전에, 입력신호(IN)가 로우상태에서 하이상태로 천이되어버리는 경우가 발생된다. 이때 상기 NMOS 트랜지스터(30)의 게이트단자에는 입력신호(INB)에 따른 로우신호가 제공되면서 상기 NMOS 트랜지스터(30)가 오프 상태로 전환되어버린다.On the other hand, before the high level signal latched to the output node OUT flows sufficiently to the ground power supply through the NMOS transistor 30 and the switching transistor 31, the input signal IN transitions from the low state to the high state. A case of becoming occurs. At this time, the NMOS transistor 30 is turned off while the low signal corresponding to the input signal INB is provided to the gate terminal of the NMOS transistor 30.

그러나 상기 NMOS 트랜지스터(30)와 병렬 연결되고 있고, 보조적인 전류 통로 기능을 수행하는 전류 통로부(80)의 NMOS 트랜지스터(29)가 턴-온 상태를 유지하므로서, 상기 NMOS 트랜지스터(29)와 스위칭 트랜지스터(31)를 경유하는 전류통로가 유지되어진다. 이렇게 하여 출력노드(OUT)에 래치된 하이레벨신호가 상기 NMOS 트랜지스터(29)와 스위칭 트랜지스터(31)를 경유하여 접지전원으로 충분히 흐르게 되면서, 상기 래치부(60,70)의 출력신호는 로우신호로 전환되어진다. However, the NMOS transistor 29 of the current path unit 80 which is connected in parallel with the NMOS transistor 30 and performs an auxiliary current path function remains turned on, thereby switching with the NMOS transistor 29. The current path through the transistor 31 is maintained. In this way, the high level signal latched to the output node OUT is sufficiently flowed to the ground power supply via the NMOS transistor 29 and the switching transistor 31, and the output signal of the latch units 60 and 70 is a low signal. Is converted to.

이때의 동작상태를 도 5에 도시하고 있다. 따라서 본 발명은 전류통로부(80)를 추가하므로서, 래치 동작이 입력부(80)의 입력신호 변화상태에 관계없이 지속적으로 이루어지게 된다. 따라서 출력신호는 불확실성을 갖지 않게 된다. 그리고 입력신호가 반대의 경우에서는 상기 전류 통로부(80)의 NMOS 트랜지스터(28)가 보조적으로 전류 통로 역할을 수행하게 된다.The operation state at this time is shown in FIG. Therefore, the present invention adds the current path unit 80, so that the latch operation is continuously performed regardless of the input signal change state of the input unit 80. Therefore, the output signal has no uncertainty. When the input signal is reversed, the NMOS transistor 28 of the current passage 80 serves as a secondary current passage.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 홀드 타임이 충분하지 않은 경우에서도 크로스-커플 래치 동작이 항상 정상적으로 이루어지도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The above-described preferred embodiment of the present invention is disclosed for the purpose of illustration, and may be applied to a case in which the cross-couple latch operation is always performed normally even when the hold time is not sufficient. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 기술에 따른 래치 회로의 구성도,1 is a configuration diagram of a latch circuit according to the prior art,

도 2는 종래 기술에 따른 래치의 출력 파형도,2 is an output waveform diagram of a latch according to the prior art,

도 3은 종래 홀드 타임이 충분하지 못할 때 래치의 출력 파형도,3 is an output waveform diagram of a latch when a conventional hold time is not sufficient;

도 4는 본 발명의 실시예에 따른 래치 회로의 구성도,4 is a configuration diagram of a latch circuit according to an embodiment of the present invention;

도 5는 본 발명을 적용했을 때, 홀드 타임이 충분하지 못한 경우의 래치의 출력 파형도.5 is an output waveform diagram of a latch when the hold time is insufficient when the present invention is applied.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

50 : 프리차지부 60,70 : 래치부50: precharge part 60, 70: latch part

80 : 입력부 90 : 전류 통로부80: input portion 90: current passage portion

Claims

A latch circuit of a semiconductor memory device, comprising: forming a current path from an output node to a ground power source in a cross-coupled latch and controlling the latch operation to be continued regardless of a change in state of an input signal.

A precharge unit for precharging the power supply voltage to the output node;

An input unit for inputting a differential input signal;

A latch unit configured to latch a value of the output node in response to a differential input of the input unit when a clock signal is enabled;

And a current path portion forming a current path connected from the output node to a ground power source.

The method of claim 2,

And an enable part connected between the current path part and a ground power source.

The method of claim 3, wherein

And the enable part comprises a first NMOS transistor enabled by a clock signal.

The method of claim 4, wherein

And the input unit includes a second NMOS transistor connected between the output node and the first NMOS transistor and inputting an input signal to a gate terminal.

The method of claim 5,

And the current passage portion comprises a third NMOS transistor connected in parallel with the second NMOS transistor and connecting a gate end thereof to the latch portion.

The method of claim 2,

The precharge unit includes a PMOS transistor connected between a supply power supply and an output node.

The method of claim 7, wherein

And the PMOS transistor is configured to input a clock signal to a gate terminal.

The method of claim 2,

And the latch portion is of a cross-couple type.

The method of claim 9,

The latch unit includes a pair of PMOS transistors connected between a power supply and an output node;

A pair of NMOS transistors connected between an output node and the current path unit;

And a PMOS transistor connecting gate ends of the pair of PMOS transistors.

The method of claim 10,

And the gate terminal of the PMOS transistor connecting the gate terminals of the pair of PMOS transistors to input a clock signal.

The method of claim 11,

The current path unit is a semiconductor comprising a pair of NMOS transistors having a gate terminal connected to a gate terminal of the pair of PMOS transistors, and a source terminal and a drain terminal connected to a source terminal and a drain terminal of the NMOS transistor constituting the input unit. Latch circuit of the memory device.