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KR100974787B1 - 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 - Google Patents

발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 Download PDF

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KR100974787B1
KR100974787B1 KR20100010246A KR20100010246A KR100974787B1 KR 100974787 B1 KR100974787 B1 KR 100974787B1 KR 20100010246 A KR20100010246 A KR 20100010246A KR 20100010246 A KR20100010246 A KR 20100010246A KR 100974787 B1 KR100974787 B1 KR 100974787B1
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KR
South Korea
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light emitting
contact
conductive semiconductor
semiconductor layer
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정환희
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엘지이노텍 주식회사
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Abstract

본 발명은 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 관한 것이다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 제2 도전형의 반도체층, 및 상기 제1 도전형의 반도체층과 제2 도전형의 반도체층 사이에 활성층을 포함하는 발광 구조층; 상기 제2 도전형의 반도체층과 전기적으로 연결되는 전도성 지지기판; 상기 제1 도전형의 반도체층과 전기적으로 연결되는 컨택; 상기 컨택과 접하고, 상기 컨택과 상기 전도성 지지기판 사이에 배치되는 유전체; 및 상기 컨택이 상기 활성층, 상기 제2 도전형의 반도체층 및 상기 전도성 지지기판과 전기적으로 분리되도록 하는 절연층을 포함한다.

Description

발광 소자, 발광 소자 제조방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}
본 발명은 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종이다. 발광 다이오드는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
이에 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있으며, 발광 다이오드는 실내외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 사용이 증가되고 있는 추세이다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공한다.
실시예는 정전 방전(ESD:Electro-Static Discharge)에 의한 손상이 감소될 수 있는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공한다.
실시예에 따른 발광 소자는 제1 도전형의 반도체층, 제2 도전형의 반도체층, 및 상기 제1 도전형의 반도체층과 제2 도전형의 반도체층 사이에 활성층을 포함하는 발광 구조층; 상기 제2 도전형의 반도체층과 전기적으로 연결되는 전도성 지지기판; 상기 제1 도전형의 반도체층과 전기적으로 연결되는 컨택; 상기 컨택과 접하고, 상기 컨택과 상기 전도성 지지기판 사이에 배치되는 유전체; 및 상기 컨택이 상기 활성층, 상기 제2 도전형의 반도체층 및 상기 전도성 지지기판과 전기적으로 분리되도록 하는 절연층을 포함한다.
실시예에 따른 발광 소자 제조방법은 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 구조층을 형성하는 단계; 상기 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 선택적으로 제거하여 상기 제1 도전형의 반도체층이 노출되도록 오목부를 형성하는 단계; 상기 오목부 내에 상기 제1 도전형의 반도체층이 부분적으로 노출되도록 하고 상기 활성층을 덮도록 제1 절연층을 형성하는 단계; 상기 오목부 내에 상기 제1 도전형의 반도체층 및 상기 제1 절연층에 접하는 컨택을 형성하는 단계; 상기 컨택 상에 유전체를 형성하는 단계; 및 상기 유전체에 연결되는 전도성 지지기판을 형성하는 단계를 포함한다.
실시예에 따른 발광 소자 패키지는 제 1항 내지 제 13항 중 어느 한 항에 기재된 발광 소자; 및 상기 발광 소자가 배치되는 패키지 몸체를 포함한다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공할 수 있다.
실시예는 정전 방전(ESD:Electro-Static Discharge)에 의한 손상이 감소될 수 있는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공할 수 있다.
도 1은 실시예에 따른 발광 소자를 설명하는 도면.
도 2 내지 도 16은 실시예에 따른 발광 소자의 제조방법을 설명하는 도면.
도 17은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
도 1은 실시예에 따른 발광 소자를 설명하는 도면이다.
도 1을 참조하면, 실시예에 따른 발광 소자(100)는 전도성 지지기판(205)과, 상기 전도성 지지기판(205) 상에 접합층(204)과, 상기 접합층(204) 상에 반사층(160)과, 상기 반사층(160) 상에 오믹 접촉층(150)과, 상기 접합층(204) 상의 둘레 영역에 보호층(140)과, 상기 오믹 접촉층(150) 및 상기 보호층(140) 상에 형성되어 빛을 생성하는 발광 구조층(135)과, 상기 발광 구조층(135)을 보호하는 패시베이션층(180)과, 상기 반사층(160)과 발광 구조층(135) 사이에 전류 차단층(145)과, 상기 발광 구조층(135) 상에 전극부(115)를 포함한다.
상기 발광 구조층(135)은 제1 도전형의 반도체층(110), 제2 도전형의 반도체층(130) 및 상기 제1 도전형의 반도체층(110)과 상기 제2 도전형의 반도체층(130) 사이에 활성층(120)을 포함한다.
또한, 실시예에 따른 발광 소자(100)는 제1 절연층(501) 및 제2 절연층(504), 컨택(502), 유전체(503)를 포함하는 커패시터 구조물을 포함할 수 있다.
상기 유전체(503)는 상기 컨택(502) 아래에 상기 컨택(502)과 상기 접합층(204) 사이에 배치된다. 또한, 상기 유전체(503)는 상기 컨택(502)과 상기 전도성 지지기판(205) 사이에 배치된다.
상기 유전체(503)의 상면은 상기 컨택(502)과 접할 수 있으며, 상기 유전체(503)의 적어도 일부분의 측면은 상기 컨택(502)에 의해 둘러싸여 배치된다. 따라서, 상기 컨택(502)과 유전체(503)의 접촉 면적은 증가될 수 있다.
상기 제1 절연층(501) 및 제2 절연층(504)을 포함하는 절연층은 상기 컨택(502)을 감싸도록 형성되어 상기 컨택(502)이 상기 활성층(120) 및 제2 도전형의 반도체층(130)과 전기적으로 분리되도록 한다.
실시예에서 상기 제1 절연층(501)은 상기 컨택(502)을 상기 활성층(120) 및 제2 도전형의 반도체층(130)과 전기적으로 분리시키고 상기 제2 절연층(504)은 상기 컨택(502)을 상기 오믹 접촉층(150), 반사층(160), 접합층(204) 및 전도성 지지기판(205)과 전기적으로 분리시킨다.
상기 제1 절연층(501)의 내면은 상기 컨택(502) 및 유전체(503)와 접할 수도 있다. 실시예에서는 상기 제1 절연층(501)의 내면이 상기 컨택(502)과 접하는 것이 예시되어 있으나, 상기 컨택(502) 및 유전체(503)의 구조를 변경함으로써 상기 유전체(503)와 접하는 것도 가능하다.
상기 제1 절연층(501)의 외면은 상기 제1 도전형의 반도체층(110), 제2 도전형의 반도체층(130), 활성층(120), 제2 절연층(504)과 접한다. 실시예에서 상기 제1 절연층(501)의 외면이 상기 제1 도전형의 반도체층(110), 제2 도전형의 반도체층(130), 활성층(120), 제2 절연층(504)과 접하는 것이 예시되어 있으나, 상기 제2 절연층(504), 오믹 접촉층(150), 반사층(160)의 구조를 변경함으로써 상기 오믹 접촉층(150) 및/또는 반사층(160)과 접하는 것도 가능하다.
상기 제2 절연층(504)의 내면은 상기 제1 절연층(501), 컨택(502), 유전체(503), 접합층(504)과 접한다. 실시예에서는 상기 제2 절연층(504)의 내면이 상기 제1 절연층(501), 컨택(502), 유전체(503), 접합층(504)과 접하는 것이 예시되어 있으나, 상기 제1 절연층(501), 컨택(502), 유전체(503), 접합층(504)의 구조를 변경함으로써 상기 컨택(502)과 함께 유전체(503) 또는 접합층(504)에만 접하는 것도 가능하다.
상기 제2 절연층(504)의 외면은 상기 접합층(204), 보호층(140), 오믹 접촉층(150)과 접한다. 실시예에서는 상기 제2 절연층(504)의 외면이 상기 접합층(204), 보호층(140), 오믹 접촉층(150)과 접하는 것이 예시되어 있으나, 상기 접합층(204), 보호층(140), 오믹 접촉층(150), 반사층(160)의 구조를 변경함으로써, 상기 접합층(204)에만 접하거나 상기 반사층(160)과 접하는 것도 가능하다.
상기 제1 절연층(501) 및 제2 절연층(504)을 포함하는 절연층은 전기 절연성을 갖는 물질로 형성될 수 있으며, 예를 들어, SiO2, Si3N4, Al2O3, TiOx 중 적어도 어느 하나의 물질로 형성될 수 있다.
상기 컨택(502)은 상기 제1 도전형의 반도체층(110)과 접촉할 수도 있다. 예를 들어, 상기 제1 도전형의 반도체층(110)은 제1 도전형의 불순물이 주입된 GaN층으로 형성될 수 있으며, 상기 컨택(502)은 Ga-face GaN과 접촉될 수 있다. 상기 컨택(502)은 상기 제1 도전형의 반도체층(110)과 오믹 접촉을 하는 물질로 형성될 수 있으며, 예를 들어, 상기 컨택(502)은 Cr, Ti, Al 중 적어도 어느 하나의 물질을 포함할 수도 있다.
상기 유전체(503)는 유전 특성을 가진 물질로 형성될 수 있으며, 예를 들어, SiO2, Si3N4, Al2O3, TiOx, HfOx, BST(Barium strontium titanate), 실리콘 중 적어도 어느 하나를 포함하여 형성될 수도 있다. 또한, 상기 유전체(503)는 다결정 실리콘 또는 단결정 실리콘을 포함하여 형성될 수도 있으며, 상기 다결정 실리콘 또는 단결정 실리콘에는 Be, B, N, P, Mg, As, Sb 등과 같은 불순물이 도핑될 수도 있다. 상기 유전체(503)는 1nm-100nm의 두께로 형성될 수도 있다.
상술한 바와 같은 커패시터 구조물은 정전 방전이 발생된 경우 상기 활성층(120)이 손상되는 것을 감소시킨다. 즉, 상기 발광 구조층(135)에 정전압이 인가되는 경우 상기 활성층(120)으로 전류가 흘러 캐리어의 결합에 의해 발광을 하게 되지만, 정전 방전이 일어나는 경우 고주파 성분의 에너지가 상기 커패시터 구조물의 유전체(503)로 흐르게 되므로 상기 활성층(120)을 보호할 수 있다.
한편, 상기 전도성 지지기판(205)은 상기 발광 구조층(135)을 지지하며 상기 전극부(115)와 함께 상기 발광 구조층(135)에 전원을 제공할 수 있다. 상기 전도성 지지기판(205)은 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, Sic 등) 중 적어도 하나를 포함할 수 있다.
상기 전도성 지지기판(205)의 두께는 상기 발광 소자(100)의 설계에 따라 달라질 수 있으나, 예를 들어, 50μm 내지 300μm의 두께를 가질 수 있다.
상기 전도성 지지기판(205) 상에는 상기 접합층(204)이 형성될 수 있다. 상기 접합층(204)은 본딩층으로서, 상기 반사층(160), 상기 보호층(140), 제2 절연층(504), 유전체(503)의 아래에 형성된다. 상기 접합층(204)은 상기 반사층(160), 상기 오믹 접촉층(150), 제2 절연층(504) 및 상기 보호층(140)에 접촉되어, 상기 반사층(160), 오믹 접촉층(150) 및 보호층(140)이 상기 전도성 지지기판(205)에 강하게 접합될 수 있도록 한다.
상기 접합층(204)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(204) 상에는 상기 반사층(160)이 형성될 수 있다. 상기 반사층(160)은 상기 발광 구조층(135)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 반사층(160)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 상기 반사층(160)은 상기 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
실시예에서는 상기 반사층(160)의 상면이 상기 오믹 접촉층(150)과 접촉하는 것이 예시되어 있으나, 상기 반사층(160)은 상기 보호층(140), 전류 차단층(145), 제2 절연층(504), 또는 발광 구조층(135)과 접촉할 수도 있다.
상기 반사층(160) 상에는 상기 오믹 접촉층(150)이 형성될 수 있다. 상기 오믹 접촉층(150)은 상기 제2 도전형의 반도체층(130)에 오믹 접촉되어 상기 발광 구조층(135)에 전원이 원활히 공급되도록 하며, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 중 적어도 어느 하나를 포함할 수 있다.
즉, 상기 오믹 접촉층(150)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
실시예에서는 상기 오믹 접촉층(150)이 상기 전류 차단층(145)의 하면 및 측면과 접촉하는 것이 예시되어 있으나, 상기 오믹 접촉층(150)은 상기 전류 차단층(145)과 이격되어 배치되거나 상기 전류 차단층(145)의 측면에만 접촉할 수도 있다. 상기 오믹 접촉층(150)은 실시예에 따라 생략될 수도 있다.
상기 오믹 접촉층(150)과 상기 제2 도전형의 반도체층(130) 사이에는 상기 전류 차단층(Current Blocking Layer, CBL)(145)이 형성될 수 있다. 상기 전류 차단층(145)의 상면은 상기 제2 도전형의 반도체층(130)과 접촉하고, 상기 전류 차단층(145)의 하면 및 측면은 상기 오믹 접촉층(150)과 접촉한다.
상기 전류 차단층(145)은 상기 전극부(115)와 수직 방향으로 적어도 일부가 중첩되도록 형성될 수 있으며, 이에 따라 상기 전극부(115)와 상기 전도성 지지기판(205) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 상기 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
상기 전류 차단층(145)은 상기 반사층(160) 또는 상기 오믹 접촉층(150)보다 전기 전도성이 낮은 물질, 상기 제2 도전형의 반도체층(130)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성할 수 있으며, 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiOx, Ti, Al, Cr 중 적어도 하나를 포함한다. 상기 전류 차단층(145)은 실시예에 따라 생략될 수도 있다.
상기 보호층(140)은 상기 접합층(204)의 상면의 둘레 영역에 형성될 수 있다. 즉, 상기 보호층(140)은 상기 발광 구조층(135)과 상기 접합층(204) 사이의 둘레 영역에 형성될 수 있으며, ZnO 또는 SiO2와 같은 전기 절연성 물질로 형성될 수 있다. 상기 보호층(140)은 일부분이 상기 발광 구조층(135)과 수직 방향으로 오버랩된다.
상기 보호층(140)은 상기 접합층(204)과 상기 활성층(120) 사이의 측면에서의 거리를 증가시킨다. 따라서, 상기 접합층(204)과 상기 활성층(120) 사이의 전기적 단락이 발생될 가능성을 감소시킬 수 있다.
또한, 상기 보호층(140)은 칩 분리 공정에서 상기 발광 구조층(145)을 단위 칩으로 분리하기 위해 아이솔레이션 에칭을 실시하는 경우. 상기 접합층(204)에서 파편이 발생되어 상기 파편이 상기 제2 도전형의 반도체층(130)과 활성층(120) 사이 또는 상기 활성층(120)과 제1 도전형의 반도체층(110) 사이에 부착되어 전기적 단락이 발생되는 것을 방지한다. 상기 보호층(140)은 아이솔레이션 에칭시 깨지거나 파편이 발생되지 않는 물질 또는 극히 일부분이 깨지거나 소량의 파편이 발생되더라도 전기적 단락을 일으키지 않는 전기 절연성을 가진 물질로 형성된다. 상기 보호층(140)은 실시예에 따라 생략될 수도 있다.
상기 오믹 접촉층(150) 및 상기 보호층(140) 상에는 상기 발광 구조층(135)이 형성될 수 있다.
상기 발광 구조층(135)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 형성될 수 있으며, 상기 경사면의 일부는 상기 보호층(140)과 수직 방향에서 오버랩된다.
상기 보호층(140)의 상면의 일부는 상기 아이솔레이션 에칭에 의해 노출될 수 있다. 따라서, 상기 보호층(140)은 상기 발광 구조층(135)과 일부 영역이 수직 방향으로 오버랩되고 상기 발광 구조층(135)과 나머지 영역이 수직 방향으로 오버랩되지 않는다.
상기 발광 구조층(135)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있으며, 예를 들어, 제1 도전형의 반도체층(110), 상기 제1 도전형의 반도체층(110) 아래에 활성층(120), 상기 활성층(120) 아래에 상기 제2 도전형의 반도체층(130)을 포함할 수 있다.
상기 제1 도전형의 반도체층(110)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1 도전형의 반도체층(110)이 N형 반도체층인 경우, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1 도전형의 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(120)은 상기 제1 도전형의 반도체층(110) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.
상기 활성층(120)과 상기 제1 도전형의 반도체층(110) 사이 또는 상기 활성층(120)과 상기 제2 도전형의 반도체층(130) 사이에는 클래드층이 형성될 수도 있으며, 상기 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제2 도전형의 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형의 반도체층(130)이 P형 반도체층인 경우, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2 도전형의 반도체층(130)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 발광 구조층(135)은 상기 제2 도전형의 반도체층(130) 아래에 N형 반도체층을 포함할 수 있다. 예를 들어, 상기 발광 구조층(135)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조층(135) 상에는 상기 전극부(115)가 형성된다. 상기 전극부(115)는 와이어 본딩이 이루어지는 패드부와, 상기 패드부로부터 연장된 핑거부를 포함할 수도 있다. 상기 핑거부는 소정의 패턴 형상으로 분기될 수 있으며, 다양한 형태로 형성될 수 있다.
상기 제1 도전형의 반도체층(110)의 상면은 광 추출 효율을 위해 러프니스 또는 패턴(112)이 형성될 수 있다. 이에 따라 상기 전극부(115)의 상면에도 러프니스 또는 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(135)의 적어도 측면에는 패시베이션층(180)이 형성될 수 있다. 또한, 상기 패시베이션층(180)은 상기 제1 도전형의 반도체층(110)의 상면 및 상기 보호층(140)의 상면에 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 패시베이션층(180)은 상기 발광 구조층(135)을 전기적으로 보호하기 위하여 형성될 수 있다.
이하, 실시예에 따른 발광 소자의 제조방법에 대해 상세히 설명한다. 다만, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 2 내지 도 16은 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 2를 참조하면, 성장 기판(101) 상에 상기 발광 구조층(135)을 형성한다. 상기 성장 기판(101)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(135)은 상기 성장기판(101) 상에 상기 제1 도전형의 반도체층(110), 활성층(120) 및 제2 도전형의 반도체층(130)을 성장함으로써 형성될 수 있다.
상기 발광 구조층(135)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 발광 구조층(135) 및 상기 성장 기판(101) 사이에는 격자 상수 차이에 따른 격자 부정합을 완화하기 위해 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)이 형성될 수도 있다.
도 3을 참조하면, 상기 발광 구조층(135) 상에 단위 칩 영역에 대응하여 상기 보호층(140)이 선택적으로 형성된다.
상기 보호층(140)은 마스크 패턴을 이용하여 단위 칩 영역의 둘레에 형성될 수 있다. 상기 보호층(140)은 스퍼터링(sputtering) 방법과 같은 다양한 증착 방법 을 이용하여 형성할 수 있다.
도 4를 참조하면, 상기 제2 도전형의 반도체층(130) 상에 상기 전류 차단층(145)을 형성할 수도 있다. 상기 전류 차단층(145)은 마스크 패턴을 이용하여 형성될 수 있다.
상기 보호층(140)과 상기 전류 차단층(145)은 동일한 재질로 형성될 수도 있다. 이 경우에, 상기 보호층(140)과 전류 차단층(145)은 별도의 공정으로 형성하지 않고 하나의 공정으로 동시에 형성하는 것도 가능하다. 예를 들어, 상기 제2 도전형의 반도체층(130) 상에 SiO2층을 형성한 후, 마스크 패턴을 이용하여 상기 보호층(140)과 전류 차단층(145)을 동시에 형성할 수 있다.
도 5를 참조하면, 상기 제2 도전형의 반도체층(130), 활성층(120), 및 제1 도전형의 반도체층(110)을 선택적으로 제거하여 상기 제1 도전형의 반도체층(110)이 노출되도록 오목부(500)를 형성한다.
도 6을 참조하면, 상기 오목부(500) 내에 상기 제1 도전형의 반도체층(110)이 부분적으로 노출되도록 제1 절연층(501)을 형성한다. 상기 제1 절연층(501)은 상기 오목부(500)의 바닥면이 부분적으로 노출되도록 형성될 수 있으며, 상기 제2 도전형의 반도체층(130)의 상면에도 부분적으로 형성될 수도 있다.
도 7을 참조하면, 상기 제1 절연층(501)이 형성된 상기 오목부(500) 내에 상기 컨택(502)을 형성한다. 상기 컨택(502)은 상기 제1 도전형의 반도체층(502)과 접촉하고, 상기 제1 절연층(501)의 내벽과 접촉하면서 상기 오목부(500)의 적어도 일부분을 채운다. 상기 컨택(502)은 상기 제1 절연층(501)의 상면에도 부분적으로 형성될 수도 있다.
도 8을 참조하면, 상기 컨택(502)과 접하는 유전체(503)가 형성된다. 상기 유전체(503)는 상기 컨택(502)의 내부 공간을 채우며 적어도 일부분이 상기 컨택(502)의 상측으로 돌출될 수도 있다.
도 9를 참조하면, 상기 컨택(502)을 포위하는 제2 절연층(504)이 형성된다. 상기 제2 절연층(504)은 상기 제1 절연층(504)의 외측으로 돌출된 상기 컨택(502)을 감싸며, 상기 제1 절연층(501) 및 상기 유전체(503)와 접촉할 수도 있다.
도 10과 도 11을 참조하면, 상기 제2 도전형의 반도체층(130) 및 상기 전류차단층(145) 상에 상기 오믹 접촉층(150)을 형성하고, 상기 오믹 접촉층(150) 상에 상기 반사층(160)을 형성할 수 있다.
상기 오믹 접촉층(150) 및 상기 반사층(160)은 예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의해 형성될 수 있다.
도 12와 도 13을 참조하면, 상기 전도성 지지기판(205)을 준비한다.
그리고, 상기 접합층(204)을 매개로 도 11에 도시된 구조물과 상기 전도성 지지기판(205)을 접합한다.
상기 접합층(204)은 상기 반사층(160), 상기 오믹 접촉층(150)의 단부, 제2 절연층(504) 및 상기 보호층(140)에 접촉되어 상기 층 사이의 접착력을 강화시켜 줄 수 있다.
상기 전도성 지지기판(205)은 상기 접합층(204)에 의해 접합된다. 비록 실시예에서는 상기 전도성 지지기판(205)이 상기 접합층(204)을 통해 본딩 방식으로 결합된 것이 예시되어 있으나, 상기 전도성 지지기판(205)을 상기 접합층(204)없이 도금 방식 또는 증착 방식으로 형성하는 것도 가능하다.
도 14를 참조하면, 상기 성장 기판(101)을 상기 발광 구조층(135)으로부터 제거한다. 도 14에서는 도 13에 도시된 구조물을 뒤집어서 도시하였다.
상기 성장 기판(101)은 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법에 의해 제거될 수 있다.
도 15를 참조하면, 상기 발광 구조층(135)을 단위 칩 영역에 따라 아이솔레이션 에칭을 실시하여 복수개의 발광 구조층(135)으로 분리한다. 예를 들어, 상기 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다.
도 16을 참조하면, 상기 보호층(140) 및 상기 발광 구조층(135) 상에 패시베이션층(180)을 형성하고, 상기 제1 도전형의 반도체층(110)의 상면이 노출되도록 상기 패시베이션층(180)을 선택적으로 제거한다.
그리고, 상기 제1 도전형의 반도체층(110)의 상면에 광 추출 효율 향상을 위한 러프니스 또는 패턴(112)을 형성하고, 상기 러프니스 또는 패턴(112) 상에 전극부(115)를 형성한다. 상기 러프니스 또는 패턴(112)은 습식 식각 공정 또는 건식 식각 공정에 의해 형성될 수 있다.
그리고, 상기 구조물을 칩 분리 공정을 통해 단위 칩 영역으로 분리하면 복수개의 발광 소자(100)를 제작할 수 있다.
상기 칩 분리 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 칩을 분리시키는 브레이킹 공정, 칩 경계에 레이저를 조사하여 칩을 분리시키는 레이저 스크리빙 공정, 습식 또는 건식 식각을 포함하는 식각 공정 등을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
도 17은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 17을 참조하면, 실시예에 따른 발광 소자 패키지는 패키지 몸체(30)와, 상기 패키지 몸체(30)에 설치된 제1 전극(31) 및 제2 전극(32)과, 상기 패키지 몸체(30)에 설치되어 상기 제1 전극(31) 및 제2 전극(32)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 패키지 몸체(30)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 측면이 경사면으로 형성된 캐비티를 가질 수 있다.
상기 제1 전극(31) 및 제2 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극(31) 및 제2 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 패키지 몸체(30) 상에 설치되거나 상기 제1 전극(31) 또는 제2 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 상기 제1 전극(31) 및 제2 전극(32)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 실시예에서는 상기 발광 소자(100)가 상기 제1 전극(31)과 와이어(50)를 통해 전기적으로 연결되고 상기 제2 전극(32)과 직접 접촉하여 전기적으로 연결된 것이 예시되어 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
30: 패키지 몸체, 31: 제1 전극, 32: 제2 전극, 40: 몰딩부재, 50: 와이어, 100: 발광 소자, 101: 성장 기판, 110: 제1 도전형의 반도체층, 120: 활성층, 130: 제2 도전형의 반도체층, 115: 전극부, 135: 발광 구조층, 140: 보호층, 145: 전류 차단층, 150: 오믹 접촉층, 160: 반사층, 180: 패시베이션층, 204: 접합층, 205: 전도성 지지기판, 500: 오목부, 501: 제1 절연층, 502: 컨택, 503: 유전체, 504: 제2 절연층

Claims (17)

  1. 제1 도전형의 반도체층, 제2 도전형의 반도체층, 및 상기 제1 도전형의 반도체층과 제2 도전형의 반도체층 사이에 활성층을 포함하는 발광 구조층;
    상기 제2 도전형의 반도체층과 전기적으로 연결되는 전도성 지지기판;
    상기 제1 도전형의 반도체층과 전기적으로 연결되는 컨택;
    상기 컨택과 접하고, 상기 컨택과 상기 전도성 지지기판 사이에 배치되는 유전체; 및
    상기 컨택이 상기 활성층, 상기 제2 도전형의 반도체층 및 상기 전도성 지지기판과 전기적으로 분리되도록 하는 절연층을 포함하는 발광 소자.
  2. 제 1항에 있어서,
    상기 제1 도전형의 반도체층 상에 전극부를 더 포함하는 발광 소자.
  3. 제 1항에 있어서,
    상기 유전체와 상기 전도성 지지기판 사이에 접합층을 더 포함하는 발광 소자.
  4. 제 3항에 있어서,
    상기 절연층은 상기 컨택과 상기 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층 사이에 형성되는 제1 절연층과, 상기 컨택과 상기 접합층 사이에 형성되는 제2 절연층을 포함하는 발광 소자.
  5. 제 4항에 있어서,
    상기 제1 절연층과 제2 절연층은 서로 접촉하는 발광 소자.
  6. 제 1항에 있어서,
    상기 컨택은 상기 유전체의 적어도 일부분의 측면을 둘러싸며 형성되는 발광 소자.
  7. 제 1항에 있어서,
    상기 절연층은 SiO2, Si3N4, Al2O3, TiOx 중 적어도 어느 하나의 물질을 포함하는 발광 소자.
  8. 제 1항에 있어서,
    상기 컨택은 상기 제1 도전형의 반도체층과 오믹 접촉하는 물질을 포함하는 발광 소자.
  9. 제 8항에 있어서,
    상기 컨택은 Cr, Ti, Al 중 적어도 어느 하나의 물질을 포함하는 발광 소자.
  10. 제 1항에 있어서,
    상기 유전체는 SiO2, Si3N4, Al2O3, TiOx, HfOx, BST, 실리콘 중 적어도 어느 하나를 포함하는 발광 소자.
  11. 제 1항에 있어서,
    상기 제1 도전형의 반도체층의 상부에는 러프니스 또는 패턴이 형성되는 발광 소자.
  12. 제 10항에 있어서,
    상기 유전체는 불순물이 도핑되는 발광 소자.
  13. 제 1항에 있어서,
    상기 유전체는 상기 절연층과 접하는 발광 소자.
  14. 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 포함하는 발광 구조층을 형성하는 단계;
    상기 제1 도전형의 반도체층, 활성층, 및 제2 도전형의 반도체층을 선택적으로 제거하여 상기 제1 도전형의 반도체층이 노출되도록 오목부를 형성하는 단계;
    상기 오목부 내에 상기 제1 도전형의 반도체층이 부분적으로 노출되도록 하고 상기 활성층을 덮도록 제1 절연층을 형성하는 단계;
    상기 오목부 내에 상기 제1 도전형의 반도체층 및 상기 제1 절연층에 접하는 컨택을 형성하는 단계;
    상기 컨택 상에 유전체를 형성하는 단계; 및
    상기 유전체에 연결되는 전도성 지지기판을 형성하는 단계를 포함하는 발광 소자 제조방법.
  15. 제 14항에 있어서,
    상기 컨택을 포위하는 제2 절연층을 형성하는 단계를 더 포함하는 발광 소자 제조방법.
  16. 제 14항에 있어서,
    상기 유전체의 적어도 일부분은 상기 컨택의 내측에 배치되어 적어도 일부분의 측면이 상기 컨택에 의해 둘러싸여 배치되는 발광 소자 제조방법.
  17. 제 1항 내지 제 13항 중 어느 한 항에 기재된 발광 소자; 및
    상기 발광 소자가 배치되는 패키지 몸체를 포함하는 발광 소자 패키지.
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