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KR100963201B1 - Substrate embedded chip and method of manufactruing the same - Google Patents

Substrate embedded chip and method of manufactruing the same Download PDF

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KR100963201B1
KR100963201B1 KR1020080023454A KR20080023454A KR100963201B1 KR 100963201 B1 KR100963201 B1 KR 100963201B1 KR 1020080023454 A KR1020080023454 A KR 1020080023454A KR 20080023454 A KR20080023454 A KR 20080023454A KR 100963201 B1 KR100963201 B1 KR 100963201B1
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chip
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input
output terminals
copper foil
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박세훈
이성규
강남기
김준철
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전자부품연구원
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Publication date
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Abstract

본 발명은 칩 내장형 기판 및 그의 제조 방법에 관한 것으로, 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있게 된다.The present invention relates to a chip-embedded substrate and a method of manufacturing the same, and through-holes are formed in the metal foil in advance, so that the chip and the through-holes can be aligned precisely and quickly, thereby improving the manufacturing yield of the chip-embedded substrate. .

더불어, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 장점이 있는 것이다.In addition, the present invention has the advantage that by reducing the thermal expansion coefficient between the chip and the metal foil by bonding the metal foil and the chip with a material having a coefficient of thermal expansion between the thermal expansion coefficient of the chip and the thermal expansion coefficient of the metal foil. will be.

칩, 동박, 관통홀, 내장, 접착, 정렬 Chip, Copper Foil, Through Hole, Embedded, Glued, Aligned

Description

칩 내장형 기판 및 그의 제조 방법{ Substrate embedded chip and method of manufactruing the same }Substrate embedded chip and method of manufactruing the same}

본 발명은 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 제조 수율을 향상시킬 수 있는 칩 내장형 기판 및 그의 제조 방법에 관한 것이다.The present invention relates to a chip embedded substrate and a method for manufacturing the same, which can precisely and quickly align the chip and the through-holes, thereby improving the production yield.

최근의 기술동향을 보면 전자 관련 산업 시장의 급속한 확장 및 이동형 제품의 수요 증가로 인해 고속, 고성능, 고집적의 IT 컨버전스 제품에 대한 수요가 팽창하고 있다.Recent technological trends are driving the demand for high-speed, high-performance, high-density IT convergence products due to the rapid expansion of the electronics industry market and the increasing demand for mobile products.

이런 제품에 대한 수요의 증가는 제품군이 경박단소화를 추구하며 동시에 고기능을 요구하고 있다.Increasing demand for these products is driving product lines to become lighter and thinner and at the same time demand high performance.

인쇄회로기판기술에 있어 이러한 기술과 맞물려 제한된 설계 공간에서 표면에 실장되어지는 기능형 칩들의 수는 계속해서 증가하며 이를 3차원적으로 얇게 형성하려는 필요가 증가하고 있다.In printed circuit board technology, the number of functional chips to be mounted on the surface in a limited design space in conjunction with these technologies continues to increase, and the need to form them thinly in three dimensions is increasing.

일반적으로 반도체가 PCB 위에 패키징되어지는 공정은 칩을 기판에 올려놓고 금 와이어로 본딩하여 연결하거나 플립칩 범프를 사용하는 COB(Chip On Board) 형태로 기판과 접속시킨다.In general, a process in which a semiconductor is packaged on a PCB is performed by placing a chip on a substrate and bonding it with a gold wire, or connecting the chip to a substrate in the form of a chip on board (COB) using flip chip bumps.

따라서, 조립이 완성된 패키징 제품은 기판의 두께에 조립되어지는 칩의 두께 때문에 더욱더 증가하게 된다.Thus, the assembled packaged product is further increased due to the thickness of the chip to be assembled to the thickness of the substrate.

전통적인 패키징 방법은 기판 상부에 금속 와이어나 플립칩 범프를 이용하여 기판 상부에 실장하는 방법으로 이루어진다.Traditional packaging methods consist of a metal wire or flip chip bumps mounted on top of a substrate.

그러나, 제품에서 요구되어지는 기능이 증가할수록 제한된 면적에 더욱더 많은 기능성 칩을 실장해야 하는데 종래에는 이를 해결하기 위해 PoP(Package On Package)나 PIP(Package In Package) 등의 방법으로 칩을 3차원적으로 패키징하는 기술이 발전해 왔다.However, as the functions required by the product increase, more functional chips must be mounted in a limited area. Conventionally, in order to solve this problem, the chip is three-dimensionally processed by using a package on package (PoP) or package in package (PIP) method. Packaging technology has been developed.

기존의 반도체 패키징 방법은 기판의 표면 상부에 칩을 실장하는 방법으로 사용되어져 왔는데, 이런 방법은 칩이 실장되는 공간을 활용하지 못하게 된다.Conventional semiconductor packaging method has been used as a method of mounting a chip on the surface of the substrate, this method does not utilize the space in which the chip is mounted.

최근 들어 칩을 기판내에 내장하여 공간 활용도를 높이는 방법이 등장하였는데, 이런 칩 내장형 기판 기술의 경우 칩을 기판에 먼저 내장시키고 레이저나 플라즈마 등으로 연결부위를 가공하여 도금방법으로 형성시킨다.Recently, a method of increasing space utilization by embedding a chip in a substrate has appeared. In the case of such a chip embedded substrate technology, a chip is first embedded in a substrate and processed by a laser or plasma to form a plating method.

도 1a 내지 1c는 종래 기술에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 먼저, 상부에 입출력 단자들(11)이 형성된 칩(10)을 기판(20)에 내장시킨다.(도 1a)1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a chip embedded substrate according to the related art. First, a chip 10 having input and output terminals 11 formed thereon is embedded in a substrate 20. (FIG. 1A)

그 후, 상기 기판(20)을 선택적으로 제거하여, 상기 칩(10)의 입출력 단자 들(11) 각각을 노출시키는 복수개의 개구들(21)을 형성한다.(도 1b)Thereafter, the substrate 20 is selectively removed to form a plurality of openings 21 exposing each of the input / output terminals 11 of the chip 10 (FIG. 1B).

그 다음, 상기 복수개의 개구들(21)에 노출된 상기 칩(10)의 입출력 단자들(11) 각각에 도금하여 패드들(30)을 형성한다.(도 1c)Then, the pads 30 are formed by plating each of the input / output terminals 11 of the chip 10 exposed in the plurality of openings 21 (FIG. 1C).

이런, 기존의 칩 내장형 기판 기술은 칩과 기판의 위치 정합도가 매우 중요하다.In the conventional chip embedded substrate technology, the degree of alignment between the chip and the substrate is very important.

즉, 기존의 칩 내장형 기판의 제조 방법 중, 기판을 선택적으로 제거하여, 칩의 입출력 단자들 각각을 노출시키는 복수개의 개구들을 형성할 때, 레이저로 칩의 입출력 단자들의 위치를 정확하게 맞추어서 개구들을 형성하기가 어려워 제조 수율을 높일 수 없는 문제점이 있다.That is, in the conventional manufacturing method of the chip embedded substrate, when the substrate is selectively removed to form a plurality of openings exposing each of the input and output terminals of the chip, the openings are formed by precisely aligning the positions of the input and output terminals of the chip with a laser. It is difficult to do so there is a problem that can not increase the production yield.

본 발명은 칩과 기판의 위치가 일치되지 않는 과제를 해결하는 것이다.The present invention is to solve the problem that the position of the chip and the substrate do not match.

본 발명의 바람직한 제 1 양태(樣態)는, According to a first preferred embodiment of the present invention,

복수개의 관통홀들이 각각 형성된 금속박(箔) 패턴들과; Metal foil patterns each having a plurality of through holes formed therein;

상기 금속박 패턴들에 접착되고, 상기 복수개의 관통홀들 각각에 대응되는 위치에 형성되어 있는 입출력 단자들을 갖는 칩과; A chip having input / output terminals bonded to the metal foil patterns and formed at positions corresponding to the plurality of through holes, respectively;

상기 칩을 감싸며, 상기 금속박 상부에 형성된 실링제와; A sealing agent surrounding the chip and formed on the metal foil;

상기 복수개의 관통홀들 각각을 통하여 상기 입출력 단자들에 연결되어 있는 패드들로 구성된 칩 내장형 기판이 제공된다.A chip embedded substrate including pads connected to the input / output terminals through each of the plurality of through holes is provided.

본 발명의 바람직한 제 2 양태(樣態)는, According to a second preferred embodiment of the present invention,

캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀과; A cavity in which a cavity is formed, first through holes penetrating the lower portion of the cavity, and second through holes penetrating the side surface of the cavity;

상기 틀의 캐비티 내부의 바닥면에 접착되어 있는 칩과; A chip bonded to a bottom surface of the cavity of the mold;

상기 제 1과 2 관통홀들을 통하여 상기 칩의 입출력 단자들 각각에 연결되며, 상기 틀 상부에 형성된 패드들로 구성된 칩 내장형 기판이 제공된다.A chip embedded substrate is connected to each of the input and output terminals of the chip through the first and second through holes, and includes pads formed on an upper portion of the frame.

본 발명의 바람직한 제 3 양태(樣態)는, According to a third preferred embodiment of the present invention,

복수개의 관통홀들이 형성된 동박을 준비하는 단계와;Preparing a copper foil having a plurality of through holes formed therein;

상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;Aligning input and output terminals of the chip with the plurality of through holes of the copper foil;

상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;Bonding the aligned copper foil and the chip with an adhesive;

상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;Forming a sealing agent surrounding the chip on the copper foil;

상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Exposing the input / output terminals of the chip into each of the plurality of through holes of the copper foil;

상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;Forming a conductive thin film connected to the input / output terminals of the chip under the copper foil;

상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.A method for manufacturing a chip embedded substrate comprising the steps of patterning the conductive thin film and the copper foil to form pads connected to input / output terminals of the chip is provided.

본 발명의 바람직한 제 4 양태(樣態)는, According to a fourth preferred embodiment of the present invention,

복수개의 관통홀들이 형성된 동박을 준비하는 단계와;Preparing a copper foil having a plurality of through holes formed therein;

상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;Aligning input and output terminals of the chip with the plurality of through holes of the copper foil;

상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;Bonding the aligned copper foil and the chip with an adhesive;

상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;Forming a sealing agent surrounding the chip on the copper foil;

상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Exposing the input / output terminals of the chip into each of the plurality of through holes of the copper foil;

상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;Forming a conductive thin film connected to the input / output terminals of the chip under the copper foil;

상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.A method for manufacturing a chip embedded substrate comprising the steps of patterning the conductive thin film and the copper foil to form pads connected to input / output terminals of the chip is provided.

본 발명의 바람직한 제 5 양태(樣態)는, According to a fifth preferred embodiment of the present invention,

칩이 안착될 수 있는 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀을 준비하는 단계와;Preparing a mold in which a cavity in which a chip can be seated is formed, first through holes penetrating the lower part of the cavity are formed, and second through holes penetrating the side of the cavity are formed. Wow;

상기 틀의 캐비티 내부의 바닥면에 접착제를 개재시키고 입출력 단자들이 구 비된 칩을 접착시키는 단계와;Bonding an adhesive to a bottom surface of the cavity of the mold and adhering a chip provided with input / output terminals;

상기 제 1 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Exposing the input / output terminals of the chip to each of the first through holes;

상기 제 1 관통홀들을 통하여 상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 틀 하부에 형성하고, 상기 제 2 관통홀들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀 상부에 형성하는 단계와;A first conductive thin film connected to the input / output terminals of the chip through the first through holes is formed under the frame, and a second conductive thin film connected to the first conductive thin film through the second through holes is formed on the upper part of the frame. Forming;

상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 틀 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.There is provided a method for manufacturing a chip embedded substrate comprising patterning the first and second conductive thin films to form pads connected to input / output terminals of the chip on the upper portion of the frame.

본 발명은 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, through-holes are formed in the metal foil in advance, so that the alignment of the chip and the through-holes can be precisely and quickly, thereby improving the yield of the chip embedded substrate.

또한, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the reliability degradation due to the difference between the thermal expansion coefficient of the chip and the metal foil by bonding the metal foil and the chip with a material having a thermal expansion coefficient between the thermal expansion coefficient of the chip and the thermal expansion coefficient of the metal foil. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음 과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 2g는 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 복수개의 관통홀들(110)이 형성된 동박(100)을 준비한다.(도 2a)2A to 2G are schematic cross-sectional views illustrating a method of manufacturing a chip embedded substrate according to a first exemplary embodiment of the present invention, and prepare a copper foil 100 having a plurality of through holes 110 formed therein. 2a)

여기서, 상기 동박(100)을 예를 들어 설명하지만, 도전성이 유지되는 금속박(箔), 즉, 금속 필름, 금속이 코팅된 필름을 사용해도 된다.Here, although the said copper foil 100 is demonstrated as an example, you may use the metal foil in which electroconductivity is maintained, ie, the metal film and the film coated with metal.

그 후, 상기 동박(100)의 복수개의 관통홀들(110)에 칩(200)의 입출력 단자들(10)을 정렬시킨다.(도 2b)Thereafter, the input / output terminals 10 of the chip 200 are aligned with the plurality of through holes 110 of the copper foil 100 (FIG. 2B).

상기 동박(100)의 복수개의 관통홀들(110)의 폭(W1)은 상기 칩(200)의 입출력 단자들(210)의 폭(W2)보다 작은 것이 바람직하다.The width W1 of the plurality of through holes 110 of the copper foil 100 may be smaller than the width W2 of the input / output terminals 210 of the chip 200.

이어서, 상기 정렬된 동박(100)과 상기 칩(200)을 접착제(300)로 접착시킨다.(도 2c)Subsequently, the aligned copper foil 100 and the chip 200 are adhered with an adhesive 300 (FIG. 2C).

이때, 상기 접착제(300)는 상기 동박(100)의 복수개의 관통홀들(110) 내부에 채워지게 된다.In this case, the adhesive 300 is filled in the plurality of through holes 110 of the copper foil 100.

그리고, 상기 접착제(300)는 에폭시 계열 물질이나, 상기 칩(200)과 동박(100)의 접착력이 우수한 물질이면 가능하다.The adhesive 300 may be an epoxy-based material or a material having excellent adhesion between the chip 200 and the copper foil 100.

또, 상기 접착제(300)는 상기 칩의 열 팽창 계수와 상기 동박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질인 것이 바람직하다.In addition, the adhesive 300 is preferably a material having a thermal expansion coefficient between the thermal expansion coefficient of the chip and the thermal expansion coefficient of the copper foil.

계속하여, 상기 칩(200)을 감싸는 실링제(400)를 상기 동박(100) 상부에 형성한다.(도 2d)Subsequently, a sealing agent 400 surrounding the chip 200 is formed on the copper foil 100. (FIG. 2D)

이러한, 상기 실링제(400)는 상기 칩(200)을 내부에 내장시키게 되는 것이다.The sealing agent 400 is to embed the chip 200 therein.

그러므로, 상기 실링제(400)는 절연성 물질로 이루어진 것으로, 절연성 필름을 상기 칩(200)을 감싸며 상기 동박(100)에 열압착시켜 형성하거나, 또는 절연성 물질을 상기 칩(200)을 감싸며 상기 동박(100)에 도포하여 형성하는 것이 바람직하다.Therefore, the sealing agent 400 is made of an insulating material, and formed by insulating the insulating film to the copper foil 100 to surround the chip 200, or to form the insulating material surrounding the chip 200 and the copper foil It is preferable to apply | coat to 100 and to form.

그 다음, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 2e)Next, the input and output terminals 210 of the chip 200 are exposed to each of the plurality of through holes 110 of the copper foil 100 (FIG. 2E).

여기서, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부에는 전술된 바와 같이, 상기 접착제(300)가 채워져 있으므로, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부에서 상기 칩(200)의 입출력 단자들(210)까지 상기 접착제(300)를 제거하면, 상기 칩(200)의 입출력 단자들(210)은 노출되게 된다.Here, since each of the plurality of through holes 110 of the copper foil 100 is filled with the adhesive 300 as described above, each of the plurality of through holes 110 of the copper foil 100 When the adhesive 300 is removed from the inside of the chip 200 to the input / output terminals 210 of the chip 200, the input / output terminals 210 of the chip 200 are exposed.

이때, 상기 복수개의 관통홀들(110) 각각의 내부에 있는 접착제(300)를 상기 칩(200)의 입출력 단자들(210)까지 에칭하여 상기 칩(200)의 입출력 단자들(210)을 노출시키는 것이 바람직하다.In this case, the adhesive 300 in each of the plurality of through holes 110 is etched to the input / output terminals 210 of the chip 200 to expose the input / output terminals 210 of the chip 200. It is preferable to make it.

그리고, 상기 에칭 용액은 동박은 에칭하지 않고, 접착제만 선택적으로 에칭시킬 수 있는 물질이 바람직하다.The etching solution is preferably a material which can selectively etch only the adhesive without etching copper foil.

또, 탄산가스 레이저 또는 자외선 레이저를 이용하여 상기 복수개의 관통홀들 각각의 내부에 있는 접착제만 신속하게 제거할 수도 있다.In addition, only the adhesive in each of the plurality of through holes may be quickly removed using a carbon dioxide laser or an ultraviolet laser.

연이어, 상기 칩(200)의 입출력 단자들(210)에 연결된 도전성 박막(500)을 상기 동박(100)의 하부에 형성한다.(도 2f)Subsequently, a conductive thin film 500 connected to the input / output terminals 210 of the chip 200 is formed under the copper foil 100 (FIG. 2F).

이때, 상기 도전성 박막(500)은 도금 공정으로 형성하는 것이 바람직하다.In this case, the conductive thin film 500 is preferably formed by a plating process.

마지막으로, 상기 도전성 박막(500) 및 동박(100)을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(511,512,513,514)을 형성한다.(도 2g)Finally, the conductive thin film 500 and the copper foil 100 are patterned to form pads 511, 512, 513, and 514 connected to the input / output terminals 210 of the chip 200 (FIG. 2G).

여기서, 상기 동박(100)을 패터닝하면 동박 패턴들이 형성되고, 각각의 패드들(511,512,513,514)은 전기적으로 격리(Isolation)된다.Here, when the copper foil 100 is patterned, copper foil patterns are formed, and respective pads 511, 512, 513, and 514 are electrically isolated.

전술된 바와 같이, 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법은 칩의 하부에 외부 인출용 패드들이 형성되어 있는 기판을 제조하는 것이다.As described above, the method for manufacturing the chip embedded substrate according to the first exemplary embodiment of the present invention is to manufacture a substrate having external drawing pads formed under the chip.

즉, 본 발명에 따른 칩 내장형 기판은 복수개의 관통홀들(110)이 각각 형성된 동박 패턴들과; 상기 동박 패턴들에 접착되고, 상기 복수개의 관통홀들(110) 각각에 대응되는 위치에 형성되어 있는 입출력 단자들(210)을 갖는 칩(200)과; 상기 칩(200)을 감싸며, 상기 동박(100) 상부에 형성된 실링제(400)와; 상기 복수개의 관통홀들(110) 각각을 통하여 상기 입출력 단자들(210)에 연결되어 있는 패드들로 구성된다.That is, the chip embedded substrate according to the present invention includes copper foil patterns having a plurality of through holes 110 formed therein; A chip (200) bonded to the copper foil patterns and having input / output terminals (210) formed at positions corresponding to each of the plurality of through holes (110); A sealing agent 400 surrounding the chip 200 and formed on the copper foil 100; Pads are connected to the input / output terminals 210 through the plurality of through holes 110, respectively.

여기서, 본 발명의 제 1 실시예는 상기 패드들(511,512,513,514)이 동박 패턴들 각각의 하부에 형성되어 있는 것이다.Here, in the first embodiment of the present invention, the pads 511, 512, 513, and 514 are formed under each of the copper foil patterns.

따라서, 본 발명은 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있는 장점이 있다.Therefore, the present invention has the advantage that the through-holes are formed in the metal foil in advance, so that the alignment of the chip and the through-holes can be precisely and quickly, thereby improving the production yield of the chip embedded substrate.

또한, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 장점이 있다.In addition, the present invention has the advantage that by reducing the thermal expansion coefficient between the chip and the metal foil by bonding the metal foil and the chip with a material having a coefficient of thermal expansion between the thermal expansion coefficient of the chip and the thermal expansion coefficient of the metal foil. .

한편, 본 발명은 전술된 바와 같이, 칩 내장형 기판으로 기재하였지만, 칩 내장형 소자라고 기재해도 무방하다.In addition, although the present invention has been described as a chip embedded substrate as described above, it may be described as a chip embedded element.

도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 도 3a와 같이, 제 1 관통홀들(110) 및 상기 제 1 관통홀들(110)의 외측에 배열된 제 2 관통홀들(120)이 형성된 동박(100)을 준비한다.3A to 3C are schematic cross-sectional views illustrating a method of manufacturing a chip embedded substrate according to a second exemplary embodiment of the present invention. As shown in FIG. 3A, the first through holes 110 and the first through holes are illustrated. The copper foil 100 having the second through holes 120 arranged on the outside of 110 is prepared.

그 다음, 상기 동박(100)의 제 1 관통홀들(110)에 칩(200)의 입출력 단자들(210)이 대응되도록, 상기 동박(100)과 상기 칩(200)을 접착제(300)로 접착시키고, 상기 칩(200)을 감싸는 실링제(400)를 상기 동박(100) 상부에 형성한 후, 상기 제 2 관통홀들(120) 각각과 연통하는 비아들(410)을 상기 실링제(400)에 형성하고, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 3b)Next, the copper foil 100 and the chip 200 are formed of an adhesive 300 so that the input / output terminals 210 of the chip 200 correspond to the first through holes 110 of the copper foil 100. After bonding, the sealing agent 400 surrounding the chip 200 is formed on the copper foil 100, and the vias 410 communicating with each of the second through holes 120 are formed in the sealing agent ( And the input / output terminals 210 of the chip 200 are exposed to the inside of each of the plurality of through holes 110 of the copper foil 100 (FIG. 3B).

계속하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 제 1 도전성 박 막(550)을 상기 동박(100)의 하부에 형성하고, 상기 제 2 관통홀들(120) 및 비아들(410)을 통하여 상기 제 1 도전성 박막(550)에 연결된 제 2 도전성 박막(560)을 상기 실링제(400) 상부에 형성한다.(도 3c)Subsequently, a first conductive thin film 550 connected to the input / output terminals 210 of the chip 200 is formed under the copper foil 100, and the second through holes 120 and vias ( A second conductive thin film 560 connected to the first conductive thin film 550 through 410 is formed on the sealing agent 400 (FIG. 3C).

그 후, 상기 제 1과 2 도전성 박막(550,560) 및 상기 동박(100)을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(561,562)을 상기 실링제(400) 상부에 형성한다.(도 3d)Thereafter, the first and second conductive thin films 550 and 560 and the copper foil 100 are patterned to form pads 561 and 562 connected to the input / output terminals 210 of the chip 200 on the sealing agent 400. To form. (FIG. 3D)

도 4는 본 발명에 따른 칩 내장형 기판의 다른 구조를 설명하기 위한 개략적인 단면도로서, 입출력 단자(210)는 칩(200)의 일면에 있고, 상기 칩(200)의 타면에 열 방출부(250)가 접촉되어 있고, 상기 열 방출부(250)는 실링제(400) 내부에 존재하도록 구성할 수 있다.4 is a schematic cross-sectional view for describing another structure of the chip embedded substrate according to the present invention, in which the input / output terminal 210 is on one surface of the chip 200 and the heat dissipation part 250 is formed on the other surface of the chip 200. ) Is in contact with each other, and the heat dissipation part 250 may be configured to exist inside the sealing agent 400.

즉, 상기 열 방출부(250)는 통상적인 금속계열의 히트 싱크이거나, 상기 칩(200)보다 열 방출효율이 우수한 물질로 형성할 수 있다.That is, the heat dissipation part 250 may be a heat sink of a conventional metal series, or may be formed of a material having better heat dissipation efficiency than the chip 200.

도 5는 도 4의 칩 내장형 기판의 열 방출부가 노출된 상태를 도시한 개략적인 단면도로서, 본 발명의 칩 내장형 기판은 도 4와 같이, 열 방출부(250)를 내장할 수 있고, 이 열 방출부(250)는 칩(200)에 접촉되어 있으며, 상기 열 방출부(250)의 일부를 실링제(400)로 감싸서 상기 열 방출부(250)를 노출시킨다.FIG. 5 is a schematic cross-sectional view illustrating an exposed state of the heat dissipation part of the chip embedded substrate of FIG. 4. The chip embedded substrate of the present invention may include a heat dissipation part 250 as illustrated in FIG. 4. The discharge unit 250 is in contact with the chip 200 and exposes the heat discharge unit 250 by wrapping a portion of the heat discharge unit 250 with a sealing agent 400.

이렇게, 상기 열 방출부(250)가 노출되어 있으면, 상기 칩(200)에서 발생된 열을 더 효율적으로 방출시킬 수 있게 된다.As such, when the heat dissipation part 250 is exposed, the heat generated by the chip 200 may be more efficiently discharged.

여기서, 상기 열 방출부(250)는 외부로 노출된 면(面)에 복수개의 돌기들 또는 홈들이 형성되어 있으면, 외부의 공기와 접촉되는 면적이 커지기 때문에 열 방출 효율을 더욱더 증가시킬 수 있다.Herein, when the plurality of protrusions or the grooves are formed on the surface exposed to the outside, the heat dissipation part 250 may further increase the heat dissipation efficiency because the area in contact with the outside air becomes large.

도 6은 본 발명에 따른 칩 내장형 기판의 또 다른 구조를 설명하기 위한 개략적인 단면도로서, 본 발명은 칩 내장형 기판을 칩이 안착될 수 있는 틀을 이용하여 형성할 수 있다.6 is a schematic cross-sectional view illustrating another structure of a chip embedded substrate according to the present invention. The present invention may form a chip embedded substrate using a mold on which a chip may be mounted.

즉, 이 칩 내장형 기판은 캐비티(Cavity)(630)가 형성되어 있고, 상기 캐비티(630) 하부가 관통된 제 1 관통홀들(610)이 형성되어 있고, 상기 캐비티(630)의 측면이 관통된 제 2 관통홀들(620)이 형성되어 있는 틀(600)과; 상기 틀(600)의 캐비티(630) 내부의 바닥면에 접착되어 있는 칩(200)과; 상기 제 1과 2 관통홀들(610,620)을 통하여 상기 칩(200)의 입출력 단자들(210) 각각에 연결되며, 상기 틀(600) 상부에 형성된 패드들(710)로 구성된다.That is, the chip embedded substrate has a cavity 630 formed therein, and first through holes 610 through which the lower portion of the cavity 630 is formed, and a side surface of the cavity 630 passes through. A frame 600 in which the second through holes 620 are formed; A chip 200 bonded to the bottom surface of the cavity 630 of the mold 600; The pads 710 are connected to the input / output terminals 210 of the chip 200 through the first and second through holes 610 and 620 and formed on the frame 600.

도 7a 내지 7d는 도 6의 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 도 7a에 도시된 바와 같이, 칩이 안착될 수 있는 캐비티(Cavity)(630)가 형성되어 있고, 상기 캐비티(630) 하부가 관통된 제 1 관통홀들(610)이 형성되어 있고, 상기 캐비티(630)의 측면이 관통된 제 2 관통홀들(620)이 형성되어 있는 틀(600)을 준비한다.7A to 7D are schematic cross-sectional views illustrating a method of manufacturing the chip embedded substrate of FIG. 6, and as shown in FIG. 7A, a cavity 630 in which a chip is mounted is formed. Prepare a frame 600 in which first through holes 610 through which the lower portion of the cavity 630 is formed are formed, and second through holes 620 through which side surfaces of the cavity 630 are formed. do.

상기 틀(600)은 고분자 수지로 성형된 것이 바람직하다.The mold 600 is preferably molded of a polymer resin.

그 후, 상기 틀(600)의 캐비티(630) 내부의 바닥면에 접착제(300)를 개재시키고 입출력 단자들(210)이 구비된 칩(200)을 접착시킨다.(도 7b)Thereafter, the adhesive 300 is interposed on the bottom surface of the cavity 630 of the mold 600 and the chip 200 having the input / output terminals 210 is adhered to each other (FIG. 7B).

이때, 상기 칩(200)의 입출력 단자들(210)은 상기 제 1 관통홀들(610)에 대응되어 위치된다.In this case, the input / output terminals 210 of the chip 200 correspond to the first through holes 610.

그 다음, 상기 제 1 관통홀들(610) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 7c)Next, the input / output terminals 210 of the chip 200 are exposed to the inside of each of the first through holes 610 (FIG. 7C).

이어서, 상기 제 1 관통홀들(610)을 통하여 상기 칩(200)의 입출력 단자들(210)에 연결된 제 1 도전성 박막을 상기 틀(600) 하부에 형성하고, 상기 제 2 관통홀들(620)을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀(600) 상부에 형성한다.Subsequently, a first conductive thin film connected to the input / output terminals 210 of the chip 200 through the first through holes 610 is formed under the frame 600, and the second through holes 620. A second conductive thin film connected to the first conductive thin film is formed on the frame 600 through the).

계속하여, 상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(710)을 상기 틀(600) 상부에 형성한다.(도 7d)Subsequently, the first and second conductive thin films are patterned to form pads 710 connected to the input / output terminals 210 of the chip 200 on the frame 600 (FIG. 7D).

도 8은 본 발명에 따른 칩 내장형 기판의 개략적인 평면도로서, 실링제(400) 상부에는 패드들(590)이 배치된다.8 is a schematic plan view of a chip embedded substrate according to the present disclosure, in which pads 590 are disposed on the sealing agent 400.

상기 패드들(590)은 칩의 입출력 단자들 각각과 연결되어, 외부와 전기적으로 연결하기 위한 것이다.The pads 590 are connected to each of the input and output terminals of the chip and are electrically connected to the outside.

그리고, 상기 패드들(590)의 내측으로는 칩이 존재하는 데, 도 8의 도면에서 '810'이 칩이 실장된 영역이다.In addition, a chip exists inside the pads 590. In FIG. 8, '810' represents a region in which a chip is mounted.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

도 1a 내지 1c는 종래 기술에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도1A to 1C are schematic cross-sectional views illustrating a method for manufacturing a chip embedded substrate according to the prior art.

도 2a 내지 2g는 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도2A to 2G are schematic cross-sectional views illustrating a method of manufacturing a chip embedded substrate according to a first embodiment of the present invention.

도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도3A to 3C are schematic cross-sectional views illustrating a method of manufacturing a chip embedded substrate according to a second exemplary embodiment of the present invention.

도 4는 본 발명에 따른 칩 내장형 기판의 다른 구조를 설명하기 위한 개략적인 단면도4 is a schematic cross-sectional view for explaining another structure of the chip embedded substrate according to the present invention.

도 5는 도 4의 칩 내장형 기판의 열 방출부가 노출된 상태를 도시한 개략적인 단면도FIG. 5 is a schematic cross-sectional view illustrating a state in which a heat dissipation part of the chip embedded substrate of FIG. 4 is exposed.

도 6은 본 발명에 따른 칩 내장형 기판의 또 다른 구조를 설명하기 위한 개략적인 단면도6 is a schematic cross-sectional view illustrating another structure of the chip embedded substrate according to the present invention.

도 7a 내지 7d는 도 6의 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도7A to 7D are schematic cross-sectional views illustrating a method of manufacturing the chip embedded substrate of FIG. 6.

도 8은 본 발명에 따른 칩 내장형 기판의 개략적인 평면도8 is a schematic plan view of a chip embedded substrate according to the present invention;

Claims (12)

복수개의 관통홀들이 각각 형성된 금속박(箔) 패턴들과; Metal foil patterns each having a plurality of through holes formed therein; 상기 금속박 패턴들에 접착되고, 상기 복수개의 관통홀들 각각에 대응되는 위치에 형성되어 있는 입출력 단자들을 갖는 칩과; A chip having input / output terminals bonded to the metal foil patterns and formed at positions corresponding to the plurality of through holes, respectively; 상기 칩을 감싸며, 상기 금속박 상부에 형성된 실링제와; A sealing agent surrounding the chip and formed on the metal foil; 상기 복수개의 관통홀들 각각을 통하여 상기 입출력 단자들에 연결되어 있는 패드들로 구성된 칩 내장형 기판.The chip embedded substrate comprising pads connected to the input / output terminals through each of the plurality of through holes. 청구항 1에 있어서, The method according to claim 1, 상기 패드들은,The pads, 상기 칩 하부에 있는 것을 특징으로 하는 칩 내장형 기판.And a chip embedded substrate under the chip. 청구항 1에 있어서, The method according to claim 1, 상기 실링제에는 복수개의 관통홀들이 더 형성되어 있고,The sealing agent is further formed with a plurality of through holes, 상기 패드들은,The pads, 상기 금속박 패턴들 각각에 형성된 복수개의 관통홀들과 상기 실링제에 형성된 복수개의 관통홀들을 통하여 상기 입출력 단자들에 연결되어 있으며, 상기 실링제 상부에 있는 것을 특징으로 하는 칩 내장형 기판.And a plurality of through holes formed in each of the metal foil patterns and through the plurality of through holes formed in the sealing agent and connected to the input / output terminals, wherein the chip embedded substrate is on the sealing agent. 청구항 1에 있어서, The method according to claim 1, 상기 칩에 접촉되어 있는 열 방출부가 더 구비되고,The heat dissipation unit is further provided in contact with the chip, 상기 실링제는 열 방출부의 적어도 일부를 감싸고 있는 것을 특징으로 하는 칩 내장형 기판.And the sealing agent surrounds at least a portion of the heat dissipation unit. 청구항 1에 있어서, The method according to claim 1, 상기 칩과 상기 금속박 패턴들은 접착제로 접착되며,The chip and the metal foil patterns are bonded with an adhesive, 상기 접착제는,The adhesive, 상기 칩의 열 팽창 계수와 상기 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질인 것을 특징으로 하는 칩 내장형 기판.And a material having a thermal expansion coefficient between the thermal expansion coefficient of the chip and the thermal expansion coefficient of the metal foil. 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀과; A cavity in which a cavity is formed, first through holes penetrating the lower portion of the cavity, and second through holes penetrating the side surface of the cavity; 상기 틀의 캐비티 내부의 바닥면에 접착되어 있는 칩과; A chip bonded to a bottom surface of the cavity of the mold; 상기 제 1과 2 관통홀들을 통하여 상기 칩의 입출력 단자들 각각에 연결되며, 상기 틀 상부에 형성된 패드들로 구성된 칩 내장형 기판.The chip embedded substrate is connected to each of the input and output terminals of the chip through the first and second through holes, the pad formed on the upper frame. 복수개의 관통홀들이 형성된 동박을 준비하는 단계와;Preparing a copper foil having a plurality of through holes formed therein; 상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;Aligning input and output terminals of the chip with the plurality of through holes of the copper foil; 상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;Bonding the aligned copper foil and the chip with an adhesive; 상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;Forming a sealing agent surrounding the chip on the copper foil; 상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Exposing the input / output terminals of the chip into each of the plurality of through holes of the copper foil; 상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;Forming a conductive thin film connected to the input / output terminals of the chip under the copper foil; 상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.And patterning the conductive thin film and the copper foil to form pads connected to input / output terminals of the chip. 제 1 관통홀들 및 상기 제 1 관통홀들의 외측에 배열된 제 2 관통홀들이 형성된 동박을 준비하는 단계와; Preparing a copper foil having first through holes and second through holes arranged outside the first through holes; 상기 동박의 제 1 관통홀들에 칩의 입출력 단자들이 대응되도록, 상기 동박과 상기 칩을 접착제로 접착시키고, 상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;Bonding the copper foil and the chip with an adhesive so that the input and output terminals of the chip correspond to the first through holes of the copper foil, and forming a sealing agent surrounding the chip on the copper foil; 상기 제 2 관통홀들 각각과 연통하는 비아들을 상기 실링제에 형성하고, 상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Forming vias in communication with each of the second through holes in the sealing material, and exposing the input / output terminals of the chip to each of the plurality of through holes of the copper foil; 상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 동박의 하부에 형성하고, 상기 제 2 관통홀들 및 비아들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 실링제 상부에 형성하는 단계와;A first conductive thin film connected to the input and output terminals of the chip is formed under the copper foil, and a second conductive thin film connected to the first conductive thin film through the second through holes and vias is formed on the sealing agent. Steps; 상기 제 1과 2 도전성 박막 및 상기 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 실링제 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.And patterning the first and second conductive thin films and the copper foil to form pads connected to input / output terminals of the chip on the sealing agent. 청구항 7 또는 8에 있어서, The method according to claim 7 or 8, 상기 동박의 복수개의 관통홀들의 폭은,The width of the plurality of through holes of the copper foil, 상기 칩의 입출력 단자의 폭보다 작은 것을 특징으로 하는 칩 내장형 기판의 제조 방법.The chip embedded substrate manufacturing method characterized in that the smaller than the width of the input and output terminals of the chip. 청구항 7 또는 8에 있어서, The method according to claim 7 or 8, 상기 실링제는,The sealing agent, 절연성 필름을 상기 칩을 감싸며 상기 동박에 열압착시켜 형성하거나, 또는 절연성 물질을 상기 칩을 감싸며 상기 동박에 도포하여 형성하는 것을 특징으로 하는 칩 내장형 기판의 제조 방법.A method of manufacturing a chip embedded substrate, wherein an insulating film is formed by wrapping the chip and thermocompressing the copper foil, or an insulating material is formed by wrapping the chip and coating the chip. 칩이 안착될 수 있는 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀을 준비하는 단계와; Preparing a mold in which a cavity in which a chip can be seated is formed, first through holes penetrating the lower part of the cavity are formed, and second through holes penetrating the side of the cavity are formed. Wow; 상기 틀의 캐비티 내부의 바닥면에 접착제를 개재시키고 입출력 단자들이 구비된 칩을 접착시키는 단계와;Adhering an adhesive to a bottom surface of the cavity of the mold and adhering a chip provided with input / output terminals; 상기 제 1 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;Exposing the input / output terminals of the chip to each of the first through holes; 상기 제 1 관통홀들을 통하여 상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 틀 하부에 형성하고, 상기 제 2 관통홀들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀 상부에 형성하는 단계와;A first conductive thin film connected to the input / output terminals of the chip through the first through holes is formed under the frame, and a second conductive thin film connected to the first conductive thin film through the second through holes is formed on the upper part of the frame. Forming; 상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 틀 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.And patterning the first and second conductive thin films to form pads connected to input / output terminals of the chip on the upper part of the frame. 청구항 7,8과 11 중 한 항에 있어서, The method according to any one of claims 7,8 and 11, 상기 도전성 박막은,The conductive thin film, 도금 공정으로 형성하는 것을 특징으로 하는 칩 내장형 기판의 제조 방법.It is formed by a plating process, The manufacturing method of the chip embedded substrate characterized by the above-mentioned.
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