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KR100956771B1 - 디엘엘 클럭 생성 회로 - Google Patents

디엘엘 클럭 생성 회로 Download PDF

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KR100956771B1
KR100956771B1 KR1020070128297A KR20070128297A KR100956771B1 KR 100956771 B1 KR100956771 B1 KR 100956771B1 KR 1020070128297 A KR1020070128297 A KR 1020070128297A KR 20070128297 A KR20070128297 A KR 20070128297A KR 100956771 B1 KR100956771 B1 KR 100956771B1
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internal clock
duty
internal
unit
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유민영
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주식회사 하이닉스반도체
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Abstract

본 발명의 디엘엘 클럭 생성 회로는 제1 클럭과 제2 클럭을 입력받아 제1 내부 클럭의 듀티에 따라 조절된 기준 신호에 의해 듀티가 보정된 제1 내부 클럭 및 제2 내부 클럭을 생성하는 듀티 보정 버퍼; 및 제1 내부 클럭이 인에이블됨에 따라 제1 레벨이 되고, 제2 내부 클럭이 인에이블됨에 따라 제2 레벨이 되는 디엘엘 클럭을 생성하는 에지 트리거부를 포함한다.
디엘엘(DLL;Delayed Locked Loop) 클럭, 에지 트리거, 듀티

Description

디엘엘 클럭 생성 회로{DLL Clock Generation Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 디엘엘 클럭 생성 회로에 관한 것이다.
통상적으로, 클럭 동기 시스템에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(clock skew)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭에 동기되기 위하여 디엘엘, 피엘엘(PLL;Phase Locked Loop)등의 클럭 동기화 회로가 사용되고 있다.
한편, 고속 클럭의 상승 에지와 하강 에지에서 모두 입출력을 수행하는 시스템에서 충분한 입출력 데이터의 유효 윈도우를 확보하기 위해서는 50%의 듀티비를 유지하는 것이 중요하다. 이처럼 외부 클럭의 듀티비에 관계없이 항상 50%의 듀티비를 갖는 클럭을 생성하거나 원치 않는 클럭의 듀티 변경을 보상하기 위하여 디엘엘 내부에 듀티 보정 회로(DCC:Duty Cycle Corrector)를 적용하고 있다. 디엘엘의 출력단에 피드백 타입의 듀티 보정 회로를 배치하는 경우 또는 디엘엘의 입력단에 듀티 보정 회로를 배치하는 경우가 있다.
도 1은 종래 기술에 따른 디엘엘 클럭 생성 회로의 일 실시예이다.
도 1에 도시한 디엘엘 클럭 생성 회로는 듀티 보정부(1), 클럭 버퍼(2) 및 디엘엘 클럭 드라이버(3)를 포함한다.
상기 듀티 보정부(1)는 듀티 보정 인에이블 신호(DCC_EN)에 따라 제1 내부 클럭(RCLK1)의 듀티를 보정하기 위한 제1 기준 신호(RVREF) 및 제2 기준 신호(FVREF)를 출력한다.
상기 클럭 버퍼(2)는 제1 클럭(CLK)과 제2 클럭(CLKB)을 입력받고 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 보정된 듀티를 갖는 상기 제1 내부 클럭(RCLK1)을 생성한다.
상기 디엘엘 클럭 드라이버(40)는 파워다운 모드 신호(PWDNB), 커맨트 클럭(BCK0) 및 리셋 신호(RESET)에 따라 상기 제1 내부 클럭(RCLK1)을 입력받아 드라이빙하여 각종 클럭 신호(CLKIN,REFCLK,CONTCLK)를 생성한다.
도 1에 도시한 바와 같이, 디엘엘 클럭 생성 회로의 입력단에 상기 듀티 보정부(1)를 배치하는 경우, 외부에서 입력되는 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)을 버퍼링한 신호인 상기 제1 내부 클럭(RCLK1)의 듀티는 보정되어 디엘엘 클럭으로 출력하게 되는데, 이때 상기 듀티 보정부(1)의 듀티 보정 범위를 벗어난 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)이 입력되거나 상기 클럭 버퍼(2)의 오동작에 의해 듀티가 벗어난 상기 디엘엘 클럭이 생성될 수 있다.
이 경우, 상기 클럭 버퍼(2)의 입력인 제1 클럭(CLK)과 그의 상보 클럭인 제 2 클럭(CLKB)의 전압 교차 지점(VIX;Voltage Input Cross-point)이 기준 전압(VREF)보다 증감함에 따른 상기 클럭 버퍼(2)의 출력(RCLK1)의 듀티가 왜곡되는 현상이 발생한다.
앞 단에 상기 듀티 보정부(1)와 같은 듀티 보정 회로를 구비한 디엘엘 클럭 생성 회로의 경우, 상기 클럭 버퍼(2)에 의해 발생한 왜곡된 듀티를 보정하였으나, 듀티의 왜곡되는 범위가 듀티 보정 회로의 한계치를 넘어서는 경우에는 보정되지 않은 상기 제1 내부 클럭(RCLK1)을 그대로 디엘엘 클럭으로 출력하게 되는 문제점이 있다. 그 결과, 왜곡된 듀티를 갖는 디엘엘 클럭에 따른 데이터 유효 윈도우(Data Valid Window;tDV)가 감소되고 고 주파수에서 페일(fail)이 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 듀티 왜곡을 보정한 디엘엘 클럭을 생성하는 디엘엘 클럭 생성 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 디엘엘 클럭 생성 회로는 제1 클럭과 제2 클럭을 입력받아 제1 내부 클럭의 듀티에 따라 조절된 기준 신호에 의해 듀티가 보정된 제1 내부 클럭 및 제2 내부 클럭을 생성하는 듀티 보정 버퍼; 및 상기 제1 내부 클럭이 인에이블됨에 따라 제1 레벨이 되고, 상기 제2 내부 클럭이 인에이블됨에 따라 제2 레벨이 되는 디엘엘 클럭을 생성하는 에지 트리거부를 포함한다.
또한, 본 발명의 디엘엘 클럭 생성 회로의 다른 실시예는 제1 클럭 및 제2 클럭을 입력받아 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼; 및 상기 제1 내부 클럭이 인에이블됨에 따라 제1 레벨이 되고, 상기 제2 내부 클럭이 인에이블됨에 따라 제2 레벨이 되는 디엘엘 클럭을 생성하는 에지 트리거부를 포함한다.
본 발명에 따른 디엘엘 클럭 생성 회로는 듀티 보정 회로에 의한 보정 범위를 넘어선 왜곡된 듀티를 갖는 신호까지 듀티의 보정이 가능하다.
또한, 본 발명은 듀티가 보정된 디엘엘 클럭을 생성함으로써 데이터 유효 윈 도우의 확장이 가능하여 고 주파수에서의 불량을 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 디엘엘 클럭 생성 회로의 블록도이다.
도 2에 도시된 디엘엘 클럭 생성 회로는 듀티 보정 버퍼(50) 및 에지 트리거부(30)를 포함한다. 또한, 상기 디엘엘 클럭 생성 회로는 디엘엘 클럭 드라이버(40)를 추가로 포함할 수 있다.
상기 듀티 보정 버퍼(50)는 제1 클럭(CLK)과 제2 클럭(CLKB)을 입력받아 제1 내부 클럭(RCLK1)의 듀티에 따라 조절된 기준 신호(RVREF,FVREF)에 의해 듀티가 보정된 상기 제1 내부 클럭(RCLK1) 및 제2 내부 클럭(FCLK1)을 생성한다.
상기 듀티 보정 버퍼(50)는 듀티 보정부(10) 및 클럭 버퍼(20)로 구성된다.
상기 듀티 보정부(10)는 듀티 보정 인에이블 신호(DCC_EN)에 따라 상기 제1 내부 클럭(RCLK1)을 입력받아 상기 클럭 버퍼(20)의 출력 신호의 듀티를 보정하기 위한 상기 기준 신호(RVREF,FVREF)로 제1 기준 신호(RVREF) 및 제2 기준 신호(FVREF)를 출력한다. 상기 제1 내부 클럭(RCLK1)은 상기 클럭 버퍼(20)의 출력 신호 중 하나이다. 즉, 상기 듀티 보정부(10)는 상기 제1 내부 클럭(RCLK1)을 피드백받아 이를 반영하여 상기 제1 내부 클럭(RCLK1)의 듀티를 보정하기 위한 기준 전압인 상기 제1,제2 기준 신호(RVREF,FVREF)를 출력한다.
상기 듀티 보정부(10)는 아날로그 듀티 보정 회로에 의해 구현할 수 있다. 상기 클럭 버퍼(20)는 제1 클럭(CLK)과 제2 클럭(CLKB)을 입력받고 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 보정된 듀티를 갖는 상기 제1 내부 클럭(RCLK1) 및 제2 내부 클럭(FCLK1)을 생성한다.
상기 클럭 버퍼(20)는 상기 제1,제2 기준 신호(RVREF,FVREF)를 입력받아 상기 제1,제2 클럭(CLK,CLKB)의 하이 레벨 구간과 로우 레벨 구간을 비교하여 상대적으로 커진 구간은 줄이고, 작아진 구간은 넓힘으로써 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티를 보정한다. 예를 들면, 상기 클럭 버퍼(20)는 상기 제1 기준 신호(RVREF)에 의해 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 하이 레벨 구간을 넓히고, 상기 제2 기준 신호(FVREF)에 의해 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 로우 레벨 구간을 넓힐 수 있다.
상기 클럭 버퍼(20)는 제1 클럭 버퍼(21) 및 제2 클럭 버퍼(22)를 포함한다. 또한, 상기 클럭 버퍼(20)는 상기 제1 클럭 버퍼(21)의 출력을 버퍼링하는 제19 인버터(IV19) 및 상기 제2 클럭 버퍼(22)의 출력을 버퍼링하는 제20 인버터(IV20)를 포함할 수 있다.
상기 제1 클럭 버퍼(21)는 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)을 입력받아 상기 제1 내부 클럭(RCLK1)의 듀티를 보정한다.
상기 제2 클럭 버퍼(22)는 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)을 입력받아 상기 제2 내부 클럭(FCLK1)의 듀티를 보정한다.
즉, 상기 제1,제2 클럭 버퍼(21,22)는 상기 제1,제2 클럭(CLK,CLKB)을 버퍼링할 뿐 아니라 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티를 보정하는 회로를 포함한다.
상기 제1 클럭 버퍼(21)와 상기 제2 클럭 버퍼(22)의 구성이 같은 경우, 상기 제1,제2 클럭 버퍼(21,22)는 상기 제1,제2 기준 신호(RVREF,FVREF)에 따라 듀티를 보정하는 것과 입력된 상기 제1,제2 클럭(CLK,CLKB)을 버퍼링하는 것이므로 상기 제1,제2 클럭(CLK,CLKB)간의 위상차는 상기 제1,제2 내부 클럭(RCLK1,FCLK1)간에도 유지된다. 도 5를 참조하면, 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티는 상기 제1,제2 클럭(CLK,CLKB)의 듀티로부터 틀어지지만 상기 제1,제2 클럭(CLK,CLKB)의 라이징 시점간의 위상차는 상기 제1,제2 내부 클럭(RCLK1,FCLK1)에서도 같다.
상기 에지 트리거부(30)는 상기 제1 내부 클럭(RCLK1)이 인에이블됨에 따라 제1 레벨이 되고, 상기 제2 내부 클럭(FCLK1)이 인에이블됨에 따라 제2 레벨이 되는 디엘엘 클럭(Edge_CLK)을 생성한다. 예를 들면, 상기 에지 트리거부(30)는 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)의 라이징 시점(에지)만을 이용하여 상기 디엘엘 클럭(Edge_CLK)의 듀티를 보정한다.
따라서, 상기 디엘엘 클럭(Edge_CLK)은 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)의 듀티나 펄스폭에 무관하게, 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 라이징 시점에 의해 생성된다.
따라서, 상기 디엘엘 클럭(Edge_CLK)은 상기 제1,제2 내부 클 럭(RCLK1,FCLK1)의 위상차에 의해서 생성된다. 또는 상기 디엘엘 클럭(Edge_CLK)은 상기 클럭 버퍼(20)에 의해 상기 제1,제2 클럭(CLK,CLKB)의 위상차가 상기 제1,제2 내부 클럭(RCLK1,FCLK1)에서 유지되기 때문에, 상기 제1,제2클럭(CLK,CLKB)의 위상차에 의해 생성된 것과 동일하다 즉, 상기 제1,제2 내부 클럭(RCLK1,FCLK1)이 상기 클럭 버퍼(20)에 의해 듀티가 왜곡됨에도 불구하고, 입력된 신호인 상기 제1,제2 클럭(CLK,CLKB)의 듀티를 유지하여 상기 디엘엘 클럭(Edge_CLK)이 출력된다.
본 발명은 상기 클럭 버퍼(20)에 의해 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티 왜곡이 심하여 상기 듀티 보정부(10)에 의해 듀티 보정이 되지 않는 경우에도, 상기 에지 트리거부(30)에 의해 상기 제1,제2 클럭(CLK,CLKB)과 같은 듀티를 갖는 상기 디엘엘 클럭(Edge_CLK)을 출력할 수 있다.
상기 에지 트리거부(30)의 일 실시예는 도 3에 도시된 바와 같다. 그 외 상기 에지 트리거부(30)는 믹서에 의해서도 구현이 가능하다.
상기 디엘엘 클럭 드라이버(40)는 상기 디엘엘 클럭(Edge_CLK)을 입력받아 드라이빙하여 각종 클럭 신호(CLKIN,REFCLK,CONTCLK)를 생성한다. 상기 각종 클럭 신호(CLKIN,REFCLK,CONTCLK)는 상기 디엘엘 클럭 드라이버(40)에 의해 생성된 것으로, 상기 디엘엘 클럭(Edge_CLK)과 듀티가 동일한 신호이다.
또한, 본 발명에 따른 디엘엘 클럭 생성 회로의 다른 실시예는 상기 클럭 버퍼(20) 및 상기 에지 트리거부(30)를 포함하여 구현할 수 있다. 상기 클럭 버퍼(20)는 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)을 입력받아 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)을 생성한다. 상기 에지 트리거부(30)는 위에서 설명한 것과 동일하다.
도 3은 도 2에 도시된 상기 에지 트리거부(30)의 일 실시예를 나타낸 상세 회로도이다.
상기 에지 트리거부(30)는 상기 제1 내부 클럭(RCLK1)이 하이 레벨이 됨에 따라 제1 시간 지연 후에 하이 레벨이 되고, 상기 제2 내부 클럭(FCLK1)이 하이 레벨이 됨에 따라 상기 제1 시간 지연 후에 로우 레벨이 되는 상기 디엘엘 클럭(Edge_CLK)을 생성한다.
상기 에지 트리거부(30)는 풀업부(31), 풀다운부(32) 및 래치부(33)를 포함한다.
상기 풀업부(31)는 상기 제1 내부 클럭(RCLK1)에 따라 제1 노드(Node1)의 신호를 풀업시킨다. 상기 풀업부(31)는 제1 인버터(IV1), 제1 지연부(34), 제2 인버터(IV2), 제1 피모스 트랜지스터(P1) 및 제2 피모스 트랜지스터(P2)를 포함한다.
상기 제1 인버터(IV1)는 상기 제1 내부 클럭(RCLK1)을 입력받아 반전시킨다. 상기 제1 지연부(34)는 상기 제1 인버터(IV1)의 출력을 소정 시간 동안 지연시킨다. 상기 제2 인버터(IV2)는 상기 제1 지연부(34)의 출력을 반전시킨다. 상기 제1 피모스 트랜지스터(P1)는 상기 제2 인버터(IV2)의 출력을 게이트에 입력받고 공급 전압(VDD)을 소스에 입력받는다. 상기 제2 피모스 트랜지스터(P2)는 상기 제1 인버터(IV1)의 출력을 게이트에 입력받고 상기 제1 피모스 트랜지스터(P1)의 소스에 드레인이 연결되고, 제1 노드(Node1)에 소스가 연결된다.
상기 풀다운부(32)는 상기 제2 내부 클럭(FCLK1)에 따라 상기 제1 노 드(Node1)의 신호를 풀다운시킨다. 상기 풀다운부(32)는 제2 지연부(35), 제3 인버터(IV3), 제1 엔모스 트랜지스터(N1) 및 제2 엔모스 트랜지스터(N2)를 포함한다.
상기 제2 지연부(35)는 상기 제2 내부 클럭(FCLK1)을 상기 소정 시간 동안 지연시킨다. 상기 제3 인버터(IV3)는 상기 제2 지연부(35)의 출력을 반전시킨다. 상기 제1 엔모스 트랜지스터(N1)는 상기 제2 내부 클럭(FCLK1)을 게이트에 입력받고 상기 제1 노드(Node1)에 드레인이 연결된다. 상기 제2 엔모스 트랜지스터(N2)는 상기 제3 인버터(IV3)의 출력을 게이트에 입력받고 드레인에 상기 제1 엔모스 트랜지스터(N1)의 소스가 연결되고 소스에 접지 전압(VSS)이 인가된다.
상기 제1 시간은 상기 제1 지연부(34) 및 상기 제2 지연부(35)에 의해 조절할 수 있다.
상기 래치부(33)는 상기 제1 노드(Node1)의 신호를 래치시켜 상기 디엘엘 클럭(Edge_CLK)을 생성한다.
상기 래치부(33)는 제4 내지 제6 인버터(IV4~IV6) 및 제1 낸드 게이트(ND1)를 포함한다. 상기 제6 인버터(IV6)는 상기 파워다운 모드 신호(PWDNB)를 입력받아 반전시킨다. 상기 제1 낸드 게이트(ND1)는 상기 제6 인버터(IV6)의 출력 및 상기 제1 노드(Node1)의 신호를 입력받아 낸드 연산한다. 상기 제4 인버터(IV4)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시켜 상기 제1 노드(Node1)에 공급한다. 상기 제5 인버터(IV5)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시켜 상기 디엘엘 클럭(Edge_CLK)을 생성한다.
도시한 바와 같이, 상기 에지 트리거부(30)는 파워다운 모드 신호(PWDNB)에 따라 로우 레벨의 상기 디엘엘 클럭(Edge_CLK)을 생성한다. 예를 들면, 프리차지 파워 다운 모드(Precharge Power Down Mode)시, 소비 전류(IDD)를 감소시키기 위한 것으로, 상기 파워다운 모드 신호(PWDNB)가 하이 레벨이 되면, 상기 디엘엘 클럭(Edge_CLK)은 디스에이블된다.
도 3에 도시된 상기 에지 트리거부(30)의 동작을 설명하면 다음과 같다.
상기 제2 내부 클럭(FCLK1)이 하이 레벨이 됨에 따라 상기 제1 엔모스 트랜지스터(N1)가 턴온된다. 또한, 상기 제2 내부 클럭(FCLK1)이 하이 레벨이 된 이후, 상기 제2 지연부(35) 및 상기 제3 인버터(IV3)에 의해 상기 소정 시간이 경과된 이 후, 상기 제2 엔모스 트랜지스터(N2)가 턴온된다. 상기 제2 엔모스 트랜지스터(N2)가 턴온되는 시점은 상기 제2 지연부(35)에 의해 조절할 수 있다. 따라서, 상기 제1 엔모스 트랜지스터(N1)와 상기 제2 엔모스 트랜지스터(N2)가 둘 다 턴온되는 시점은 상기 제2 내부 클럭(FCLK1)이 하이 레벨이 된 이후 상기 소정 시간이 경과된 이후이며. 이 때 상기 제1 노드(Node1)의 전압은 풀다운되어 로우 레벨이다. 따라서, 상기 래치부(33)는 로우 레벨의 상기 디엘엘 클럭(Edge_CLK)을 출력하며, 상기 제1 노드(Node1)의 전압이 하이 레벨이 되기까지 상기 디엘엘 클럭(Edge_CLK)은 로우 레벨을 유지한다. 또한, 상기 제1 내부 클럭(RCLK1)이 하이 레벨일 때 상기 제1 인버터(IV1)의 출력은 로우 레벨이 되고, 상기 제1 지연부(34) 및 상기 제2 인버터(IV2)에 의해 상기 제1 내부 클럭(RCLK1)이 하이 레벨이 된 이후, 상기 소정 시간이 경과된 이후에 상기 제1 피모스 트랜지스터(P1)가 턴온된다. 상기 제1 피모스 트랜지스터(P1)가 턴온되는 시점은 상기 제1 지연부(34)에 의해 조절할 수 있다. 또한, 상기 제2 피모스 트랜지스터(P2)는 상기 제1 내부 클럭(RCLK1)이 하이 레벨이 된 이후 턴온된다. 따라서, 상기 제1 내부 클럭(RCLK1)이 하이 레벨이 된 이후, 상기 소정 시간이 경과된 이후에 상기 제1 노드(Node1)의 전압은 상기 제1 피모스 트랜지스터(P1) 및 상기 제2 피모스 트랜지스터(P2)가 둘다 턴온되고, 상기 제1 노드(Node1)의 전압이 풀업되어 하이 레벨이 된다. 상기 래치부(33)는 하이 레벨의 상기 디엘엘 클럭(Edge_CLK)을 출력하고, 상기 제1 노드(Node1)의 전압이 로우 레벨이 되기까지 상기 디엘엘 클럭(Edge_CLK)은 하이 레벨을 유지한다.
상기 제1 내부 클럭(RCLK1)이 하이 레벨이 된 이 후 상기 소정 시간이 경과되면 상기 디엘엘 클럭(Edge_CLK)은 하이 레벨이 되고, 상기 제2 내부 클럭(FCLK1)이 하이 레벨이 된 이 후 상기 소정 시간이 경과되면 상기 디엘엘 클럭(Edge_CLK)은 로우 레벨이 된다. 즉, 상기 에지 트리거부(30)는 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)이 둘 다 하이 레벨이 되는 시점(라이징 에지)에만 영향을 받고, 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)의 펄스의 폭이나 듀티에는 영향을 받지 않는다. 따라서, 상기 제1 내부 클럭(RCLK1)과 상기 제2 내부 클럭(FCLK1)의 위상차가 180도일 때, 상기 디엘엘 클럭(Edge_CLK)은 듀티가 50 대 50인 신호가 된다. 만약, 상기 제1 내부 클럭(RCLK1)과 상기 제2 내부 클럭(FCLK1)의 위상차가 90도라면, 상기 디엘엘 클럭(Edge_CLK)은 듀티가 25 대 75인 신호가 된다. 상기 디엘엘 클럭(Edge_CLK)은 상기 제1 내부 클럭(RCLK1)과 상기 제2 내부 클럭(FCLK1)의 라이징 시점에 의해 듀티가 결정되기 때문이다.
도 4는 도 2에 도시한 상기 디엘엘 클럭 드라이버(40)의 일 실시예를 나타낸 상세 회로도이다.
상기 디엘엘 클럭 드라이버(40)는 제1 클럭 드라이버(41) 및 제2 클럭 드라이버(42)로 구성된다.
상기 제1 클럭 드라이버(41)는 상기 디엘엘 클럭(Edge_CLK) 및 상기 파워다운 모드 신호(PWDNB)를 입력받아 제1 디엘엘 클럭(CLKIN)을 생성한다. 상기 제1 클럭 드라이버(41)는 제7 내지 제11 인버터(IV7~IV11) 및 제2 낸드 게이트(ND2)를 포함한다.
상기 파워다운 모드 신호(PWDNB)가 하이 레벨이면, 상기 제2 낸드 게이트(ND2)의 출력은 하이 레벨이고, 상기 제1 디엘엘 클럭(CLKIN)은 로우 레벨이다. 상기 파워다운 모드 신호(PWDNB)가 로우 레벨이면, 상기 제2 낸드 게이트(ND2)의 출력은 상기 제8 인버터(IV8)의 출력을 반전시킨 신호이다. 따라서, 상기 제1 디엘엘 클럭(CLKIN)은 상기 디엘엘 클럭(Edge_CLK)과 같은 듀티와 전압 레벨을 갖는다.
상기 제2 클럭 드라이버(42)는 상기 디엘엘 클럭(Edge_CLK), 상기 파워다운 모드 신호(PWDNB) 및 리셋 신호(RESET)를 입력받아 제2 디엘엘 클럭(REFCLK) 및 제3 디엘엘 클럭(CONTCLK)을 생성한다. 상기 제2 클럭 드라이버(42)는 제12 내지 제18 인버터(IV12~IV18) 및 제3 낸드 게이트(ND3)를 포함한다.
상기 파워다운 모드 신호(PWDNB)가 하이 레벨이면, 상기 제2 클럭 드라이버(42)의 동작은 상기 제1 클럭 드라이버(41)의 동작과 같으므로 상기 제2,제3 디엘엘 클럭(REFCLK,CONTCLK)은 상기 제1 디엘엘 클럭(CLKIN)과 같이 로우 레벨이다. 또한, 상기 리셋 신호(RESET)가 하이 레벨이면, 상기 제2,제3 디엘엘 클 럭(REFCLK,CONTCLK)은 로우 레벨이다. 상기 파워다운 모드 신호(PWDNB) 및 상기 리셋 신호(RESET)가 로우 레벨일 때 상기 제2,제3 디엘엘 클럭(REFCLK,CONTCLK)은 상기 디엘엘 클럭(Edge_CLK)과 같은 듀티 및 전압 레벨을 갖는다.
도 5는 종래 기술에 따른 디엘엘 클럭 생성 회로의 디엘엘 클럭(CLKIN)을 나타내는 파형도이다.
도 5를 참조하면, 상기 제1 내부 클럭(RCLK1)은 클럭 버퍼의 출력이다. 상기 클럭 버퍼의 이상으로 제1 내부 클럭(RCLK1)의 듀티가 듀티 보정 회로의 듀티 보정 범위의 한계치를 넘어서는 경우이다. 따라서, 듀티 보정 회로에 의해 듀티가 보정되지 않게 되고, 상기 디엘엘 클럭(CLKIN)이 상기 제1 내부 클럭(RCLK1)과 같이 듀티가 보정되지 않은 채로 그대로 출력됨을 나타낸다.
도 6은 본 발명에 따른 디엘엘 클럭 생성 회로의 디엘엘 클럭을 나타내는 파형도이다.
상기 클럭 버퍼(20)에 의해 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)간의 위상차가 180도이나 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티가 약 20대 80이다. 그러나 상기 에지 트리거부(30)에 의해 상기 디엘엘 클럭(Edge_CLK)은 듀티가 50%인 신호가 되며, 상기 디엘엘 클럭 드라이버(40)에 의해 상기 제1 디엘엘 클럭(CLKIN)은 하이 레벨 구간이 1ns이고, 로우 레벨 구간이 1ns로 듀티가 50%인 신호가 된다. 도 6에서, 상기 제1 내부 클럭(RCLK1)의 라이징 시점에 의해 상기 디엘엘 클럭(Edge_CLK)의 라이징 시점이 결정되며, 상기 제2 내부 클럭(FCLK1)의 라이징 시점에 의해 상기 디엘엘 클럭(Edge_CLK)의 폴링 시점이 결 정됨을 알 수 있다.
도 2 내지 도 6을 참조하여 본 발명에 따른 디엘엘 클럭 생성 회로의 동작을 설명하면 다음과 같다.
예를 들면, 듀티가 50%인 상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)이 입력되는 경우, 상기 클럭 버퍼(20)의 출력이 도 5에 도시한 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)과 같이 듀티가 50%에서 틀어져서 출력되며, 듀티의 왜곡된 정도가 상기 듀티 보정부(10)의 보정 범위를 넘어선다고 가정하자. 또한, 상기 듀티 보정부(10)의 듀티 보정이 가능한 범위는 45% 에서 55%라고 가정하면, 도 6에 도시한 바와 같이, 상기 제1,제2 내부 클럭(RCLK1,FCLK1)의 듀티는 20%인 경우이다. 먼저, 상기 에지 트리거부(30)가 구비되지 않는 경우(종래 기술), 상기 듀티 보정부(10)의 보정 범위를 넘어선 경우이므로, 상기 듀티 보정부(10)에 의해 듀티를 보정할 수 없다. 따라서, 상기 제1 내부 클럭(RCLK1)이 그대로 상기 디엘엘 클럭(Edge_CLK)으로 출력되어, 듀티가 20%인 상기 디엘엘 클럭(Edge_CLK)이 된다(도 5에 도시된 디엘엘 클럭(CLKIN) 참조). 그러나, 본 발명에 따른 디엘엘 클럭 생성 회로는 상기 에지 트리거부(30)에 의해, 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)의 라이징 시점에 따라 듀티가 결정되어, 상기 디엘엘 클럭(Edge_CLK)은 듀티가 50%인 신호로 출력된다.
도 7은 도 5 및 도 6에 도시된 파형도의 시뮬레이션 결과이다.
상기 제1 클럭(CLK) 및 상기 제2 클럭(CLKB)은 듀티비 50%로 입력된다. 첫번째 데이터(RevAA_VIX=1.1)는 종래 기술에 따른 제1 내부 클럭(RCLK), 제2 내부 클 럭(FCLK) 및 디엘엘 클럭(CLKINR)을 도시하고 있으며, 상기 제1 내부 클럭(RCLK)의 듀티가 약 20:80인 경우 듀티가 보정되지 못하고 상기 디엘엘 클럭(CLKINR)의 듀티가 20:80으로 출력됨을 나타낸다.
두번째 데이터(RevCB_VIX=1.1)는 본 발명에 따른 디엘엘 클럭 생성 회로의 제1 내부 클럭(RCLK), 제2 내부 클럭(FCLK), 상기 에지 트리거부(30)의 출력(EDGE_CLK) 및 상기 디엘엘 클럭 드라이버(40)의 출력(CLKINR)을 나타낸다. 상기 제1 내부 클럭(RCLK) 및 상기 제2 내부 클럭의(FCLK) 듀티가 20:80임에도 상기 에지 트리거부(30)의 출력은 듀티가 50:50인 신호가 되며, 상기 디엘엘 클럭 드라이버(40)의 출력(CLKINR) 또한 듀티가 50:50인 신호가 된다.
또한, 본 발명에서 상기 에지 트리거부(30)는 상기 제1 내부 클럭(RCLK1) 및 상기 제2 내부 클럭(FCLK1)의 폴링 시점(에지)을 이용하여 상기 디엘엘 클럭(Edge_CLK)을 생성하는 회로로써 구현할 수도 있음을 알 수 있을 것이다.
이와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 디엘엘 클럭 생성 회로의 블록도,
도 2는 본 발명에 따른 디엘엘 클럭 생성 회로의 블록도,
도 3은 도 2에 도시된 에지 트리거부의 일 실시예를 나타낸 상세 회로도,
도 4는 도 2에 도시된 디엘엘 클럭 드라이버의 일 실시예를 나타낸 회로도,
도 5는 종래 기술에 따른 디엘엘 클럭을 나타낸 파형도,
도 6은 본 발명에 따른 디엘엘 클럭을 나타낸 파형도,
도 7은 도 5 및 도 6에 도시된 파형도의 시뮬레이션 결과이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 듀티 보정부 2 : 클럭 버퍼
3 : 디엘엘 클럭 드라이버 10 : 아날로그 듀티 보정부
20 : 클럭 버퍼 21 : 제1 클럭 버퍼
22 : 제2 클럭 버퍼 30 : 에지 트리거부
31 : 풀업부 32 : 풀다운부
33 : 래치부 34 : 제1 지연부
35 : 제2 지연부 40 : 디엘엘 클럭 버퍼
50 : 보정 버퍼

Claims (26)

  1. 제1 클럭과 제2 클럭을 입력받아 제1 내부 클럭 및 제2 내부 클럭을 생성하며, 상기 제1 내부 클럭의 듀티에 따라 조절된 기준 신호에 의해 상기 제1 내부 클럭 및 상기 제2 내부 클럭의 듀티를 보정하는 듀티 보정 버퍼; 및
    상기 제1 내부 클럭이 인에이블됨에 따라 제1시간 지연 후에 제1 레벨이 되고, 상기 제2 내부 클럭이 인에이블됨에 따라 상기 제1시간 지연 후에 제2 레벨이 되는 디엘엘 클럭을 생성하는 에지 트리거부를 포함하는 디엘엘 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 듀티 보정 버퍼는,
    듀티 보정 인에이블 신호에 의해 구동되고, 상기 제1 내부 클럭을 입력받아 상기 기준 신호로서 제1 기준 신호 및 제2 기준 신호를 출력하는 듀티 보정부; 및
    상기 제1 클럭과 상기 제2 클럭을 입력받아 버퍼링하여 상기 제1 기준 신호 및 상기 제2 기준 신호에 따라 보정된 듀티를 갖는 상기 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼를 포함하는 디엘엘 클럭 생성 회로.
  3. 제 1 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭의 라이징 시점과 상기 제2 내부 클럭의 라이징 시점간의 위상차에 의해 상기 디엘엘 클럭의 듀티를 조절하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  4. 제 1 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭의 폴링 시점과 상기 제2 내부 클럭의 폴링 시점간의 위상차에 의해 상기 디엘엘 클럭의 듀티를 조절하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭에 따라 제1 노드의 신호를 풀업시키는 풀업부;
    상기 제2 내부 클럭에 따라 상기 제1 노드의 신호를 풀다운시키는 풀다운부; 및
    상기 제1 노드의 신호를 래치시켜 상기 디엘엘 클럭을 생성하는 래치부를 포함하는 디엘엘 클럭 생성 회로.
  7. 제 6 항에 있어서,
    상기 풀업부는,
    상기 제1 내부 클럭이 인에이블 됨에 따라 제1 시간 후에 상기 제1 노드의 전위를 상기 제1 레벨로 풀업시키는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  8. 제 7 항에 있어서,
    상기 풀다운부는,
    상기 제2 내부 클럭이 인에이블 됨에 따라 상기 제1 시간 후에 상기 제1 노드의 전위를 상기 제2 레벨로 풀다운시키는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  9. 제 6 항에 있어서,
    상기 래치부는,
    파워다운 모드 신호가 인에이블됨에 따라 상기 제2 레벨의 상기 디엘엘 클럭을 출력하고, 상기 파워다운 모드 신호가 디스에이블됨에 따라 상기 제1 노드의 전위를 유지시키며,
    상기 제1 노드와 같은 전압 레벨의 상기 디엘엘 클럭을 생성하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  10. 제 2 항에 있어서,
    상기 클럭 버퍼는,
    상기 제1 기준 신호 및 상기 제2 기준 신호에 따라 상기 제1 클럭 및 상기 제2 클럭을 입력받아 상기 제1 내부 클럭의 듀티를 보정하여 출력하는 제1 클럭 버퍼; 및
    상기 제1 기준 신호 및 상기 제2 기준 신호에 따라 상기 제1 클럭 및 상기 제2 클럭을 입력받아 상기 제2 내부 클럭의 듀티를 보정하여 출력하는 제2 클럭 버퍼를 포함하는 디엘엘 클럭 생성 회로.
  11. 제 10 항에 있어서,
    상기 클럭 버퍼는,
    상기 제1 클럭 및 상기 제2 클럭간의 위상차와 같은 위상차를 갖는 상기 제1 내부 클럭 및 상기 제2 내부 클럭을 출력하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  12. 제 2 항에 있어서,
    상기 듀티 보정부는,
    아날로그 듀티 보정 회로인 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  13. 제 1 항에 있어서,
    상기 디엘엘 클럭을 입력받아 드라이빙하여 클럭 신호를 생성하는 디엘엘 클럭 드라이버를 추가로 포함하는 디엘엘 클럭 생성 회로.
  14. 제 1 항에 있어서,
    상기 에지 트리거부는 믹서인 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  15. 제1 클럭 및 제2 클럭을 입력받아 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼; 및
    상기 제1 내부 클럭이 인에이블됨에 따라 제1시간 지연 후에 제1 레벨이 되고, 상기 제2 내부 클럭이 인에이블됨에 따라 상기 제1시간 지연 후에 제2 레벨이 되는 디엘엘 클럭을 생성하는 에지 트리거부를 포함하는 디엘엘 클럭 생성 회로.
  16. 제 15 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭의 라이징 시점과 상기 제2 내부 클럭의 라이징 시점간의 위상차에 의해 상기 디엘엘 클럭의 듀티를 조절하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  17. 제 15 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭의 폴링 시점과 상기 제2 내부 클럭의 폴링 시점간의 위상차에 의해 상기 디엘엘 클럭의 듀티를 조절하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  18. 삭제
  19. 제 15 항에 있어서,
    상기 에지 트리거부는,
    상기 제1 내부 클럭에 따라 제1 노드의 신호를 풀업시키는 풀업부;
    상기 제2 내부 클럭에 따라 상기 제1 노드의 신호를 풀다운시키는 풀다운부; 및
    상기 제1 노드의 신호를 래치시켜 상기 디엘엘 클럭을 생성하는 래치부를 포 함하는 디엘엘 클럭 생성 회로.
  20. 제 19 항에 있어서,
    상기 풀업부는,
    상기 제1 내부 클럭이 인에이블 됨에 따라 제1 시간 후에 상기 제1 노드의 전위를 상기 제1 레벨로 풀업시키는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  21. 제 20 항에 있어서,
    상기 풀다운부는,
    상기 제2 내부 클럭이 인에이블 됨에 따라 상기 제1 시간 후에 상기 제1 노드의 전위를 상기 제2 레벨로 풀다운시키는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  22. 제 19 항에 있어서,
    상기 래치부는,
    파워다운 모드 신호가 인에이블됨에 따라 상기 제2 레벨의 상기 디엘엘 클럭을 출력하고, 상기 파워다운 모드 신호가 디스에이블됨에 따라 상기 제1 노드의 전위를 유지시키며,
    상기 제1 노드와 같은 전압 레벨의 상기 디엘엘 클럭을 생성하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  23. 제 15 항에 있어서,
    상기 클럭 버퍼는,
    상기 제1 클럭 및 상기 제2 클럭을 입력받아 상기 제1 내부 클럭을 출력하는 제1 클럭 버퍼; 및
    상기 제1 클럭 및 상기 제2 클럭을 입력받아 상기 제2 내부 클럭을 출력하는 제2 클럭 버퍼를 포함하는 디엘엘 클럭 생성 회로.
  24. 제 23 항에 있어서,
    상기 클럭 버퍼는,
    상기 제1 클럭 및 상기 제2 클럭간의 위상차와 같은 위상차를 갖는 상기 제1 내부 클럭 및 상기 제2 내부 클럭을 출력하는 것을 특징으로 하는 디엘엘 클럭 생성 회로.
  25. 제 15 항에 있어서,
    상기 디엘엘 클럭을 입력받아 드라이빙하여 클럭 신호를 생성하는 디엘엘 클럭 드라이버를 추가로 포함하는 디엘엘 클럭 생성 회로.
  26. 제 15 항에 있어서,
    상기 에지 트리거부는 믹서인 것을 특징으로 하는 디엘엘 클럭 생성 회로.
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