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KR100956206B1 - Semiconductor package and fabricating method thereof - Google Patents

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KR100956206B1
KR100956206B1 KR1020080014823A KR20080014823A KR100956206B1 KR 100956206 B1 KR100956206 B1 KR 100956206B1 KR 1020080014823 A KR1020080014823 A KR 1020080014823A KR 20080014823 A KR20080014823 A KR 20080014823A KR 100956206 B1 KR100956206 B1 KR 100956206B1
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forming
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정동진
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 비아홀 형성에 따른 실리콘 웨이퍼의 손상을 방지하고, 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, which can prevent damage to a silicon wafer due to via holes and shorten process time.

이를 위해 다수의 본드 패드를 구비하는 반도체 다이, 반도체 다이의 측면을 덮으면서 형성되는 인캡슐런트, 인캡슐런트를 관통하면서 인캡슐런트의 가장자리에 형성된 다수의 필러, 반도체 다이의 본드 패드와 필러를 전기적으로 연결하는 전기적 연결 부재를 포함하여 이루어지는 반도체 패키지가 개시된다.To this end, a semiconductor die having a plurality of bond pads, an encapsulant formed covering the side surface of the semiconductor die, a plurality of fillers formed at the edge of the encapsulant while penetrating the encapsulant, and a bond pad and a filler of the semiconductor die A semiconductor package comprising an electrical connection member for electrically connecting is disclosed.

반도체 패키지, 실리콘 관통 전극, TSV Semiconductor Package, Silicon Through Electrode, TSV

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 비아홀 형성에 따른 실리콘 웨이퍼의 손상을 방지하고, 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same, which can prevent damage to a silicon wafer due to via holes and shorten processing time.

현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.Due to the current trend toward thin and short products, semiconductor devices entering products are also required to increase in function and size. To meet these demands, packaging technologies for various semiconductor devices have been developed.

그리고 그 중 대표적인 하나가 반도체 다이의 본드 패드와 대응되는 영역에 반도체 다이를 관통하는 실리콘 관통 비아(Through Silicon Via, TSV)를 형성하고, 금속을 채워넣어 관통 전극을 형성하는 TSV 패키지이다. 이러한 패키지는 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 고성능, 초소형의 반도체 패키지의 기술로 주목받고 있다.One representative example is a TSV package forming a through silicon via (TSV) through the semiconductor die in a region corresponding to the bond pad of the semiconductor die, and filling the metal to form a through electrode. Such a package has attracted attention as a technology of a high performance, ultra small semiconductor package because it can shorten the connection length between semiconductor dies and semiconductor packages.

이러한 TSV 패키지는 실리콘 웨이퍼 상태에서 비아홀을 형성하여 실리콘 관통 전극을 구비하게 된다. 그런데 웨이퍼에 비아홀을 형성하면, 깨지기 쉬운 실리콘의 물성에 따라 웨이퍼 즉, 반도체 다이가 손상을 입을 수 있다. 따라서, 종래의 TSV 패키지는 신뢰성이 낮아지게 되는 문제점이 있다.The TSV package forms a via hole in a silicon wafer state and includes a silicon through electrode. However, when the via hole is formed in the wafer, the wafer, that is, the semiconductor die, may be damaged depending on the physical properties of the fragile silicon. Therefore, the conventional TSV package has a problem that the reliability is low.

또한, 실리콘 웨이퍼에 비아홀을 형성시, 웨이퍼의 손상을 발생하지 않도록 하려면, 공정에 상당한 주의를 기울여야 하고, 공정 시간이 길어지게 된다. 게다가웨이퍼 또는 반도체 다이는 전기 전도성이 있으므로, 비아홀에 절연층을 형성해야하는 추가적인 공정도 요구된다. 따라서, 종래의 TSV 패키지는 공정에 드는 시간과 노력이 과도하게 요구되는 문제점이 있다.In addition, when forming a via hole in a silicon wafer, in order not to damage the wafer, great care must be taken in the process and the process time becomes long. In addition, since wafers or semiconductor dies are electrically conductive, additional processes are required to form insulating layers in the via holes. Therefore, the conventional TSV package has a problem that excessive time and effort required for the process.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 비아홀 형성에 따른 실리콘 웨이퍼의 손상을 방지하고, 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems, and an object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can prevent damage to a silicon wafer due to via holes and shorten processing time.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 다수의 본드 패드를 구비하는 반도체 다이, 반도체 다이의 측면을 덮으면서 형성되는 인캡슐런트, 인캡슐런트를 관통하면서 인캡슐런트의 가장자리에 형성된 다수의 필러, 반도체 다이의 본드 패드와 필러를 전기적으로 연결하는 전기적 연결 부재를 포함할 수 있다.In order to achieve the above object, a semiconductor package according to the present invention includes a semiconductor die having a plurality of bond pads, an encapsulant formed covering the side surface of the semiconductor die, and formed at an edge of the encapsulant while penetrating the encapsulant. A plurality of fillers may include an electrical connection member for electrically connecting the filler pad and the filler of the semiconductor die.

여기서, 반도체 다이는 인캡슐런트의 중앙에 위치하여 상면이 노출될 수 있다.Here, the semiconductor die may be located at the center of the encapsulant to expose the top surface.

그리고 반도체 다이의 하면은 인캡슐런트의 하면과 동일 평면을 이루어 노출될 수 있다.The lower surface of the semiconductor die may be exposed to the same plane as the lower surface of the encapsulant.

또한, 인캡슐런트의 상면은 반도체 다이의 상면과 동일 평면을 이룰 수 있다.In addition, the top surface of the encapsulant may be coplanar with the top surface of the semiconductor die.

또한, 인캡슐런트는 반도체 다이의 하면을 더 덮도록 형성될 수 있다.In addition, the encapsulant may be formed to further cover the bottom surface of the semiconductor die.

또한, 필러는 인캡슐런트의 측면을 통해 노출될 수 있다.In addition, the filler may be exposed through the side of the encapsulant.

또한, 필러는 원, 반원, 삼각형 및 사각형 중에서 선택된 어느 하나의 수평 단면을 가질 수 있다.The filler may also have a horizontal cross section of any one selected from circles, semicircles, triangles and squares.

또한, 전기적 연결 부재는 반도체 다이 및 인캡슐런트의 상면을 따라 형성될 수 있다.In addition, the electrical connection member may be formed along the top surface of the semiconductor die and the encapsulant.

또한, 반도체 다이, 인캡슐런트 및 전기적 연결 부재의 상부에는 보호층이 더 형성될 수 있다.In addition, a protective layer may be further formed on the semiconductor die, the encapsulant, and the electrical connection member.

또한, 인캡슐런트의 상부에는 반도체 다이 및 필러와 동일한 위치에 정렬된 반도체 다이 및 필러를 갖는 적어도 하나의 인캡슐런트가 더 형성되어 스택될 수 있다.In addition, at least one encapsulant having a semiconductor die and a pillar aligned at the same position as the semiconductor die and the filler may be further formed and stacked on the encapsulant.

더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법은 웨이퍼의 하면을 제 1 마운팅 테이프에 접착시키는 제 1 마운팅 테이프 접착 단계, 웨이퍼를 소잉하여 다수의 반도체 다이로 분리하는 웨이퍼 소잉 단계, 반도체 다이의 상면에 제 2 마운팅 테이프를 접착시키고, 제 1 마운팅 테이프를 제거하는 제 2 마운팅 테이프 접착 단계, 다수개로 형성된 반도체 다이의 측면을 인캡슐런트가 감싸는 인캡슐레이션 단계, 반도체 다이의 변을 따라 인캡슐런트에 비아홀을 형성하는 비아홀 형성 단계, 비아홀에 필러를 삽입하는 필러 삽입 단계, 전기적 연결 부재를 형성하여 반도체 다이와 필러를 전기적으로 연결하는 전기적 연결 부재 형성 단계 및 인캡슐런트를 소잉하여 반도체 다이 별로 분리되도록 하는 인캡슐런트 소잉 단계를 포함할 수 있다.In addition, in order to achieve the above object, a method of manufacturing a semiconductor package according to the present invention includes a first mounting tape adhering step of adhering a lower surface of a wafer to a first mounting tape, sawing a wafer to separate the wafer into a plurality of semiconductor dies. A second mounting tape is attached to the upper surface of the semiconductor die, and the second mounting tape is attached to remove the first mounting tape. A via hole forming step of forming a via hole in the encapsulant along the side, a filler insertion step of inserting a filler into the via hole, an electrical connection member forming step of forming an electrical connection member to electrically connect the semiconductor die and the filler, and sawing the encapsulant Encapsulant sawing step to separate the semiconductor die It can hamhal.

여기서, 웨이퍼 소잉 단계와 제 2 마운팅 테이프 접착 단계의 사이에는 제 1 마운팅 테이프를 신장하여 반도체 다이간의 간격을 넓히는 제 1 마운팅 테이프 신장 단계가 더 구비될 수 있다.Here, a first mounting tape stretching step may be further provided between the wafer sawing step and the second mounting tape bonding step to extend the first mounting tape to widen the gap between the semiconductor dies.

그리고 인캡슐레이션 단계는 반도체 다이의 하면과 인캡슐런트의 하면이 동일 평면을 이루도록 형성하여 반도체 다이의 하면이 노출되도록 할 수 있다.In the encapsulation step, the lower surface of the semiconductor die and the lower surface of the encapsulant may be coplanar to expose the lower surface of the semiconductor die.

또한, 인캡슐레이션 단계는 인캡슐런트가 반도체 다이의 하면을 더 감싸면서 형성되도록 하는 것일 수 있다.In addition, the encapsulation step may be such that the encapsulant is formed while further wrapping the lower surface of the semiconductor die.

또한, 비아홀 형성 단계는 비아홀이 인캡슐런트를 수직 방향으로 관통하여 형성되도록 할 수 있다.In addition, the via hole forming step may allow the via hole to pass through the encapsulant in a vertical direction.

또한, 비아홀 형성 단계는 비아홀의 수평 단면이 원, 반원, 삼각형 및 사각형 중에서 선택된 어느 하나가 되도록 형성하는 것일 수 있다.In addition, the via hole forming step may be formed such that the horizontal cross section of the via hole is any one selected from a circle, a semicircle, a triangle, and a rectangle.

또한, 비아홀 형성 단계는 상호간에 인접한 반도체 다이의 사이에 비아홀이 나란한 적어도 하나의 열을 이루도록 배열할 수 있다.In addition, the via hole forming step may be arranged such that the via holes are formed in at least one row between the adjacent semiconductor dies.

또한, 비아홀 형성 단계는 레이저 드릴링(Laser Drilling) 방법 또는 심도 반응성 이온 에칭(DRIE) 방법으로 이루어질 수 있다.In addition, the via hole forming step may be performed by a laser drilling method or a depth reactive ion etching (DRIE) method.

또한, 필러 삽입 단계는 비아홀에 구리, 금, 은, 알루미늄 중에서 선택된 어느 하나 또는 이들의 조합으로 구성된 필러를 삽입할 수 있다.In addition, the filler insertion step may insert a filler composed of any one or a combination of copper, gold, silver, and aluminum into the via hole.

또한, 전기적 연결 부재 형성 단계는 인쇄 공정을 이용하여 형성되는 것일 수 있다.In addition, the forming of the electrical connection member may be formed using a printing process.

또한, 전기적 연결 부재 형성 단계는 전기적 연결 부재가 반도체 다이 및 인 캡슐런트의 상면을 따라 형성되도록 하는 것일 수 있다.In addition, the forming of the electrical connection member may be such that the electrical connection member is formed along the upper surface of the semiconductor die and the encapsulant.

또한, 인캡슐런트 소잉 단계는 반도체 다이의 네 변을 따라서 인캡슐런트를 소잉하는 것일 수 있다.In addition, the encapsulant sawing step may be the sawing of the encapsulant along four sides of the semiconductor die.

또한, 인캡슐런트 소잉 단계는 인접한 반도체 다이의 사이 간격을 양분하도록 인캡슐런트를 소잉하는 것일 수 있다.In addition, the encapsulant sawing step may be sawing the encapsulant to bisect the gap between adjacent semiconductor dies.

상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 실리콘으로 형성된 웨이퍼에 비아홀을 형성하는 대신, 반도체 다이 주변의 인캡슐런트에 비아홀을 형성함으로써 웨이퍼 또는 반도체 다이의 손상을 미연에 방지할 수 있다.As described above, the semiconductor package and the manufacturing method according to the present invention can prevent damage to the wafer or the semiconductor die by forming the via holes in the encapsulant around the semiconductor die instead of forming the via holes in the wafer formed of silicon. have.

그리고 본 발명에 의한 반도체 패키지 및 그 제조 방법은 인캡슐런트에 비아홀을 형성하므로 웨이퍼에 비아홀을 형성하던 종래의 구조에 비해 비아홀 형성이 상대적으로 용이하고, 그 공정 시간을 단축시킬 수 있다.In addition, since the semiconductor package and the method of manufacturing the same according to the present invention form via holes in the encapsulant, the via holes may be formed relatively easily and the processing time may be shortened as compared with the conventional structure in which the via holes are formed in the wafer.

또한, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 종래의 TSV(Through Silicon Via) 구조와 비교할 때, 비아홀을 절연시킬 필요가 없기 때문에 그 공정 시간을 단축시킬 수 있다.In addition, the semiconductor package and the method of manufacturing the same according to the present invention can shorten the process time since it is not necessary to insulate the via holes as compared with the conventional through silicon via (TSV) structure.

또한, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 각 반도체 패키지의 필러가 동일한 피치로 정렬되어 있기 때문에 다수개의 반도체 패키지가 용이하게 스택될 수 있다.In addition, in the semiconductor package and the manufacturing method thereof according to the present invention, since the fillers of each semiconductor package are aligned at the same pitch, a plurality of semiconductor packages can be easily stacked.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 구성을 설명하도록 한다. Hereinafter, the configuration of the semiconductor package 100 according to an embodiment of the present invention will be described.

도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 평면도이다. 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 저면도이다. 도 1d는 도 1a의 1a-1a 단면도이다.1A is a perspective view of a semiconductor package 100 according to an embodiment of the present invention. 1B is a plan view of a semiconductor package 100 according to an embodiment of the present invention. 1C is a bottom view of the semiconductor package 100 in accordance with an embodiment of the present invention. 1D is a cross-sectional view taken along line 1A-1A of FIG. 1A.

도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110), 상기 반도체 다이(110)의 주변을 감싸는 인캡슐런트(120), 상기 인캡슐런트(120)의 가장자리를 따라 형성된 필러(130), 상기 반도체 다이(110)와 필러(130)를 연결하는 전기적 연결 부재(140)를 포함할 수 있다.1A to 1D, a semiconductor package 100 according to an exemplary embodiment may include a semiconductor die 110, an encapsulant 120 surrounding the semiconductor die 110, and the encapsulant. It may include a filler 130 formed along an edge of the 120, and an electrical connection member 140 connecting the semiconductor die 110 and the filler 130.

상기 반도체 다이(110)는 일반적으로 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(110)는 상면(110a)과 그에 반대면인 하면(110b)을 갖고, 상기 상면(110a)에는 다수의 본드 패드(111)가 형성된다. 상기 본드 패드(111)는 상기 반도체 다이(110)가 외부의 회 로와 전기적으로 연결되기 위한 통로를 제공한다.The semiconductor die 110 is generally made of a silicon material, and a plurality of semiconductor elements are formed therein. The semiconductor die 110 has an upper surface 110a and a lower surface 110b opposite thereto, and a plurality of bond pads 111 are formed on the upper surface 110a. The bond pad 111 provides a passage for the semiconductor die 110 to be electrically connected to an external circuit.

상기 인캡슐런트(120)는 상기 반도체 다이(110)의 주변을 감싸도록 형성된다. 상기 인캡슐런트(120)는 상기 반도체 다이(110)의 상면(110a)만 노출되도록 상기 반도체 다이(110)의 다른 면을 덮으면서 형성된다.The encapsulant 120 is formed to surround the semiconductor die 110. The encapsulant 120 is formed while covering the other surface of the semiconductor die 110 so that only the top surface 110a of the semiconductor die 110 is exposed.

상기 인캡슐런트(120)는 전기적으로 절연성이 좋은 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다. 다만, 상기 인캡슐런트(120)의 재질로서 본 발명의 내용을 한정하는 것은 아니다.The encapsulant 120 may be formed of a conventional epoxy resin, silicone resin, or equivalent thereof having good electrical insulation. However, the material of the encapsulant 120 is not limited to the contents of the present invention.

상기 인캡슐런트(120))는 상기 반도체 다이(110)의 측면 및 하면을 전기적으로 절연시킨다. 또한, 상기 인캡슐런트(120)는 이후 상기 인캡슐런트(120) 상에 서로 이격되어 형성되는 상기 필러(130)들이 상호간에 전기적으로 독립될 수 있도록 한다.The encapsulant 120 electrically insulates the side and bottom surfaces of the semiconductor die 110. In addition, the encapsulant 120 may allow the pillars 130 formed on the encapsulant 120 to be spaced apart from each other to be electrically independent of each other.

상기 필러(130)는 상기 반도체 다이(110)의 네 변을 따라 상기 반도체 다이(110)와 이격되도록 형성된다. 그리고 상기 필러(130)는 상기 인캡슐런트(120)의 가장자리에 상기 인캡슐런트(120)를 관통하면서 형성된다. 또한, 상기 필러(130)는 상기 인캡슐런트(120)의 측면을 통해 외부로 노출될 수 있다.The filler 130 is formed to be spaced apart from the semiconductor die 110 along four sides of the semiconductor die 110. The filler 130 is formed while penetrating the encapsulant 120 at the edge of the encapsulant 120. In addition, the filler 130 may be exposed to the outside through the side surface of the encapsulant 120.

상기 필러(130)의 단면은 반원형으로 형성될 수 있다. 다만, 상기 필러(130)의 단면은 반원형 외에도 원, 삼각형 및 사각형 중에서 선택된 어느 하나의 형상으로 형성될 수 있다.The cross section of the filler 130 may be formed in a semicircular shape. However, the cross section of the filler 130 may be formed in any one shape selected from a circle, a triangle, and a square in addition to a semicircle.

상기 필러(130)는 구리, 금, 은, 알루미늄 또는 이들의 등가물을 이용해서 형성될 수 있다. 상기 필러(130)의 기존의 TSV 패키지에서 관통전극의 기능을 할 수 있으며, 상기 필러(130)의 하면은 랜드로서 기능을 할 수 있다. 즉, 상기 필러(130)의 상면은 상기 반도체 다이(110)의 본드 패드(111)와 전기적으로 연결되고, 하면은 외부 회로와 전기적으로 연결된다. 따라서, 상기 필러(130)를 통해 상기 반도체 다이(110) 및 외부 회로 사이에서 신호가 입출력될 수 있다.The filler 130 may be formed using copper, gold, silver, aluminum, or equivalents thereof. In the existing TSV package of the filler 130, the through electrode may function, and the bottom surface of the filler 130 may function as a land. That is, the top surface of the filler 130 is electrically connected to the bond pad 111 of the semiconductor die 110, and the bottom surface is electrically connected to an external circuit. Therefore, a signal may be input / output between the semiconductor die 110 and an external circuit through the filler 130.

상기 필러(130)는 상기 인캡슐런트(120)를 관통하도록 수직 방향으로 형성되므로 반도체 패키지(100)의 상면에서 하면에 이르도록 동일한 수평 위치에 형성된다. 따라서, 다수의 반도체 패키지(100)를 스택하는 경우, 각 반도체 패키지(100)내의 필러(130)가 용이하게 정렬되어 결합할 수 있다. 결국, 본 발명의 실시예에 따른 반도체 패키지(100)는 용이하게 스택될 수 있다.Since the filler 130 is formed in the vertical direction to penetrate the encapsulant 120, the filler 130 is formed at the same horizontal position from the top surface to the bottom surface of the semiconductor package 100. Therefore, when stacking a plurality of semiconductor packages 100, the filler 130 in each semiconductor package 100 can be easily aligned and combined. As a result, the semiconductor package 100 according to the embodiment of the present invention may be easily stacked.

또한, 상기 필러(130)는 상기 인캡슐런트(120)에 형성되므로, 종래의 TSV 패키지와는 달리 상기 반도체 다이(110)에 필러(130) 형성을 위한 비아홀을 형성할 필요가 없다. 따라서, 본 발명의 실시예에 따른 반도체 패키지(100)는 비아홀 형성에 따른 반도체 다이(110)의 손상을 미연에 방지하여 신뢰성을 향상시킬 수 있다.In addition, since the filler 130 is formed in the encapsulant 120, it is not necessary to form a via hole for forming the filler 130 in the semiconductor die 110, unlike the conventional TSV package. Therefore, the semiconductor package 100 according to the embodiment of the present invention may improve the reliability by preventing damage to the semiconductor die 110 due to the via hole formation.

게다가, 상기 인캡슐런트(120)는 전기적으로 절연성이 있는 재질로 형성되므로 상기 필러(130)를 형성하기 위한 비아홀에 별도의 절연층을 형성할 필요가 없다. 따라서, 본 발명의 실시예에 따른 반도체 패키지(100)는 공정 시간을 줄일 수 있다.In addition, since the encapsulant 120 is formed of an electrically insulating material, it is not necessary to form a separate insulating layer in the via hole for forming the filler 130. Therefore, the semiconductor package 100 according to the embodiment of the present invention can reduce the process time.

상기 전기적 연결 부재(140)는 상기 반도체 다이(110) 및 인캡슐런트(120)의 상부를 따라 나란하게 형성된다. 상기 전기적 연결 부재(140)는 상기 반도체 다이(110)의 본드 패드(111)와 상기 필러(130)를 전기적으로 연결시킨다.The electrical connection member 140 is formed side by side along the top of the semiconductor die 110 and the encapsulant 120. The electrical connection member 140 electrically connects the bond pad 111 of the semiconductor die 110 and the filler 130.

상기 전기적 연결 부재(140)는 구리, 금, 은, 알루미늄 또는 그 등가물을 이용하여 형성될 수 있다. 다만, 상기 전기적 연결 부재(140)의 재질로서 본 발명의 내용을 한정하는 것은 아니다.The electrical connection member 140 may be formed using copper, gold, silver, aluminum, or an equivalent thereof. However, the content of the present invention is not limited to the material of the electrical connection member 140.

상기 전기적 연결 부재(140)는 재배선층(ReDistrubution Layer, RDL)일 수 있다. 또한, 상기 전기적 연결 부재(140)는 후술할 바와 같이 인쇄 기법을 이용하여 형성될 수 있다.The electrical connection member 140 may be a redistribution layer (RDL). In addition, the electrical connection member 140 may be formed using a printing technique as will be described later.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 인캡슐런트(120)를 관통하면서 수직 방향으로 형성된 필러(130)를 구비한다. 결국, 본 발명의 일 실시예에 따른 반도체 패키지(100)를 스택하면, 동일한 위치에 형성된 상기 필러(130)는 상호간에 전기적으로 연결될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 인캡슐런트(120)의 상부에 반도체 다이(110) 및 필러(130)와 동일한 위치에 정렬된 반도체 다이 및 필러를 갖는 적어도 하나의 인캡슐런트를 더 형성함으로써, 다수의 반도체 다이(110)를 용이하게 스택할 수 있다.As described above, the semiconductor package 100 according to the exemplary embodiment includes a filler 130 formed in a vertical direction while penetrating the encapsulant 120. As a result, when the semiconductor package 100 according to an embodiment of the present invention is stacked, the pillars 130 formed at the same position may be electrically connected to each other. Accordingly, the semiconductor package 100 according to an embodiment of the present invention has at least one semiconductor die and a filler aligned on the same position as the semiconductor die 110 and the filler 130 on the encapsulant 120. By further forming the encapsulant, multiple semiconductor dies 110 can be easily stacked.

또한, 상기 필러(130)는 반도체 다이(110)가 아닌 인캡슐런트(120)를 관통하도록 형성되므로 반도체 다이(110)에 필러(130) 형성을 위한 비아홀을 형성하지 않 는다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110)의 손상을 방지하여 신뢰성을 향상시킬 수 있고, 공정 시간을 줄일 수 있다.In addition, since the filler 130 is formed to penetrate the encapsulant 120 instead of the semiconductor die 110, the filler 130 does not form a via hole for forming the filler 130 in the semiconductor die 110. Therefore, the semiconductor package 100 according to the embodiment of the present invention can prevent damage to the semiconductor die 110, thereby improving reliability and reducing process time.

이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 설명하도록 한다.Hereinafter, a semiconductor package 200 according to another embodiment of the present invention will be described.

도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 사시도이다. 도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 저면도이다. 도 2c는 도 2a의 2c-2c 단면도이다. 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 차이점을 중심으로 설명하기로 한다.2A is a perspective view of a semiconductor package 200 according to another embodiment of the present invention. 2B is a bottom view of a semiconductor package 200 according to another embodiment of the present invention. 2C is a cross-sectional view taken along line 2C-2C of FIG. 2A. Parts having the same configuration and operation have been given the same reference numerals and will be described below with focus on differences.

도 2a 내지 도 2c에서 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(110), 상기 반도체 다이(110)의 측면을 감싸는 인캡슐런트(220), 상기 반도체 다이(110)의 네 변을 따라 형성된 필러(230), 전기적 연결 부재(140)를 포함할 수 있다.As illustrated in FIGS. 2A to 2C, a semiconductor package 200 according to another embodiment of the present invention may include a semiconductor die 110, an encapsulant 220 surrounding a side surface of the semiconductor die 110, and the semiconductor. The filler 230 and the electrical connection member 140 formed along the four sides of the die 110 may be included.

상기 인캡슐런트(220)는 상기 반도체 다이(110)의 측면을 덮도록 형성된다. 또한, 상기 인캡슐런트(220)는 상기 반도체 다이(110)와 동일한 두께로 형성되어 상기 인캡슐런트(220)의 하면은 상기 반도체 다이(110)의 하면(110b)와 동일 평면을 이룬다. 즉, 상기 반도체 다이(110)의 하면(110b)는 인캡슐런트(220)의 외부로 노출된다. 따라서, 상기 반도체 다이(110)의 열이 하면(110b)를 통해서 외부로 용 이하게 방출될 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 전체 두께는 상기 반도체 다이(110)의 두께와 동일하게 형성되므로, 경박단소화가 가능하다.The encapsulant 220 is formed to cover the side surface of the semiconductor die 110. In addition, the encapsulant 220 is formed to have the same thickness as the semiconductor die 110 so that the bottom surface of the encapsulant 220 is coplanar with the bottom surface 110b of the semiconductor die 110. That is, the bottom surface 110b of the semiconductor die 110 is exposed to the outside of the encapsulant 220. Therefore, heat of the semiconductor die 110 may be easily discharged to the outside through the lower surface 110b. In addition, since the overall thickness of the semiconductor package 200 according to another embodiment of the present invention is formed to be the same as the thickness of the semiconductor die 110, it is possible to reduce the thickness and thinness.

상기 필러(230)는 상기 반도체 다이(110)의 네 변을 따라 상기 반도체 다이(110)와 이격되도록 형성된다. 상기 필러(230)는 상기 인캡슐런트(220)를 관통하면서 수직 방향으로 형성되므로 상기 반도체 다이(110) 및 인캡슐런트(220)와 동일한 두께로 형성된다. 상기 필러(230)는 그 외에는 앞선 실시예의 필러(130)와 동일하므로 이하의 설명은 생략한다.The filler 230 is formed to be spaced apart from the semiconductor die 110 along four sides of the semiconductor die 110. Since the filler 230 penetrates the encapsulant 220 and is formed in a vertical direction, the filler 230 is formed to have the same thickness as the semiconductor die 110 and the encapsulant 220. Since the filler 230 is otherwise the same as the filler 130 of the previous embodiment, the following description is omitted.

상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 용이하게 스택될 수 있고, 공정 시간을 단축할 수 있는 외에도 반도체 다이(110)의 열이 하면(110b)을 통해 용이하게 방출될 수 있도록 한다. 또한, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 두께는 반도체 다이(110)의 두께와 동일하게 형성되므로 경박단소화가 가능하다.As described above, the semiconductor package 200 according to another embodiment of the present invention may be easily stacked, and the process time may be shortened, and the heat of the semiconductor die 110 may be easily through the lower surface 110b. To be released. In addition, since the thickness of the semiconductor package 200 according to another embodiment of the present invention is formed to be the same as the thickness of the semiconductor die 110, it is possible to reduce the thickness of the semiconductor package.

이하에서는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 구성에 대해 설명하도록 한다.Hereinafter, the configuration of the semiconductor package 300 according to another embodiment of the present invention will be described.

도 3a는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 사시도이다. 도 3b는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 평면도이다. 도 3c 는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 저면도이다. 도 3d는 도 3a의 3d-3d 단면도이다. 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예들과의 차이점을 위주로 설명하도록 한다.3A is a perspective view of a semiconductor package 300 according to another embodiment of the present invention. 3B is a plan view of a semiconductor package 300 according to another embodiment of the present invention. 3C is a bottom view of a semiconductor package 300 in accordance with another embodiment of the present invention. 3D is a cross-sectional view 3d-3d of FIG. 3A. Parts having the same configuration and action have been given the same reference numerals, and will be described below with emphasis on differences from the above embodiments.

도 3a 내지 도 3d를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 반도체 다이(110), 상기 반도체 다이(110)의 측면을 감싸는 인캡슐런트(320), 상기 반도체 다이(110)의 네 변을 따라서 형성된 필러(330), 전기적 연결 부재(140)를 포함하여 형성된다.3A to 3D, a semiconductor package 300 according to another embodiment of the present invention may include a semiconductor die 110, an encapsulant 320 surrounding side surfaces of the semiconductor die 110, and the semiconductor die. The filler 330 formed along the four sides of the 110, and the electrical connection member 140 is formed.

상기 인캡슐런트(320)는 상기 반도체 다이(110)의 측면과 하면을 감싸도록 형성된다. 상기 인캡슐런트(320)는 상기 필러(330) 형성을 위한 비아홀을 구비하며, 상기 비아홀은 상기 인캡슐런트(320)의 측면 내부에 위치한다. 즉, 앞선 실시예와는 달리 상기 비아홀에 구비된 필러(330)는 상기 인캡슐런트(320)의 측면을 통해서는 외부로 노출되지 않는다.The encapsulant 320 is formed to surround side and bottom surfaces of the semiconductor die 110. The encapsulant 320 includes a via hole for forming the filler 330, and the via hole is located inside a side surface of the encapsulant 320. That is, unlike the previous embodiment, the filler 330 provided in the via hole is not exposed to the outside through the side surface of the encapsulant 320.

상기 필러(330)는 상기 반도체 다이(110)의 네 변을 따라서 형성된다. 상기 필러(330)는 상기 인캡슐런트(320)를 관통하도록 형성되며, 상기 인캡슐런트(320)의 측면 내측에 형성된다. 상기 필러(330)는 그 단면이 원형으로 도시되어 있으나, 이에 한정되는 것은 아니며, 삼각형, 사각형 등의 단면을 갖도록 형성될 수도 있다.The filler 330 is formed along four sides of the semiconductor die 110. The filler 330 is formed to penetrate the encapsulant 320, and is formed inside the side surface of the encapsulant 320. The filler 330 is shown in a circular cross section, but is not limited thereto, and may be formed to have a cross section such as a triangle or a quadrangle.

상기 필러(330)는 상기 인캡슐런트(320)에 의해 측면이 절연되므로 측부에 위치한 다른 소자와 전기적으로 단락되지 않는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 오동작이 방지될 수 있다.Since the pillar 330 is insulated from the side by the encapsulant 320, the pillar 330 is not electrically shorted with other elements positioned on the side. Therefore, malfunction of the semiconductor package 300 according to another embodiment of the present invention can be prevented.

또한, 후술할 바와 같이 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 상기 반도체 다이(110)의 주변 부분을 소잉함으로써 각각 분리된다. 그리고 상기 필러(330)가 상기 인캡슐런트(320)의 내측으로 형성되면, 그 외측의 상기 인캡슐런트(320)를 소잉하면 되므로 상기 필러(330)를 구성하는 금속이 잘려나가는 것을 방지할 수 있다. 따라서, 소잉시에 블레이드가 손상되는 것을 방지할 수 있다.In addition, as will be described later, the semiconductor package 300 according to another exemplary embodiment of the present invention is separated by sawing a peripheral portion of the semiconductor die 110. In addition, when the filler 330 is formed inside the encapsulant 320, the outer portion of the encapsulant 320 may be sawed to prevent the metal constituting the filler 330 from being cut out. have. Therefore, the blade can be prevented from being damaged during sawing.

상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 용이하게 스택될 수 있고, 반도체 다이(120)의 손상을 방지하여 신뢰성을 향상시킬 수 있으며, 공정 시간을 단축시킬 수 있는 외에도 필러(330)의 측면을 절연하여 측부의 다른 소자와 단락되는 것을 방지함으로써 오동작을 방지할 수 있다. 또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 필러(330)는 인캡슐런트(320)의 내측에 위치하므로 소잉시에 잘려나가지 않으며, 결과적으로 블레이드가 손상되는 것을 방지할 수 있다.As described above, the semiconductor package 300 according to another embodiment of the present invention can be easily stacked, improves reliability by preventing damage to the semiconductor die 120, and can shorten processing time. In addition, the side of the filler 330 may be insulated to prevent short circuit with other elements of the side, thereby preventing malfunction. In addition, since the filler 330 of the semiconductor package 300 according to another embodiment of the present invention is located inside the encapsulant 320, the filler 330 is not cut off during sawing, and as a result, the blade may be prevented from being damaged. have.

이하에서는 본 발명의 또다른 실시예에 따른 반도체 패키지(400)의 구성에 대해서 설명하도록 한다.Hereinafter, the configuration of the semiconductor package 400 according to another embodiment of the present invention will be described.

도 4a는 본 발명의 또다른 실시예에 따른 반도체 패키지(400)의 사시도이다. 도 4b는 본 발명의 또다른 실시예에 따른 반도체 패키지(400)의 저면도이다. 도 4c는 도 4a의 4c-4c 단면도이다. 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예들과의 차이점을 위주로 설명하도록 한다.4A is a perspective view of a semiconductor package 400 according to another embodiment of the present invention. 4B is a bottom view of a semiconductor package 400 in accordance with another embodiment of the present invention. 4C is a sectional view 4c-4c in FIG. 4a. Parts having the same configuration and action have been given the same reference numerals, and will be described below with emphasis on differences from the above embodiments.

도 4a 내지 도 4c를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(400)는 반도체 다이(110), 인캡슐런트(420), 필러(430), 전기적 연결 부재(140)를 포함하여 형성될 수 있다.4A to 4C, a semiconductor package 400 according to another embodiment of the present invention includes a semiconductor die 110, an encapsulant 420, a filler 430, and an electrical connection member 140. Can be formed.

상기 인캡슐런트(420)는 상기 반도체 다이(110)의 측면을 감싸도록 형성된다. 또한, 상기 인캡슐런트(420)의 하면은 상기 반도체 다이(110)의 하면(110b)과 동일한 평면을 이루도록 형성된다. 따라서, 상기 반도체 다이(110)는 하면(110b)이 노출될 수 있으므로 용이하게 열을 방출할 수 있다.The encapsulant 420 is formed to surround the side surface of the semiconductor die 110. In addition, the bottom surface of the encapsulant 420 is formed to have the same plane as the bottom surface 110b of the semiconductor die 110. Therefore, since the lower surface 110b may be exposed, the semiconductor die 110 may easily emit heat.

상기 필러(430)는 상기 인캡슐런트(420)와 동일한 두께를 갖도록 형성된다. 즉, 상기 필러(430)의 하면은 상기 반도체 다이(110) 및 인캡슐런트(420)의 하면과 동일 평면을 이룬다. 그 이외에는 상기 필러(430)는 앞서 설명한 실시예에서의 필러(320)와 동일하므로 이하 설명은 생략한다.The filler 430 is formed to have the same thickness as the encapsulant 420. That is, the bottom surface of the filler 430 is coplanar with the bottom surface of the semiconductor die 110 and the encapsulant 420. Otherwise, the filler 430 is the same as the filler 320 in the above-described embodiment, and thus descriptions thereof will be omitted.

상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(400)는 용이하게 스택되고, 비아홀 형성에서 발생하는 반도체 다이(110)의 손상을 방지하여 신뢰성을 향상시킬 수 있고, 공정 시간을 줄일 수 있으며, 필러(430)의 측면을 인캡슐런트(420)로 절연하여 측부의 다른 소자와의 단락을 방지할 수 있는 외에도 상기 반도체 다이(110)의 하면(110b)을 노출하여 반도체 다이(110)의 열을 용이하게 방출시킬 수 있다.As described above, the semiconductor package 400 according to another embodiment of the present invention can be easily stacked, thereby improving reliability by preventing damage to the semiconductor die 110 generated in via hole formation, and improving processing time. In addition, the side of the filler 430 may be insulated with the encapsulant 420 to prevent short circuits with other elements of the side, and the bottom surface 110b of the semiconductor die 110 may be exposed to expose the semiconductor die ( The heat of 110 can be easily released.

이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing the semiconductor package 100 according to an embodiment of the present invention will be described.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 플로우 챠트이다. 도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 도면이다.5 is a flowchart illustrating a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention. 6 to 13 illustrate a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 제 1 마운팅 테이프 접착 단계(S1), 웨이퍼 소잉 단계(S2), 제 2 마운팅 테이프 접착 단계(S4), 인캡슐레이션 단계(S5), 비아홀 형성 단계(S6), 필러 삽입 단계(S7), 전기적 연결 부재 형성 단계(S8), 인캡슐런트 소잉 단계(S9)를 포함하여 형성된다. 또한, 상기 웨이퍼 소잉 단계(S2)와 상기 제 2 마운팅 테이프 접착 단계(S4)의 사이에는 제 1 마운팅 테이프 신장 단계(S3)가 더 형성될 수도 있다. 이하에서는 도 5의 각 단계들을 도 6 내지 도 13을 함께 참조하여 설명하도록 한다.Referring to FIG. 5, the semiconductor package 100 according to an embodiment of the present invention may include a first mounting tape bonding step S1, a wafer sawing step S2, a second mounting tape bonding step S4, and encapsulation. A step S5, a via hole forming step S6, a filler insertion step S7, an electrical connection member forming step S8, and an encapsulant sawing step S9 are formed. In addition, a first mounting tape stretching step S3 may be further formed between the wafer sawing step S2 and the second mounting tape bonding step S4. Hereinafter, each step of FIG. 5 will be described with reference to FIGS. 6 to 13.

도 5 및 도 6을 참조하면, 먼저 웨이퍼(w)를 제 1 마운팅 테이프(10)에 접착 시키는 제 1 마운팅 테이프 접착 단계(S1)가 이루어진다.Referring to FIGS. 5 and 6, a first mounting tape attaching step S1 for attaching the wafer w to the first mounting tape 10 is performed.

상기 웨이퍼(w)는 직사각형의 형태로 구비되어 가로와 세로 각각으로 다섯개씩의 반도체 다이를 포함하는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것이며, 실제로는 원형의 웨이퍼에 다수의 반도체 다이를 구비할 수 있다.The wafer (w) is provided in a rectangular shape and includes five semiconductor dies each of width and length, but this is for convenience of description, and in reality, a plurality of semiconductor dies are provided on a circular wafer. can do.

상기 제 1 마운팅 테이프(10)는 필름의 형태이며, 상기 웨이퍼(w)를 접착시키기 위한 접착 물질이 상면에 도포되어 있다. 상기 제 1 마운팅 테이프(10)는 통상의 에폭시 수지를 이용하여 형성될 수 있으나, 상기 제 1 마운팅 테이프(10)의 재질로서 본 발명의 내용을 한정하는 것은 아니다.The first mounting tape 10 is in the form of a film, and an adhesive material for adhering the wafer w is coated on the upper surface. The first mounting tape 10 may be formed using a conventional epoxy resin, but the material of the first mounting tape 10 is not limited to the present invention.

상기 제 1 마운팅 테이프(10)는 상기 웨이퍼(w)보다 다소 큰 면적을 갖고 있으며, 상기 제 1 마운팅 테이프(10)의 중앙에 상기 웨이퍼(w)가 접착된다.The first mounting tape 10 has a somewhat larger area than the wafer w, and the wafer w is adhered to the center of the first mounting tape 10.

도 5 및 도 7을 참조하면, 블레이드(도시되지 않음)로 상기 웨이퍼(w)를 소잉(sawing)하여 상기 웨이퍼(w)가 각 반도체 다이(110)별로 분리되도록 하는 웨이퍼 소잉 단계(S2)가 이루어진다. 다만, 블레이드로 상기 웨이퍼(w)를 소잉하는 경우, 그 하부의 제 1 마운팅 테이프(10)는 절단되지 않은 상태로 구비된다. 즉, 상기 반도체 다이(110)들은 웨이퍼(w)에서 절단되어 각각 분리되지만, 하면(110b)은 상기 제 1 마운팅 테이프(10)에 결합된 상태로 고정된다.5 and 7, a sawing step S2 of sawing the wafer w with a blade (not shown) to separate the wafer w by each semiconductor die 110 is performed. Is done. However, when sawing the wafer w with a blade, the lower first mounting tape 10 is provided without cutting. That is, the semiconductor dies 110 are cut from the wafer w and separated from each other, but the bottom surface 110b is fixed while being coupled to the first mounting tape 10.

도 5 및 도 8을 참조하면, 이후 상기 제 1 마운팅 테이프(10)를 신장하여 상기 반도체 다이(110)들간의 간격을 넓히는 제 1 마운팅 테이프 신장 단계(S3)가 이 루어질 수 있다. 다만, 상기 단계는 상기 웨이퍼 소잉 단계(S2)에서 블레이드에 의해 절단되는 폭이 충분히 넓어서 상기 반도체 다이(110)간의 간격이 충분한 경우에는 구비되지 않을 수 있다.5 and 8, a first mounting tape stretching step S3 may be performed to extend the first mounting tape 10 to widen the gap between the semiconductor dies 110. However, the step may not be provided when the gap between the semiconductor die 110 is sufficient because the width cut by the blade in the wafer sawing step S2 is sufficiently wide.

상기 제 1 마운팅 테이프 신장 단계(S3)에서는 도 8에 화살표로 도시되어 있듯이 상기 제 1 마운팅 테이프(10)의 전후좌우 네 방향에 동일한 장력을 인가하여 상기 제 1 마운팅 테이프(10)의 면적을 넓힌다. 그리고 그 결과, 상기 제 1 마운팅 테이프(10)에 고정된 상기 반도체 다이(110)들의 간격 역시 이에 비례하여 넓어지게 된다.In the first mounting tape stretching step S3, as shown by arrows in FIG. 8, the same tension is applied to four directions in front, rear, left, and right of the first mounting tape 10 to expand the area of the first mounting tape 10. . As a result, the interval between the semiconductor dies 110 fixed to the first mounting tape 10 also becomes wider in proportion thereto.

도 5, 도 9a 및 도 9b를 참조하면, 상기 반도체 다이(110)들의 제 1면(110 a)에 제 2 마운팅 테이프(20)를 접착하고 상기 제 1 마운팅 테이프(10)를 제거하는 제 2 마운팅 테이프 접착 단계(S4)가 이루어진다. 상기 제 2 마운팅 테이프(20)는 제 1 마운팅 테이프(10)보다 접착력이 강하도록 형성된다. 따라서, 상기 반도체 다이(110)들의 상면(110a)에 상기 제 2 마운팅 테이프(20)을 접착하고, 힘을 가하여 상기 반도체 다이(110)들의 하면(110b)에서 상기 제 1 마운팅 테이프(10)를 제거할 수 있다.Referring to FIGS. 5, 9A, and 9B, a second adhesive tape 20 is attached to the first surface 110 a of the semiconductor dies 110 and the second mounting tape 10 is removed. The mounting tape adhering step S4 is made. The second mounting tape 20 is formed to have a stronger adhesive force than the first mounting tape 10. Therefore, the second mounting tape 20 is adhered to the top surface 110a of the semiconductor dies 110 and a force is applied to the first mounting tape 10 on the bottom surface 110b of the semiconductor dies 110. Can be removed.

도 5 및 도 10을 참조하면, 상기 반도체 다이(110)들을 인캡슐런트가 감싸도록 인캡슐레이션하고, 상기 제 2 마운팅 테이프(20)를 제거하여 몰딩부(30)를 형성하는 인캡슐레이션 단계(S5)가 이루어진다.5 and 10, an encapsulation step of encapsulating the semiconductor dies 110 to encapsulate the semiconductor dies 110 and removing the second mounting tape 20 to form a molding unit 30. (S5) is made.

상기 인캡슐레이션은 압축 몰딩 방식을 이용하여 이루어질 수 있다. 또한, 상기 반도체 다이(110)들은 상기 제 2 마운팅 테이프(20)에 접착된 상면(110a)을 제외한 나머지 부분들이 상기 인캡슐런트에 의해 인캡슐레이션된다. 따라서, 상기 몰딩부(30)의 상면에는 상기 반도체 다이(110)들의 상면(110a)이 노출된다.The encapsulation may be performed using a compression molding method. In addition, the semiconductor dies 110 are encapsulated by the encapsulant except the upper surface 110a adhered to the second mounting tape 20. Therefore, the top surface 110a of the semiconductor dies 110 is exposed on the top surface of the molding part 30.

도 5, 도 11a 및 도 11b를 참조하면, 상기 몰딩부(30)에 상기 몰딩부(30)를 관통하는 다수개의 비아홀(31)을 형성하는 비아홀 형성 단계(S6)가 이루어진다. 도 11b는 도 11a의 11b-11b 단면도이다. 상기 비아홀(31)은 상기 반도체 다이(110)의 네 변을 따라 상기 인캡슐런트를 관통하면서 형성된다. 상기 비아홀(31)은 이후 필러가 형성될 영역에 대응되며, 상기 반도체 다이(110)와 이격되어 형성된다. 그리고 상기 비아홀(31)을 형성하는 방법으로는 레이저 드릴링 방법(Laser Drilling) 또는 심도 반응성 이온화 에칭 방법(DRIE)이 이용될 수 있다.5, 11A and 11B, a via hole forming step S6 is formed in the molding part 30 to form a plurality of via holes 31 penetrating the molding part 30. FIG. 11B is a sectional view 11b-11b in FIG. 11A. The via hole 31 is formed while penetrating the encapsulant along four sides of the semiconductor die 110. The via hole 31 corresponds to a region where a pillar is to be formed later, and is spaced apart from the semiconductor die 110. As the method for forming the via hole 31, laser drilling or depth reactive ionization etching may be used.

도 5, 도 12a 및 도 12b를 참조하면, 상기 비아홀(31)에 필러(32)를 삽입하는 필러 삽입 단계(S7)가 이루어진다. 도 12b는 도 12a의 12b-12b 단면도이다. 상기 필러(32)의 재질은 구리, 금, 은, 알루미늄 또는 이들의 등가물을 이용하여 형성될 수 있다.5, 12A and 12B, a filler insertion step S7 for inserting the filler 32 into the via hole 31 is performed. 12B is a cross-sectional view taken along line 12b-12b of FIG. 12A. The filler 32 may be formed of copper, gold, silver, aluminum, or an equivalent thereof.

도 5 및 도 13을 참조하면, 상기 반도체 다이(110)의 본드 패드(111)와 상기 필러(32)를 전기적 연결 부재(140)로 연결하는 전기적 연결 부재 형성 단계(S8)가 이루어진다. 상기 전기적 연결 부재(140)는 인쇄 기법을 이용하여 형성될 수 있으며, 상기 전기적 연결 부재(140)는 재배선층일 수 있다. 상기 전기적 연결 부재(140)는 구리, 금, 은, 알루미늄 또는 이들의 등가물을 이용하여 형성될 수 있다.5 and 13, an electrical connection member forming step (S8) of connecting the bond pad 111 and the filler 32 of the semiconductor die 110 to the electrical connection member 140 is performed. The electrical connection member 140 may be formed using a printing technique, and the electrical connection member 140 may be a redistribution layer. The electrical connection member 140 may be formed using copper, gold, silver, aluminum, or equivalents thereof.

도 5 및 도 14를 참조하면, 블레이드로 상기 필러(32)들의 중앙을 관통하는 스크라이브 라인을 따라서 상기 몰딩부(30)를 절단하는 인캡슐런트 소잉 단계(S9)가 이루어진다. 상기 스크라이브 라인은 상기 반도체 다이(110)들의 네 변을 따라서 형성된다. 따라서, 상기 단계를 통하여 상기 반도체 다이(110)를 포함하는 각각의 반도체 패키지들이 분리될 수 있으며, 상기 몰딩부(30)의 필러(32)들이 분리되어 본 발명의 일 실시예에 따른 패키지(100)의 필러(130)를 형성한다.5 and 14, an encapsulant sawing step S9 is performed in which the molding part 30 is cut along a scribe line passing through the center of the pillars 32 by a blade. The scribe line is formed along four sides of the semiconductor die 110. Accordingly, the semiconductor packages including the semiconductor die 110 may be separated through the above steps, and the fillers 32 of the molding part 30 may be separated to provide a package 100 according to an embodiment of the present invention. To form a filler 130.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)가 제조될 수 있다. 또한, 별도로 도시하지는 않았지만, 인캡슐런트의 형성 두께를 반도체 다이(110)와 동일하게 하여 반도체 다이(110)의 하면(110a)이 노출되도록 하거나, 비아홀(31) 형성시에 비아홀(31)이 상기 반도체 다이(110)의 사이 영역에 나란한 두 개의 열로 형성되도록 함으로써 나머지 실시예의 반도체 패키지(200,300,400)들도 역시 제조될 수 있다.As described above, the semiconductor package 100 according to the exemplary embodiment of the present invention may be manufactured. In addition, although not separately illustrated, the thickness of the encapsulant is the same as that of the semiconductor die 110 so that the bottom surface 110a of the semiconductor die 110 is exposed, or the via hole 31 is formed when the via hole 31 is formed. The semiconductor packages 200, 300, and 400 of the remaining embodiments may also be manufactured by forming two rows side by side in a region between the semiconductor dies 110.

도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 사시도이다.1A is a perspective view of a semiconductor package according to an embodiment of the present invention.

도 1b는 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.1B is a plan view of a semiconductor package according to an embodiment of the present invention.

도 1c는 본 발명의 일 실시예에 따른 반도체 패키지의 저면도이다.1C is a bottom view of a semiconductor package according to an embodiment of the present invention.

도 1d는 도 1a의 1d-1d 단면도이다.FIG. 1D is a cross-sectional view taken along line 1d-1d of FIG. 1A.

도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지의 사시도이다.2A is a perspective view of a semiconductor package according to another embodiment of the present invention.

도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지의 저면도이다.2B is a bottom view of a semiconductor package according to another embodiment of the present invention.

도 2c는 도 2a의 2c-2c 단면도이다.2C is a cross-sectional view taken along line 2C-2C of FIG. 2A.

도 3a는 본 발명의 또다른 실시예에 따른 반도체 패키지의 사시도이다.3A is a perspective view of a semiconductor package according to another embodiment of the present invention.

도 3b는 본 발명의 또다른 실시예에 따른 반도체 패키지의 평면도이다.3B is a plan view of a semiconductor package according to another embodiment of the present invention.

도 3c는 본 발명의 또다른 실시예에 따른 반도체 패키지의 저면도이다.3C is a bottom view of a semiconductor package according to another embodiment of the present invention.

도 3d는 도 3a의 3d-3d 단면도이다.3D is a cross-sectional view 3d-3d of FIG. 3A.

도 4a는 본 발명의 또다른 실시예에 따른 반도체 패키지의 사시도이다.4A is a perspective view of a semiconductor package according to another embodiment of the present invention.

도 4b는 본 발명의 또다른 실시예에 따른 반도체 패키지의 저면도이다.4B is a bottom view of a semiconductor package according to another embodiment of the present invention.

도 4c는 도 4a의 4c-4c 단면도이다.4C is a sectional view 4c-4c in FIG. 4a.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우챠트이다.5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 6 내지 도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.6 to 14 are diagrams for describing a method of manufacturing a semiconductor package according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100,200,300,400; 본 발명의 실시예에 따른 반도체 패키지100,200,300,400; Semiconductor package according to an embodiment of the present invention

110; 반도체 다이 120,220,320,420; 인캡슐런트110; Semiconductor die 120,220,320,420; Encapsulant

130,230,330,430; 필러 140; 전기적 연결 부재130,230,330,430; Filler 140; Electrical connection member

10; 제 1 마운팅 테이프 20; 제 2 마운팅 테이프10; First mounting tape 20; 2nd mounting tape

30; 몰딩30; molding

Claims (23)

상면에 다수의 본드 패드를 구비하는 반도체 다이;A semiconductor die having a plurality of bond pads on an upper surface thereof; 상기 반도체 다이의 상면을 노출시키도록 측면을 덮으면서 형성된 인캡슐런트;An encapsulant formed to cover a side surface of the semiconductor die to expose an upper surface thereof; 상기 인캡슐런트를 관통하면서 상기 인캡슐런트의 가장자리에 형성된 다수의 필러;A plurality of fillers formed at an edge of the encapsulant while penetrating the encapsulant; 상기 반도체 다이의 본드 패드와 상기 필러를 전기적으로 연결하는 전기적 연결 부재를 포함하는 것을 특징으로 하는 반도체 패키지.And an electrical connection member for electrically connecting the bond pad of the semiconductor die and the filler. 제 1항에 있어서,The method of claim 1, 상기 반도체 다이는 상기 인캡슐런트의 중앙에 위치하여 상면이 노출된 것을 특징으로 하는 반도체 패키지.The semiconductor die is located in the center of the encapsulant semiconductor package, characterized in that the top surface is exposed. 제 1항에 있어서,The method of claim 1, 상기 반도체 다이의 하면은 상기 인캡슐런트의 하면과 동일 평면을 이루어 노출되는 것을 특징으로 하는 반도체 패키지.And a bottom surface of the semiconductor die is exposed to the same plane as a bottom surface of the encapsulant. 제 1항에 있어서,The method of claim 1, 상기 인캡슐런트의 상면은 상기 반도체 다이의 상면과 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.And an upper surface of the encapsulant is coplanar with an upper surface of the semiconductor die. 제 1항에 있어서,The method of claim 1, 상기 인캡슐런트는 상기 반도체 다이의 하면을 더 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.The encapsulant is formed to further cover the bottom surface of the semiconductor die. 제 1항에 있어서,The method of claim 1, 상기 필러는 상기 인캡슐런트의 측면을 통해 노출되는 것을 특징으로 하는 반도체 패키지.The filler is a semiconductor package, characterized in that exposed through the side of the encapsulant. 제 1항에 있어서,The method of claim 1, 상기 필러는 원, 반원, 삼각형 및 사각형 중에서 선택된 적어도 어느 하나로 이루어진 수평 단면을 갖는 것을 특징으로 하는 반도체 패키지.The filler has a semiconductor package, characterized in that it has a horizontal cross-section consisting of at least one selected from circles, semi-circles, triangles and squares. 제 1항에 있어서,The method of claim 1, 상기 전기적 연결 부재는 상기 반도체 다이 및 상기 인캡슐런트의 상면을 따라 형성되는 것을 특징으로 하는 반도체 패키지.And the electrical connection member is formed along an upper surface of the semiconductor die and the encapsulant. 제 1항에 있어서,The method of claim 1, 상기 반도체 다이, 상기 인캡슐런트 및 상기 전기적 연결 부재의 상부에는 보호층이 더 형성되는 것을 특징으로 하는 반도체 패키지.And a protective layer is formed on the semiconductor die, the encapsulant, and the electrical connection member. 제 1항에 있어서,The method of claim 1, 상기 인캡슐런트의 상부에는 상기 반도체 다이 및 필러와 동일한 위치에 정렬된 반도체 다이 및 필러를 갖는 적어도 하나의 인캡슐런트가 더 형성되어 스택된 것을 특징으로 하는 반도체 패키지.And at least one encapsulant having a semiconductor die and a pillar aligned at the same position as the semiconductor die and the filler, and stacked on top of the encapsulant. 웨이퍼의 하면을 제 1 마운팅 테이프에 접착시키는 제 1 마운팅 테이프 접착 단계;A first mounting tape adhering step of adhering the bottom surface of the wafer to the first mounting tape; 상기 웨이퍼를 소잉하여 다수의 반도체 다이로 분리하는 웨이퍼 소잉 단계;A sawing step of sawing the wafer and separating the wafer into a plurality of semiconductor dies; 상기 반도체 다이의 상면에 제 2 마운팅 테이프를 접착시키고, 상기 제 1 마운팅 테이프를 제거하는 제 2 마운팅 테이프 접착 단계;A second mounting tape bonding step of adhering a second mounting tape to an upper surface of the semiconductor die and removing the first mounting tape; 다수개로 형성된 상기 반도체 다이의 측면을 인캡슐런트가 감싸는 인캡슐레이션 단계;An encapsulation step of encapsulating the side surfaces of the plurality of semiconductor dies; 상기 반도체 다이의 변을 따라 상기 인캡슐런트에 비아홀을 형성하는 비아홀 형성 단계;Forming a via hole in the encapsulant along a side of the semiconductor die; 상기 비아홀에 필러를 삽입하는 필러 삽입 단계;A filler insertion step of inserting a filler into the via hole; 전기적 연결 부재를 형성하여 상기 반도체 다이와 상기 필러를 전기적으로 연결하는 전기적 연결 부재 형성 단계; 및Forming an electrical connection member to electrically connect the semiconductor die and the filler; And 상기 인캡슐런트를 소잉하여 상기 반도체 다이 별로 분리되도록 하는 인캡슐런트 소잉 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And an encapsulant sawing step of sawing the encapsulant so as to be separated for each of the semiconductor dies. 제 11항에 있어서,The method of claim 11, 상기 웨이퍼 소잉 단계와 상기 제 2 마운팅 테이프 접착 단계의 사이에는 상기 제 1 마운팅 테이프를 신장하여 상기 반도체 다이간의 간격을 넓히는 제 1 마운팅 테이프 신장 단계가 더 구비되는 것을 특징으로 하는 반도체 패키지의 제조 방법.And extending the first mounting tape to widen the gap between the semiconductor dies between the wafer sawing step and the second mounting tape adhering step. 제 11항에 있어서,The method of claim 11, 상기 인캡슐레이션 단계는 상기 반도체 다이의 하면과 상기 인캡슐런트의 하면이 동일 평면을 이루도록 형성하여 상기 반도체 다이의 하면이 노출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step may include forming a lower surface of the semiconductor die and a lower surface of the encapsulant so that the lower surface of the semiconductor die is exposed. 제 11항에 있어서,The method of claim 11, 상기 인캡슐레이션 단계는 상기 인캡슐런트가 상기 반도체 다이의 하면을 더 감싸도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step is a method of manufacturing a semiconductor package, characterized in that the encapsulant is formed so as to further surround the lower surface of the semiconductor die. 제 11항에 있어서,The method of claim 11, 상기 비아홀 형성 단계는 상기 비아홀이 상기 인캡슐런트를 수직 방향으로 관통하여 형성되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The forming of the via hole may include forming the via hole penetrating the encapsulant in a vertical direction. 제 11항에 있어서,The method of claim 11, 상기 비아홀 형성 단계는 상기 비아홀의 수평 단면이 원, 반원, 삼각형 및 사각형 중에서 선택된 적어도 어느 하나가 되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The forming of the via hole may include forming a horizontal cross section of the via hole so that at least one selected from a circle, a semicircle, a triangle, and a quadrangle is formed. 제 11항에 있어서,The method of claim 11, 상기 비아홀 형성 단계는 상호간에 인접한 상기 반도체 다이의 사이에 상기 비아홀이 나란한 적어도 하나의 열을 이루도록 배열하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The forming of the via holes may include arranging the via holes to form at least one row between the adjacent semiconductor dies. 제 11항에 있어서,The method of claim 11, 상기 비아홀 형성 단계는 레이저 드릴링(Laser Drilling) 방법 또는 심도 반응성 이온 에칭(DRIE) 방법으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The via hole forming step is a method of manufacturing a semiconductor package, characterized in that the laser drilling (Laser Drilling) method or a depth reactive ion etching (DRIE) method. 제 11항에 있어서,The method of claim 11, 상기 필러 삽입 단계는 상기 비아홀에 구리, 금, 은, 알루미늄 중에서 선택된 어느 하나 또는 이들의 조합으로 구성된 상기 필러를 삽입하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The filler inserting step may include inserting the filler formed of any one or a combination of copper, gold, silver, and aluminum into the via hole. 제 11항에 있어서,The method of claim 11, 상기 전기적 연결 부재 형성 단계는 인쇄 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The electrically connecting member forming step is formed using a printing process. 제 11항에 있어서,The method of claim 11, 상기 전기적 연결 부재 형성 단계는 상기 전기적 연결 부재가 상기 반도체 다이 및 상기 인캡슐런트의 상면을 따라 형성되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The forming of the electrical connection member may include forming the electrical connection member along an upper surface of the semiconductor die and the encapsulant. 제 11항에 있어서,The method of claim 11, 상기 인캡슐런트 소잉 단계는 상기 반도체 다이의 네 변을 따라서 상기 인캡슐런트를 소잉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulant sawing step comprises sawing the encapsulant along four sides of the semiconductor die. 제 22항에 있어서,23. The method of claim 22, 상기 인캡슐런트 소잉 단계는 인접한 상기 반도체 다이의 사이 간격을 양분하도록 상기 인캡슐런트를 소잉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And said encapsulant sawing step saws said encapsulant to bisect an interval between adjacent semiconductor dies.
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