KR100954115B1 - Method of fabricating semiconductor memory device - Google Patents
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Abstract
본 발명은 소정의 하부구조가 형성된 반도체기판 상에 질화막을 형성하는 단계; 하부전극형성영역이 노출되도록 상기 질화막을 패터닝하는 단계; 상기 질화막을 포함한 기판 전면에 상기 질화막의 스트레스를 완화시키기 위한 알루미나 박막을 형성하는 단계; 상기 알루미나 박막 상에 하부전극 형성용 이리듐을 증착하는 단계; 상기 하부전극형성영역에만 남도록 상기 이리듐을 에치백하는 단계; 플라즈마 상태에서 산화처리를 행하여 상기 이리듐막 상에 이리듐 산화막을 형성하는 단계; 상기 이리듐 산화막 상에 하부전극 형성용 백금을 증착하는 단계; 상기 하부전극 형성영역에만 남도록 상기 백금을 에치백하는 단계; 상기 반도체기판의 전면에 강유전체막을 형성하는 단계; 및 상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법을 제공한다. 본 발명에 의하면, CMP에 의한 평탄화 문제를 해결할 수 있으며, 질화막을 사용하여 안정된 플러그를 유지할 수 있고, 깨끗한 백금전극 표면을 형성하여 기생 커패시터의 발생을 방지할 수 있다. 또한, 인접한 하부전극끼리 연결되는 현상을 방지할 수 있다. The present invention includes forming a nitride film on a semiconductor substrate on which a predetermined substructure is formed; Patterning the nitride film to expose a lower electrode formation region; Forming an alumina thin film on the entire surface of the substrate including the nitride film to relieve stress of the nitride film; Depositing iridium for forming a lower electrode on the alumina thin film; Etching back the iridium so as to remain only in the lower electrode forming region; Performing an oxidation treatment in a plasma state to form an iridium oxide film on the iridium film; Depositing platinum for forming a lower electrode on the iridium oxide film; Etching back the platinum so as to remain only in the lower electrode formation region; Forming a ferroelectric film on the entire surface of the semiconductor substrate; And forming an upper electrode on the ferroelectric film. According to the present invention, the problem of planarization due to CMP can be solved, a stable plug can be maintained using a nitride film, and a clean platinum electrode surface can be formed to prevent generation of parasitic capacitors. In addition, the phenomenon in which adjacent lower electrodes are connected to each other can be prevented.
비휘발성 메모리, 질화막, 이리듐, 층간절연막, 플러그Nonvolatile Memory, Nitride, Iridium, Interlayer, Plug
Description
도1a 내지 도1i는 본 발명에 의한 반도체 메모리소자의 제조방법을 도시한 공정순서 단면도.
1A to 1I are cross-sectional views of a process sequence showing a method for manufacturing a semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 소자분리층 2 : 게이트1: device isolation layer 2: gate
3 : 게이트 스페이서 4 : 제1층간절연막3: gate spacer 4: first interlayer insulating film
5 : 비트라인 6 : 제2층간절연막5
7 : 텅스텐 플러그 8 : 베리어 메탈층 7: tungsten plug 8: barrier metal layer
9 : 질화막 10 : 접촉층9
11 : 이리듐막 12 : 이리듐 산화막11: iridium film 12: iridium oxide film
13 : 백금막 14 : 강유전체막13: platinum film 14: ferroelectric film
15 : 상부전극 16,18 : 층간절연막15:
17,19 : 금속배선
17,19: metal wiring
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 질화막 증착과 식각을 통해 층간절연막을 형성하고, 이리듐, 이리듐 산화막 및 백금막을 증착하고 에치백하여 우수한 하부전극을 형성하는 방법에 관한 것이다.BACKGROUND OF THE
현재 개발중인 비휘발성 메모리 소자의 제조방법에서 MTP(merged top plate)구조는 제4층 층간절연막의 평탄화가 필요하다. 이 층간절연막의 평탄화를 위해 CMP(chemical mechanical polishing)를 적용할 때 많은 문제점이 발생한다. 우선, 하부전극인 백금 박막이 무르기(soft) 때문에 CMP패드가 닿는 부위에 결정립계면이 찢겨져 나가는 현상이 발생하고, 백금 표면에 스크래치 등 많은 손상을 유발시킨다. 둘째로, 하부전극 패터닝 과정에서 백금전극위에 증착된 타이나이트라이드 제거과정에서 백금이 급격하게 손실된다. 세째로, 층간절연막으로 산화막을 사용하기 때문에 백금전극 표면에 매우 얇게 산화막이 존재하여 기생 커패시터를 형성하여 강유전체 박막의 전기적 특성을 열화시킨다. 네째로, 노블(noble) 금속은 식각이 잘 되지 않으므로 하부전극 패터닝 과정에서 식각 기울기가 완만해져 하부전극 밑바닥이 인접한 셀과 붙게 되어 페일(fail)을 유발한다.
In a method of manufacturing a nonvolatile memory device currently under development, a merged top plate (MTP) structure requires planarization of a fourth interlayer insulating film. Many problems arise when applying CMP (chemical mechanical polishing) to planarize this interlayer insulating film. First, because the platinum thin film, which is a lower electrode, is soft, the grain boundary is torn off at the portion where the CMP pad touches, causing a lot of damage such as scratches on the platinum surface. Second, platinum is drastically lost during the nitride removal process deposited on the platinum electrode in the lower electrode patterning process. Thirdly, since the oxide film is used as the interlayer insulating film, the oxide film is very thin on the surface of the platinum electrode to form a parasitic capacitor, thereby deteriorating the electrical characteristics of the ferroelectric thin film. Fourthly, since the noble metal is not etched well, the etch slope becomes slow during the lower electrode patterning process, and the bottom of the lower electrode adheres to the adjacent cells, causing a fail.
본 발명은 상기 문제점을 해결하기 위한 것으로써, CMP에 의한 평탄화 문제 를 해결하고, 질화막을 사용하여 안정된 플러그를 유지할 수 있도록 하며, 깨끗한 백금전극 표면을 형성하여 기생 커패시터의 발생을 방지하고, 인접한 하부전극끼리 연결되는 현상을 없앨 수 있도록 한 반도체 메모리소자의 제조방법을 제공하는 것을 그 목적으로 한다.
The present invention is to solve the above problems, to solve the problem of planarization by CMP, to maintain a stable plug using a nitride film, to form a clean platinum electrode surface to prevent the occurrence of parasitic capacitors, adjacent lower It is an object of the present invention to provide a method for manufacturing a semiconductor memory device capable of eliminating the phenomenon of connecting electrodes.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부구조가 형성된 반도체기판 상에 질화막을 형성하는 단계; 하부전극형성영역이 노출되도록 상기 질화막을 패터닝하는 단계; 상기 질화막을 포함한 기판 전면에 상기 질화막의 스트레스를 완화시키기 위한 알루미나 박막을 형성하는 단계; 상기 알루미나 박막 상에 하부전극 형성용 이리듐을 증착하는 단계; 상기 하부전극형성영역에만 남도록 상기 이리듐을 에치백하는 단계; 플라즈마 상태에서 산화처리를 행하여 상기 이리듐막 상에 이리듐 산화막을 형성하는 단계; 상기 이리듐 산화막 상에 하부전극 형성용 백금을 증착하는 단계; 상기 하부전극 형성영역에만 남도록 상기 백금을 에치백하는 단계; 상기 반도체기판의 전면에 강유전체막을 형성하는 단계; 및 상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.The present invention for achieving the above object, the step of forming a nitride film on a semiconductor substrate having a predetermined substructure; Patterning the nitride film to expose a lower electrode formation region; Forming an alumina thin film on the entire surface of the substrate including the nitride film to relieve stress of the nitride film; Depositing iridium for forming a lower electrode on the alumina thin film; Etching back the iridium so as to remain only in the lower electrode forming region; Performing an oxidation treatment in a plasma state to form an iridium oxide film on the iridium film; Depositing platinum for forming a lower electrode on the iridium oxide film; Etching back the platinum so as to remain only in the lower electrode formation region; Forming a ferroelectric film on the entire surface of the semiconductor substrate; And forming an upper electrode on the ferroelectric film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도1a 내지 도1i를 참조하여 본 발명에 의한 반도체 메모리소자의 제조방법을 설명하면 다음과 같다.A method of manufacturing a semiconductor memory device according to the present invention will be described with reference to FIGS. 1A to 1I as follows.
먼저, 도1a는 플러그까지 형성한 구조를 나타낸 단면도로서, 통상적인 반도체 메모리소자 제조공정을 통해 소자분리층(1), 게이트(2), 게이트 스페이서(3), 제1층간절연막(4), 비트라인(5), 제2층간절연막(6), 텅스텐 플러그(7) 및 TiN 베리어 메탈층(8)을 형성한 것이다. First, FIG. 1A is a cross-sectional view showing a structure formed up to a plug. The
다음에 도1b를 참조하면, 상기 형성된 제2층간절연막(6) 및 텅스텐 플러그 상부에 질화막(9)을 일정 두께 (~250nm)로 형성하고 소정의 하부전극 패턴으로 패터닝한다. 이때, 질화막 패턴의 기울기를 급격하게(steep) 식각한다. 질화막으로는 Si3N4를 사용할 수 있다.Next, referring to FIG. 1B, a
이어서 도1c에 나타낸 바와 같이 질화막의 스트레스 완화 및 접착력을 향상시키기 위해 알루미나 등과 같은 접촉층(10)을 상기 질화막 패턴(9)을 포함한 기판 전면에 형성한다. 알루미나 박막은 1~500Å 두께로 형성하는 것이 바람직하다. 알루미나 박막 형성시 O2, N2O, H2O, H2O2 등의 산화가스를 이용할 수 있다. Subsequently, as shown in FIG. 1C, a
다음에 도1d에 나타낸 바와 같이 하부전극 형성용 이리듐(11)을 증착한 후, 하부전극 형성부위에만 남도록 에치백한다.Next, as shown in FIG. 1D, the
이어서 도1e에 나타낸 바와 같이 이리듐과 후에 증착될 백금과의 접착력을 향상시키기 위해 플라즈마 상태에서 산화처리를 행하여 이리듐막(11)상에 이리듐 산화막(12)을 1~500Å 두께로 형성한다. 상기 이리듐 산화막 형성시 반응가스로는 O2, N2O, H2O, H2O2 등의 산화가스를 이용할 수 있으며, 플라즈마 에너지는 10~2000watt로 하는 것이 바람직하다. 반응온도는 100~700℃ 범위로 한다. Subsequently, as shown in Fig. 1E, to improve adhesion between iridium and platinum to be deposited later, an oxidizing treatment is performed in a plasma state to form an
다음에 도1f에 나타낸 바와 같이 하부전극 형성용 백금(13)을 증착하고 하부전극 형성부위에만 남도록 에치백한다.Next, as shown in FIG. 1F,
이어서 도1g에 나타낸 바와 같이 기판 전면에 강유전체막(14)을 형성하고, 그 위에 상부전극(15)을 형성한다. 상기 강유전체막(14)은 SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3
O12(BIT), (Bi1-xLax)Ti3O12(BLT), (Pb,Zr)TiO
3(PZT) 등으로 형성할 수 있으며, 그 증착 방식으로는 ALD, CVD, PVD, 스핀 코팅, LSMCD(liquid source mixed chemical deposition)을 이용할 수 있다. 상기 유전체막 형성시 페롭스카이트 핵 성장방법으로는 RTA(rapid thermal anneal)를 이용하며, 그 온도범위는 400~900℃ 범위로 한다. RTA공정을 수행하는 경우, 열 상승(thermal ramp-up)속도는 80~250℃ 로 한다. 열처리 반응가스로는 O2, N2O, N2
, Ar, Ne, Kr, Xe, He 등을 이용할 수 있다. 상기 핵 생성 및 성장 공정은 2단계 RTA공정을 이용할 수 있는데, 이 2단계 RTA공정은 1단계는 300~500℃, 2단계는 500~800℃ 온도에서 수행한다. 상기 상부전극(15)은 Pt, Ir, IrOx, Ru, RuOx, W, TiN 등을 이용하여 형성할 수 있다.Subsequently, as shown in FIG. 1G, the
다음에 도1h에 나타낸 바와 같이 사진식각공정을 통해 커패시터를 패터닝하고, 산화막을 증착하여 층간절연막(16)을 형성한다. Next, as shown in FIG. 1H, the capacitor is patterned through a photolithography process and an oxide film is deposited to form an
이어서 도1i에 나타낸 바와 같이 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성한 후, 금속 공정을 수행하여 금속배선(17)을 형성하고, 기판 전면에 층간절연막(18)을 형성한 다음, 제2층 금속배선(19)을 형성한다.Subsequently, as shown in FIG. 1I, the interlayer insulating layer is selectively etched to form a contact hole, and then a metal process is performed to form a
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의하면, CMP에 의한 평탄화 문제를 해결할 수 있으며, 질화막을 사용하여 안정된 플러그를 유지할 수 있고, 깨끗한 백금전극 표면을 형성하여 기생 커패시터의 발생을 방지할 수 있다. 또한, 인접한 하부전극끼리 연결되는 현상을 방지할 수 있다. 따라서 고밀도 비휘발성 반도체 메모리소자의 층간절연막 및 안정된 플러그 제조공정 기술을 확보할 수 있게 된다.According to the present invention, the problem of planarization due to CMP can be solved, a stable plug can be maintained using a nitride film, and a clean platinum electrode surface can be formed to prevent generation of parasitic capacitors. In addition, the phenomenon in which adjacent lower electrodes are connected to each other can be prevented. Therefore, it is possible to secure the interlayer insulating film and the stable plug manufacturing process technology of the high density nonvolatile semiconductor memory device.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |