KR100940843B1 - Circuit for Generating Column Selecting Signal of Semiconductor Memory Apparatus - Google Patents
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Abstract
본 발명은 예비 컬럼 선택 신호의 인에이블 구간동안 제 1 커패시터를 방전시키고 상기 예비 컬럼 선택 신호가 디스에이블되면 제 2 커패시터를 방전시켜 상기 제 2 커패시터의 방전 시점으로부터 상기 제 2 커패시터의 전압 레벨이 상기 제 1 커패시터의 전압 레벨보다 낮아지는 시점까지의 시간을 단위 지연시간으로 생성하고, 제어 신호에 응답하여 K(K는 2이상의 자연수)배의 상기 단위 지연시간만큼 상기 예비 컬럼 선택 신호를 지연시켜 지연 컬럼 선택 신호를 생성하는 가변 지연부, 및 상기 예비 컬럼 선택 신호의 인에이블 구간과 상기 지연 컬럼 선택 신호의 인에이블 구간을 컬럼 선택 신호의 인에이블 구간으로서 출력하는 신호 조합부를 포함한다.The present invention discharges the first capacitor during the enable period of the preliminary column select signal, and when the preliminary column select signal is disabled, discharges the second capacitor so that the voltage level of the second capacitor is increased from the discharge point of the second capacitor. The unit delay time is generated as a time until the voltage level of the first capacitor is lowered, and the preliminary column selection signal is delayed by the unit delay time of K (K is a natural number of 2 or more) times in response to a control signal. A variable delay unit generating a column select signal, and a signal combination unit configured to output an enable period of the preliminary column select signal and an enable period of the delay column select signal as an enable period of the column select signal.
커패시터, 컬럼 선택 신호 Capacitor, Column Selection Signals
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 컬럼 선택 신호 생성 회로에 관한 것이다.BACKGROUND OF THE
반도체 메모리 장치는 데이터 라인을 통하여 데이터를 입출력하도록 구성된다. 반도체 메모리 장치는 데이터 라인의 개수가 많아질수록 한번의 리드 또는 라이트 명령에 많은 비트의 데이터를 입출력할 수 있다. 하지만 데이터 라인의 개수가 많아질수록 반도체 메모리 장치의 면적이 커질 수 밖에 없다. 예를 들어, 한번의 리드 명령에 8비트의 데이터가 출력된다면 8개의 데이터 라인이 필요하다. 하지만 8개의 데이터 라인이 차지하는 면적이 반도체 메모리 장치의 면적을 커지게 한다.The semiconductor memory device is configured to input and output data through the data line. As the number of data lines increases, the semiconductor memory device may input and output many bits of data in one read or write command. However, as the number of data lines increases, the area of the semiconductor memory device becomes large. For example, if eight bits of data are output in one read command, eight data lines are required. However, the area occupied by eight data lines increases the area of the semiconductor memory device.
데이터 라인의 개수 증가를 막기 위하여 반도체 메모리 장치는 4개의 데이터 라인으로 한번의 리드 명령에 4비트의 데이터를 두번 출력하도록 구성된다. 결국, 한번의 리드 명령에 4비트 데이터를 두번 출력하도록 구성된 반도체 메모리 장치는 컬럼 선택 신호를 두번 인에이블시킬 수 있는 컬럼 선택 신호 생성 회로를 구비한 다.In order to prevent an increase in the number of data lines, the semiconductor memory device is configured to output four bits of data twice in one read command to four data lines. As a result, the semiconductor memory device configured to output 4-bit data twice in one read command includes a column select signal generation circuit capable of enabling the column select signal twice.
종래의 컬럼 선택 신호 생성 회로는 첫번째 컬럼 선택 신호가 인에이블되고 소정시간이후 두번째 컬럼 선택 신호가 인에이블될 수 있도록 첫번째 컬럼 선택 신호를 지연시켜 두번째 컬럼 선택 신호를 생성하도록 구성된다. 따라서 종래의 컬럼 선택 신호 생성 회로는 첫번째 컬럼 선택 신호를 지연시키는 지연 회로를 구비한다. 이때, 지연 회로는 일반적으로 복수개의 직렬로 연결된 인버터로 구현된다. 인버터로 구성된 지연 회로는 P.V.T(process, voltage, temperature) 변화에 따라 지연시간이 변하게 되는 단점이 있다. The conventional column select signal generation circuit is configured to delay the first column select signal to generate the second column select signal so that the first column select signal is enabled and the second column select signal can be enabled after a predetermined time. Therefore, the conventional column select signal generation circuit has a delay circuit for delaying the first column select signal. In this case, the delay circuit is generally implemented as a plurality of series connected inverters. The delay circuit composed of an inverter has a disadvantage in that the delay time is changed according to a change in P.V.T (process, voltage, temperature).
결국, 종래의 컬럼 선택 신호 생성 회로는 첫번째 컬럼 선택 신호가 인에이블되고 두번째 컬럼 선택 신호가 인에이블될 때까지의 시간을 일정하게 확보해야 하지만 P.V.T 변화에 따라 일정하게 확보하지 못하는 문제점이 있다.As a result, the conventional column select signal generation circuit must secure a time until the first column select signal is enabled and the second column select signal is enabled, but there is a problem in that it cannot be secured constantly according to the P.V.T change.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, P.V.T 변화와는 무관하게 첫번째 컬럼 선택 신호가 인에이블된 이후 두번째 컬럼 선택 신호가 인에이블될 때까지의 시간이 일정하게 확보될 수 있는 반도체 메모리 장치의 컬럼 선택 신호 생성 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and a semiconductor memory in which the time until the second column selection signal is enabled after the first column selection signal is enabled regardless of the PVT change can be secured constantly. It is an object of the present invention to provide a column select signal generation circuit of an apparatus.
본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 예비 컬럼 선택 신호의 인에이블 구간동안 제 1 커패시터를 방전시키고 상기 예비 컬럼 선택 신호가 디스에이블되면 제 2 커패시터를 방전시켜 상기 제 2 커패시터의 방전 시점으로부터 상기 제 2 커패시터의 전압 레벨이 상기 제 1 커패시터의 전압 레벨보다 낮아지는 시점까지의 시간을 단위 지연시간으로 생성하고, 제어 신호에 응답하여 K(K는 2이상의 자연수)배의 상기 단위 지연시간만큼 상기 예비 컬럼 선택 신호를 지연시켜 지연 컬럼 선택 신호를 생성하는 가변 지연부, 및 상기 예비 컬럼 선택 신호의 인에이블 구간과 상기 지연 컬럼 선택 신호의 인에이블 구간을 컬럼 선택 신호의 인에이블 구간으로서 출력하는 신호 조합부를 포함한다.The column selection signal generation circuit of the semiconductor memory device according to an embodiment of the present invention discharges the first capacitor during the enable period of the preliminary column selection signal, and discharges the second capacitor when the preliminary column selection signal is disabled. The time from the discharge point of the capacitor to the time when the voltage level of the second capacitor becomes lower than the voltage level of the first capacitor is generated as a unit delay time, and K (K is a natural number of 2 or more) times in response to the control signal. A variable delay unit configured to delay the preliminary column selection signal by the unit delay time to generate a delay column selection signal, and an enable period of the preliminary column selection signal and an enable period of the delay column selection signal to the column selection signal. And a signal combination unit for outputting as an enable period.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 입력 신호가 디스에이블되면 출력 신호를 인에이블시키고, 상기 입력 신호의 인에이블 구간동안 방전되는 제 1 커패시터의 전압 레벨이 상기 입력 신호가 디스에이블되면 방전되는 제 2 커패시터의 전압 레벨보다 높아지면 상기 출력 신호를 디스에이블시키는 고정 지연부가 직렬로 복수개 구비되고, 복수개의 제어 신호에 응답하여 각 고정 지연부의 출력 신호 중 하나를 선택적으로 출력하는 가변 지연부, 및 상기 가변 지연부의 입력 신호와 상기 가변 지연부의 출력 신호 각각의 인에이블 구간을 컬럼 선택 신호의 인에이블 구간으로서 출력하는 신호 조합부를 포함하며, 상기 가변 지연부의 입력 신호는 예비 컬럼 선택 신호이고, 상기 가변 지연부의 출력 신호는 상기 예비 컬럼 선택 신호를 지연시킨 신호인 것을 특징으로 한다.The column selection signal generation circuit of the semiconductor memory device according to another embodiment of the present invention enables the output signal when the input signal is disabled, and the voltage level of the first capacitor discharged during the enable period of the input signal is the input signal. When the signal is disabled, a plurality of fixed delay units for disabling the output signal are provided in series when the voltage level of the second capacitor discharged is higher, and selectively one of the output signals of each fixed delay unit in response to the plurality of control signals A variable combination section for outputting a signal combination section for outputting an enable section of each of the input signal of the variable delay section and the output signal of the variable delay section as an enable section of the column selection signal, wherein the input signal of the variable delay section is a preliminary Is a column select signal, and the output signal of the variable delay unit Characterized in that the signal obtained by delaying the spare column select signal.
본 발명에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 첫번째와 두번째 컬럼 선택 신호를 P.V.T 변화와는 무관하게 일정한 시간차로 생성할 수 있어, 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.The column selection signal generation circuit of the semiconductor memory device according to the present invention can generate the first and second column selection signals with a constant time difference regardless of the P.V.T change, thereby increasing the operation reliability of the semiconductor memory device.
본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 도 1에 도시된 바와 같이, 가변 지연부(100), 및 신호 조합부(200)를 포함한다.The column selection signal generation circuit of the semiconductor memory device according to the embodiment of the present invention includes a
상기 가변 지연부(100)는 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간동안 제 1 커패시터를 방전시키고 상기 예비 컬럼 선택 신호(Yi_pre)가 디스에이블되면 제 2 커패시터를 방전시킨다. The
제어 신호(ctrl)에 응답하여 K(K는 2이상의 자연수)배의 단위 지연시간만큼 상기 예비 컬럼 선택 신호(Yi_pre)를 지연시켜 지연 컬럼 선택 신호(Yi_d)를 생성한다. 이때, 상기 단위 지연시간은 상기 제 2 커패시터의 방전 시점으로부터 상기 제 2 커패시터의 전압 레벨이 상기 제 1 커패시터의 전압 레벨보다 낮아지는 시점까지의 시간이다. 예를 들어, 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로의 가변 지연부(100)는 상기 제어 신호(ctrl)가 인에이블되면 2배의 상기 단위 지연시간만큼 상기 예비 컬럼 선택 신호(Yi_pre)를 지연시켜 상기 지연 컬럼 선택 신호(Yi_d)로서 출력한다. 한편, 상기 가변 지연부(100)는 상기 제어 신호(ctrl)가 디스에이블되면 3배의 단위 지연시간만큼 상기 예비 컬럼 선택 신호(Yi_pre)를 지연시켜 상기 지연 컬럼 선택 신호(Yi_d)로서 출력한다.In response to the control signal ctrl, the preliminary column selection signal Yi_pre is delayed by a unit delay time of K (K is a natural number of 2 or more) times to generate a delay column selection signal Yi_d. In this case, the unit delay time is a time from the discharge time of the second capacitor to the time when the voltage level of the second capacitor is lower than the voltage level of the first capacitor. For example, the
상기 신호 조합부(200)는 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간과 상기 지연 컬럼 선택 신호(Yi_d)의 인에이블 구간을 합한 구간을 컬럼 선택 신호(Yi)의 인에이블 구간으로서 출력한다.The
상기 가변 지연부(100)는 도 2에 도시된 바와 같이, 지연 신호 생성부(110), 및 선택부(120)를 포함한다.As shown in FIG. 2, the
상기 지연 신호 생성부(110)는 상기 예비 컬럼 선택 신호(Yi_pre)를 2배의 상기 단위 지연시간만큼 지연시켜 제 1 지연 신호(delay_s1)를 생성하고, 상기 예비 컬럼 선택 신호(Yi_pre)를 3배의 상기 단위 지연시간만큼 지연시켜 제 2 지연 신호(delay_s2)를 생성한다.The delay
상기 지연 신호 생성부(110)는 제 1 고정 지연부(111), 제 2 고정 지연부(112), 및 제 3 고정 지연부(113)를 포함한다.The
상기 제 1 고정 지연부(111)는 상기 예비 컬럼 선택 신호(Yi_pre)를 상기 단위 지연시간만큼 지연시켜 예비 지연 신호(delay_pre)를 생성한다.The first fixed
상기 제 2 고정 지연부(112)는 상기 예비 지연 신호(delay_pre)를 상기 단위 지연시간만큼 지연시켜 상기 제 1 지연 신호(delay_s1)를 생성한다.The second fixed
상기 제 3 고정 지연부(113)는 상기 제 1 지연 신호(delay_s1)를 상기 단위 지연시간만큼 지연시켜 상기 제 2 지연 신호(delay2)를 생성한다.The third fixed
상기 제 1 내지 제 3 고정 지연부(111~113) 각각은 상기 제 1 및 제 2 커패시터를 구비하고, 입력 신호(상기 제 1 고정 지연부(111)의 경우 상기 예비 컬럼 선택 신호(Yi_pre), 상기 제 2 고정 지연부(112)의 경우 상기 예비 지연 신호(delay_pre), 상기 제 3 고정 지연부(113)의 경우 상기 제 1 지연 신호(delay_s1))의 인에이블 구간동안 상기 제 1 커패시터를 방전시키고, 상기 입력 신호가 디스에이블되면 상기 제 2 커패시터를 방전시키며, 상기 입력 신호가 디스에이블되면 출력 신호(상기 제 1 고정 지연부(111)의 경우 상기 예비 지연 신호(delay_pre), 상기 제 2 고정 지연부(112)의 경우 상기 제 1 지연 신호(delay_1), 상기 제 3 고정 지연부(113)의 경우 상기 제 2 지연 신호(delay_s2))를 인에이블시키고, 상기 제 2 커패시터의 전압 레벨이 상기 제 1 커패시터의 전압 레벨보다 낮아지면 상기 출력 신호를 디스에이블시킨다.Each of the first to third
이와 같이, 상기 제 1 내지 제 3 고정 지연부(111~113) 각각은 입력 신호와 출력 신호의 이름만 다를 뿐 그 구성은 모두 동일하다. 따라서 상기 제 1 고정 지연부(111)의 구성을 설명함으로써 상기 제 2 및 제 3 고정 지연부(112, 113)의 구성 설명을 대신하고자 한다.As described above, each of the first to third
상기 제 1 고정 지연부(111)는 도 3에 도시된 바와 같이, 제 1 충방전 부(111-1), 제 2 충방전부(111-2), 및 신호 생성부(111-3)를 포함한다.As shown in FIG. 3, the first
상기 제 1 충방전부(111-1)는 비교 신호(com_s)가 하이 레벨로 인에이블되면 상기 제 1 커패시터(C11)를 충전시키고 상기 예비 컬럼 선택 신호(Yi_pre)가 하이 레벨로 인에이블된 구간동안 상기 제 1 커패시터(C11)를 방전시킨다. 이때, 상기 제 1 커패시터(C11)의 전압이 제 1 전압(V1)이다.When the comparison signal com_s is enabled at the high level, the first charge / discharge unit 111-1 charges the first capacitor C11 and while the preliminary column select signal Yi_pre is enabled at the high level. The first capacitor C11 is discharged. In this case, the voltage of the first capacitor C11 is the first voltage V1.
상기 제 1 충방전부(111-1)는 제 1 인버터(IV11), 상기 제 1 커패시터(C11), 제 1 저항 소자(R11), 및 제 1 내지 제 2 트랜지스터(P11, N11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 비교 신호(com_s)를 입력 받는다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 예비 컬럼 선택 신호(Yi_pre)를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 1 저항소자(R11)는 일단에 상기 제 1 트랜지스터(P11)의 드레인이 연결되고 타단에 상기 제 2 트랜지스터(N11)의 드레인이 연결된다. 상기 제 1 커패시터(C11)는 일단에 상기 제 1 트랜지스터(P11)의 드레인이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P11)와 상기 제 1 커패시터(C11)가 연결된 노드에서 상기 제 1 전압(V1)이 출력된다. 상기 제 1 트랜지스터(P11)가 턴온되면 상기 제 1 커패시터(C11)에 전압을 인가시킴으로 상기 제 1 트랜지스터(P11)는 충전부라고 할 수 있다. 상기 제 2 트랜지스터(N11)가 턴온되면 상기 제 1 커패시터(C11)를 방전시킴으로 상기 제 2 트랜지스터(N11)를 방전부라고 할 수 있다.The first charge / discharge unit 111-1 includes a first inverter IV11, the first capacitor C11, a first resistor element R11, and first to second transistors P11 and N11. The first inverter IV11 receives the comparison signal com_s. The first transistor P11 receives an output signal of the first inverter IV11 to a gate and receives an external voltage VDD to a source. The second transistor N11 receives the preliminary column selection signal Yi_pre at a gate thereof, and a ground terminal VSS is connected to a source thereof. A drain of the first transistor P11 is connected to one end of the first resistor element R11 and a drain of the second transistor N11 is connected to the other end of the first resistor element R11. A drain of the first transistor P11 is connected to one end of the first capacitor C11 and a ground terminal VSS is connected to the other end thereof. In this case, the first voltage V1 is output at the node where the first transistor P11 and the first capacitor C11 are connected. When the first transistor P11 is turned on, a voltage is applied to the first capacitor C11 so that the first transistor P11 is called a charging unit. When the second transistor N11 is turned on, the first capacitor C11 is discharged to refer to the second transistor N11 as a discharge unit.
상기 제 2 충방전부(111-2)는 상기 예비 컬럼 선택 신호(Yi_pre)가 하이 레 벨로 인에이블되면 상기 제 2 커패시터(C12)를 충전시키고, 상기 예비 컬럼 선택 신호(Yi_pre)가 로우 레벨로 디스에이블되면 상기 제 2 커패시터(C12)를 방전시킨다. 이때, 상기 제 2 커패시터(C12)의 전압이 제 2 전압(V2)이다.The second charge / discharge unit 111-2 charges the second capacitor C12 when the preliminary column select signal Yi_pre is enabled at a high level, and the preliminary column select signal Yi_pre is displayed at a low level. When enabled, the second capacitor C12 is discharged. In this case, the voltage of the second capacitor C12 is the second voltage V2.
상기 제 2 충방전부(111-2)는 제 2 인버터(IV12), 상기 제 2 커패시터(C12), 제 2 저항 소자(R12), 및 제 3 내지 제 4 트랜지스터(P12, N12)를 포함한다. 상기 제 2 인버터(IV12)는 상기 예비 컬럼 선택 신호(Yi_pre)를 입력 받는다. 상기 제 3 트랜지스터(P12)는 게이트에 상기 제 2 인버터(IV12)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 제 2 인버터(IV12)의 출력 신호를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 2 저항소자(R12)는 일단에 상기 제 3 트랜지스터(P12)의 드레인이 연결되고 타단에 상기 제 4 트랜지스터(N12)의 드레인이 연결된다. 상기 제 2 커패시터(C12)는 일단에 상기 제 3 트랜지스터(P12)의 드레인이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 3 트랜지스터(P12)와 상기 제 2 커패시터(C12)가 연결된 노드에서 상기 제 2 전압(V2)이 출력된다. 상기 제 3 트랜지스터(P12)가 턴온되면 상기 제 2 커패시터(C12)에 전압을 인가시킴으로 상기 제 3 트랜지스터(P12)는 충전부라고 할 수 있다. 상기 제 4 트랜지스터(N12)가 턴온되면 상기 제 2 커패시터(C12)를 방전시킴으로 상기 제 4 트랜지스터(N12)를 방전부라고 할 수 있다.The second charge / discharge unit 111-2 includes a second inverter IV12, the second capacitor C12, a second resistor element R12, and third to fourth transistors P12 and N12. The second inverter IV12 receives the preliminary column selection signal Yi_pre. The third transistor P12 receives an output signal of the second inverter IV12 to a gate and receives an external voltage VDD to a source. The fourth transistor N12 receives the output signal of the second inverter IV12 at its gate and is connected to the ground terminal VSS at the source. A drain of the third transistor P12 is connected to one end of the second resistor element R12 and a drain of the fourth transistor N12 is connected to the other end thereof. A drain of the third transistor P12 is connected to one end of the second capacitor C12 and a ground terminal VSS is connected to the other end thereof. In this case, the second voltage V2 is output at a node to which the third transistor P12 and the second capacitor C12 are connected. When the third transistor P12 is turned on, the third transistor P12 may be called a charging unit by applying a voltage to the second capacitor C12. When the fourth transistor N12 is turned on, the fourth capacitor N12 may be called a discharge unit by discharging the second capacitor C12.
상기 신호 생성부(111-3)는 상기 제 2 전압(V2)이 상기 제 1 전압(V1)의 레벨보다 낮아지면 상기 비교 신호(com_s)를 하이 레벨로 인에이블시킨다. 또한 상기 예비 컬럼 선택 신호(Yi_pre)가 로우 레벨로 디스에이블되면 상기 예비 지연 신호(delay_pre)를 하이 레벨로 인에이블시키고 상기 비교 신호(com_s)가 하이 레벨로 인에이블되면 상기 예비 지연 신호(delay_pre)를 로우 레벨로 디스에이블시킨다.The signal generator 111-3 enables the comparison signal com_s to a high level when the second voltage V2 is lower than the level of the first voltage V1. The preliminary delay signal delay_pre is enabled when the preliminary column selection signal Yi_pre is disabled at a low level, and the preliminary delay signal delay_pre is enabled when the comparison signal com_s is enabled at a high level. Disable to low level.
상기 신호 생성부(111-3)는 비교기(com), 제 3 인버터(IV13), 및 플립 플롭(FF)을 포함한다.The signal generator 111-3 includes a comparator com, a third inverter IV13, and a flip flop FF.
상기 비교기(com)는 상기 제 1 전압(V1)과 상기 제 2 전압(V2)의 레벨을 비교하여 상기 비교 신호(com_s)를 생성한다. 예를 들어, 상기 비교기(com)는 상기 제 2 전압(V2)이 상기 제 1 전압(V1)의 레벨보다 높으면 로우 레벨로 디스에이블된 상기 비교 신호(com_s)를 생성한다. 한편, 상기 비교기(com)는 상기 제 2 전압(V2)이 상기 제 1 전압(V1)의 레벨보다 낮으면 하이 레벨로 인에이블된 상기 비교 신호(com_s)를 생성한다.The comparator com compares the level of the first voltage V1 and the second voltage V2 to generate the comparison signal com_s. For example, the comparator com generates the comparison signal com_s disabled to a low level when the second voltage V2 is higher than the level of the first voltage V1. Meanwhile, the comparator com generates the comparison signal com_s enabled to a high level when the second voltage V2 is lower than the level of the first voltage V1.
상기 제 3 인버터(IV13)는 상기 예비 컬럼 선택 신호(Yi_pre)를 입력 받는다.The third inverter IV13 receives the preliminary column selection signal Yi_pre.
상기 플립 플롭(FF)은 입력단(S)에 상기 제 3 인버터(IV13)의 출력 신호가 입력되고 리셋단(R)에 상기 비교 신호(com)를 입력 받으며 출력단(Q)에서 상기 예비 지연 신호(delay_pre)를 출력한다. 따라서 상기 플립 플롭(FF)은 상기 비교 신호(com_s)가 로우 레벨로 디스에이블되면 상기 제 3 인버터(IV13)의 출력 신호 레벨을 상기 예비 지연 신호(delay_pre)의 레벨로서 출력한다. 결국, 상기 플립 플롭(FF)은 상기 비교 신호(com_s)가 로우 레벨일 때 상기 예비 컬럼 선택 신 호(Yi_pre)가 로우 레벨로 천이하면 상기 예비 지연 신호(delay_pre)를 하이 레벨로 천이시킨다. 또한 상기 플립 플롭(FF)은 상기 비교 신호(com_s)가 하이 레벨로 인에이블되면 상기 플립 플롭(FF)의 출력 신호 즉, 상기 예비 지연 신호(delay_pre)를 로우 레벨로 초기화시킨다. The flip-flop FF receives the output signal of the third inverter IV13 at the input terminal S, receives the comparison signal com at the reset terminal R, and outputs the preliminary delay signal at the output terminal Q. delay_pre). Accordingly, the flip-flop FF outputs the output signal level of the third inverter IV13 as the level of the preliminary delay signal delay_pre when the comparison signal com_s is disabled at the low level. As a result, the flip-flop FF transitions the preliminary delay signal delay_pre to a high level when the preliminary column select signal Yi_pre transitions to a low level when the comparison signal com_s is at a low level. The flip-flop FF initializes the output signal of the flip-flop FF, that is, the preliminary delay signal delay_pre, to a low level when the comparison signal com_s is enabled at a high level.
상기 선택부(120)는 상기 제어 신호(ctrl)가 인에이블되면 상기 제 1 지연 신호(delay_s1)를 상기 지연 컬럼 선택 신호(Yi_d)로서 출력하고, 상기 제어 신호(ctrl)가 디스에이블되면 상기 제 2 지연 신호(delay_s2)를 상기 지연 컬럼 선택 신호(Yi_d)로서 출력한다. The
상기 선택부(120)는 도 2에 도시된 바와 같이, 제 1 스위칭부(121), 및 제 2 스위칭부(122)를 포함한다.As shown in FIG. 2, the
상기 제 1 스위칭부(121)는 상기 제어 신호(ctrl)가 인에이블되면 상기 제 1 지연 신호(delay_s1)를 상기 지연 컬럼 선택 신호(Yi_d)로서 출력한다.When the control signal ctrl is enabled, the
상기 제 2 스위칭부(122)는 상기 제어 신호(ctrl)가 디스에이블되면 상기 제 2 지연 신호(delay_s2)를 상기 컬럼 선택 신호(Yi_d)로서 출력한다. 이때, 상기 제어 신호(ctrl)는 일반적으로 사용되는 퓨즈 회로를 이용하여 생성할 수 있다. 퓨즈 회로를 이용할 경우 상기 제어 신호(ctrl)는 퓨즈의 커팅(cutting) 여하에 따라 인에이블 여부가 결정된다. The
상기 선택부(120)는 다수의 신호 중 하나를 선택하여 출력하도록 구성된 것으로, 본 발명에서는 제 1 및 제 2 스위칭부(121,122)를 예로 하여 설명하였으나 멀티 플렉서로도 구성 가능하다.The
도 4에 도시된 상기 신호 조합부(200)는 상기 예비 컬럼 선택 신호(Yi_pre)가 하이 레벨로 인에이블된 구간과 상기 지연 컬럼 선택 신호(Yi_d)가 하이 레벨로 인에이블된 구간을 상기 컬럼 선택 신호(Yi)의 인에이블 구간으로서 출력한다.The
상기 신호 조합부(200)는 노어 게이트(NOR21), 및 제 4 인버터(IV21)를 포함한다. 상기 노어 게이트(NOR21)는 상기 지연 컬럼 선택 신호(Yi_d), 및 상기 예비 컬럼 선택 신호(Yi_pre)를 입력받는다. 상기 제 4 인버터(IV21)는 상기 노어 게이트(NOR21)의 출력 신호를 입력 받아 상기 컬럼 선택 신호(Yi)로서 출력한다.The
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 다음과 같이 동작한다.The column select signal generation circuit of the semiconductor memory device according to the present invention configured as described above operates as follows.
먼저, 도 3에 도시된 제 1 고정 지연부(111)의 동작에 대해 설명한다.First, the operation of the first
최초, 제 1 커패시터(C11)는 충전되어 있는 상태이고, 제 2 커패시터(C12)는 방전된 상태이다.First, the first capacitor C11 is in a charged state, and the second capacitor C12 is in a discharged state.
예비 컬럼 선택 신호(Yi_pre)가 하이 레벨로 인에이블되면 제 2 트랜지스터(N11)와 제 3 트랜지스터(P12)는 턴온된다. 따라서 충전되었던 상기 제 1 커패시터(C11)는 방전되기 시작하고 상기 제 2 커패시터(C12)는 충전된다.When the preliminary column select signal Yi_pre is enabled at a high level, the second transistor N11 and the third transistor P12 are turned on. Thus, the first capacitor C11 that has been charged begins to be discharged and the second capacitor C12 is charged.
상기 예비 컬럼 선택 신호(Yi_pre)가 로우 레벨로 디스에이블되면 상기 제 2 트랜지스터(N11)와 상기 제 3 트랜지스터(P12)는 턴오프되고, 상기 제 4 트랜지스터(N12)는 턴온된다. 따라서 상기 제 1 커패시터(C11)는 더 이상 방전되지 않는다. 한편, 상기 제 2 커패시터(C12)는 방전되기 시작한다. 즉, 상기 제 1 커패시터(C11)의 전압(V1) 레벨은 더 이상 낮아지지 않고 상기 제 2 커패시터(C12)의 전 압(V2) 레벨은 낮아지기 시작한다.When the preliminary column select signal Yi_pre is disabled at a low level, the second transistor N11 and the third transistor P12 are turned off, and the fourth transistor N12 is turned on. Therefore, the first capacitor C11 is no longer discharged. Meanwhile, the second capacitor C12 starts to be discharged. That is, the voltage V1 level of the first capacitor C11 does not decrease any more and the voltage V2 level of the second capacitor C12 starts to decrease.
상기 제 2 커패시터(C12)의 전압(V2) 레벨이 상기 제 1 커패시터(C11)의 전압 레벨보다 높으면 로우 레벨로 디스에이블된 비교 신호(com_s)가 생성된다. 또한 상기 제 2 커패시터(C12)의 전압(V2) 레벨이 상기 제 1 커패시터(C11)의 전압 레벨보다 낮으면 하이 레벨로 인에이블된 상기 비교 신호(com_s)가 생성된다. 상기 예비 컬럼 선택 신호(Yi_pre)가 디스에이블되면 상기 예비 지연 신호(delay_pre)가 인에이블되고 상기 비교 신호(com_s)가 인에이블되면 상기 예비 지연 신호(delay_pre)가 디스에이블된다. When the voltage V2 level of the second capacitor C12 is higher than the voltage level of the first capacitor C11, the comparison signal com_s disabled to a low level is generated. In addition, when the voltage V2 level of the second capacitor C12 is lower than the voltage level of the first capacitor C11, the comparison signal com_s enabled to the high level is generated. When the preliminary column select signal Yi_pre is disabled, the preliminary delay signal delay_pre is enabled and when the comparison signal com_s is enabled, the preliminary delay signal delay_pre is disabled.
결국, 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간동안 상기 제 1 커패시터(C11)를 방전시킨다. 상기 예비 컬럼 선택 신호(Yi_pre)가 디스에이블되면 상기 제 2 커패시터(C12)를 방전시킨다. 상기 예비 컬럼 선택 신호(Yi)가 디스에이블되면 상기 예비 지연 신호(delay_pre)를 인에이블시키고 상기 제 2 커패시터(C12)의 전압 레벨이 상기 제 1 커패시터(C11)의 전압 레벨보다 낮아지면 상기 예비 지연 신호(delay_pre)를 디스에이블시킨다. 더욱 자세히 설명하면 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간동안 방전시킨 상기 제 1 커패시터(C11)의 전압 레벨과 상기 예비 컬럼 선택 신호(Yi_pre)가 디스에이블되면 방전시키는 상기 제 2 커패시터(C12)의 전압 레벨을 비교함으로써, 상기 예비 지연 신호(delay_pre)의 인에이블 구간을 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간과 동일하게 생성할 수 있다. 또한 상기 예비 컬럼 선택 신호(Yi_pre)가 디스에이블되면 상기 예비 지연 신호(delay_pre)를 인에이블 시킴으로써, 상기 예비 컬럼 선택 신 호(Yi_pre)가 자신의 인에이블 구간만큼 지연되어 상기 예비 지연 신호(delay_pre)로서 생성된다. As a result, the first capacitor C11 is discharged during the enable period of the preliminary column selection signal Yi_pre. When the preliminary column selection signal Yi_pre is disabled, the second capacitor C12 is discharged. The preliminary delay signal delay_pre is enabled when the preliminary column select signal Yi is disabled, and the preliminary delay when the voltage level of the second capacitor C12 is lower than the voltage level of the first capacitor C11. Disable the signal delay_pre. More specifically, the second capacitor C12 that discharges when the voltage level of the first capacitor C11 discharged during the enable period of the preliminary column selection signal Yi_pre and the preliminary column selection signal Yi_pre are disabled. By comparing the voltage levels of the plurality of signals, the enable period of the preliminary delay signal delay_pre may be generated in the same manner as the enable period of the preliminary column selection signal Yi_pre. In addition, when the preliminary column select signal Yi_pre is disabled, the preliminary delay signal delay_pre is enabled, so that the preliminary column select signal Yi_pre is delayed by its enable period, and thus the preliminary delay signal delay_pre. Is generated as:
도 2를 참조하면, 상기 제 1 고정 지연부(111)와 동일한 구성을 한 제 2 및 제 3 고정 지연부(112, 113)가 도시되어 있고, 상기 제 1 내지 제 3 고정 지연부(111~113)가 직렬로 연결된다. 이때, 상기 제 2 고정 지연부(112)가 제 1 지연 신호(delay_s1)를 생성하고 상기 제 3 고정 지연부(113)가 제 2 지연 신호(delay_s2)를 생성한다. 따라서 상기 예비 컬럼 선택 신호(Yi_pre)는 자신이 인에이블된 시간의 2배만큼의 지연 시간으로 지연되어 상기 제 1 지연 신호(delay_s1)로서 출력된다. 또한 상기 예비 컬럼 선택 신호(Yi_pre)는 자신이 인에이블된 시간의 3배만큼의 지연 시간으로 지연되어 상기 제 2 지연 신호(delay_s2)로서 출력된다.Referring to FIG. 2, second and third
도 5를 참조하면, 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 구간 즉, 상기 예비 컬럼 선택 신호(Yi_pre)가 인에이블된 시간(tPW1)을 단위 지연 시간이라고 한다. Referring to FIG. 5, an enable period of the preliminary column selection signal Yi_pre, that is, a time tPW1 in which the preliminary column selection signal Yi_pre is enabled is referred to as a unit delay time.
상기 예비 지연 신호(delay_pre)는 상기 예비 컬럼 선택 신호(Yi_pre)가 단위 지연 시간(tPW1)동안 지연되어 생성된다.The preliminary delay signal delay_pre is generated by delaying the preliminary column selection signal Yi_pre for a unit delay time tPW1.
상기 제 1 지연 신호(delay_s1)는 상기 예비 지연 신호(delay_pre)가 단위 지연 시간(tPW1)동안 지연되어 생성된다.The first delay signal delay_s1 is generated by delaying the preliminary delay signal delay_pre for a unit delay time tPW1.
상기 제 2 지연 신호(delay_s2)는 상기 제 1 지연 신호(delay_s1)가 단위 지연 시간(tPW1)동안 지연되어 생성된다.The second delay signal delay_s2 is generated by delaying the first delay signal delay_s1 for a unit delay time tPW1.
제어 신호(ctrl)가 인에이블되면 지연 컬럼 선택 신호(Yi_d)로서 상기 제 1 지연 신호(delay_s1)가 출력됨으로, 상기 컬럼 선택 신호(Yi)의 첫번째 인에이블 타이밍과 인에이블 구간의 길이는 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 타이밍 및 인에이블 구간의 길이와 동일하며 두번째 인에이블 타이밍과 인에이블 구간의 길이는 상기 제 1 지연 신호(delay_s1)의 인에이블 타이밍과 인에이블 구간의 길이와 동일하다.When the control signal ctrl is enabled, the first delay signal delay_s1 is output as the delay column selection signal Yi_d, so that the first enable timing of the column selection signal Yi and the length of the enable period are the preliminary periods. The length of the enable timing and the enable period of the column select signal Yi_pre is the same, and the length of the second enable timing and the enable period is the same as the enable timing of the first delay signal delay_s1 and the length of the enable period. Do.
상기 제어 신호(ctrl)가 디스에이블되면 상기 지연 컬럼 선택 신호(Yi_d)로서 상기 제 2 지연 신호(delay_s2)가 출력됨으로, 상기 컬럼 선택 신호(Yi)의 첫번째 인에이블 타이밍 및 인에이블 구간의 길이는 상기 예비 컬럼 선택 신호(Yi_pre)의 인에이블 타이밍 및 인에이블 구간의 길이와 동일하며 두번째 인에이블 타이밍과 인에이블 구간의 길이는 상기 제 2 지연 신호(delay_s2)의 인에이블 타이밍과 인에이블 구간의 길이와 동일하다.When the control signal ctrl is disabled, the second delay signal delay_s2 is output as the delay column selection signal Yi_d. Thus, the first enable timing of the column selection signal Yi and the length of the enable period are The length of the enable timing and the enable period of the preliminary column selection signal Yi_pre is the same as the length of the second enable timing and the enable period, and the length of the enable timing and the enable period of the second delay signal delay_s2. Is the same as
본 발명에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로는 커패시터의 충방전 시간을 이용하여 P.V.T 영향을 받지않고 컬럼 선택 신호의 두번째 인에이블 타이밍 및 구간을 결정함으로써 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.The column selection signal generation circuit of the semiconductor memory device according to the present invention has an effect of increasing the operation reliability of the semiconductor memory device by determining the second enable timing and interval of the column selection signal without being affected by the PVT using the charge and discharge time of the capacitor. have.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로의 구성도,1 is a block diagram of a column select signal generation circuit of a semiconductor memory device according to an embodiment of the present invention;
도 2는 도 1의 가변 지연부의 구성도,2 is a configuration diagram of a variable delay unit of FIG. 1;
도 3은 도 2의 제 1 고정 지연부의 상세 회로도,3 is a detailed circuit diagram of a first fixed delay unit of FIG. 2;
도 4는 도 1의 신호 조합부의 상게 회로도,4 is a circuit diagram of the signal combination unit of FIG. 1;
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택 신호 생성 회로의 타이밍도이다. 5 is a timing diagram of a column select signal generation circuit of a semiconductor memory device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100: 가변 지연부 200: 신호 조합부100: variable delay unit 200: signal combination unit
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JPH07254288A (en) * | 1994-03-14 | 1995-10-03 | Fujitsu Ltd | Semiconductor memory |
KR20090049279A (en) * | 2007-11-13 | 2009-05-18 | 주식회사 하이닉스반도체 | Circuit for generating column select signal of semiconductor memory apparatus |
-
2008
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Patent Citations (2)
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JPH07254288A (en) * | 1994-03-14 | 1995-10-03 | Fujitsu Ltd | Semiconductor memory |
KR20090049279A (en) * | 2007-11-13 | 2009-05-18 | 주식회사 하이닉스반도체 | Circuit for generating column select signal of semiconductor memory apparatus |
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