[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100940401B1 - 시프트 레지스터 및 이를 이용하는 주사구동장치 - Google Patents

시프트 레지스터 및 이를 이용하는 주사구동장치 Download PDF

Info

Publication number
KR100940401B1
KR100940401B1 KR1020080049900A KR20080049900A KR100940401B1 KR 100940401 B1 KR100940401 B1 KR 100940401B1 KR 1020080049900 A KR1020080049900 A KR 1020080049900A KR 20080049900 A KR20080049900 A KR 20080049900A KR 100940401 B1 KR100940401 B1 KR 100940401B1
Authority
KR
South Korea
Prior art keywords
signal
node
transistor
clock signal
scan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020080049900A
Other languages
English (en)
Other versions
KR20090123700A (ko
Inventor
김태상
Original Assignee
네오뷰코오롱 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네오뷰코오롱 주식회사 filed Critical 네오뷰코오롱 주식회사
Priority to KR1020080049900A priority Critical patent/KR100940401B1/ko
Publication of KR20090123700A publication Critical patent/KR20090123700A/ko
Application granted granted Critical
Publication of KR100940401B1 publication Critical patent/KR100940401B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G09G3/325—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror the data current flowing through the driving transistor during a setting phase, e.g. by using a switch for connecting the driving transistor to the data driver
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

시프트 레지스터 및 이를 각각의 스테이지로 이용하는 주사구동장치가 개시된다. 시프트 레지스터는 적어도 4개의 트랜지스터들 및 2개의 커패시터들을 이용한다. 각각의 시프트 레지스터는 하나의 클럭신호를 이용하여 주사신호를 형성한다. 또한, 시프트 레지스터를 이용하여 주사구동장치를 구성하는 경우, 인접한 시프트 레지스터별로 클럭신호 및 반전된 클럭신호가 번갈아가며 입력된다. 또한, 인접한 시프트 레지스터에서 발생된 캐리신호 및 리셋신호를 이용하여 각각의 시프트 레지스터를 구성하는 트랜지스터들의 동작을 제어한다.
주사구동장치, 시프트 레지스터, 주사신호

Description

시프트 레지스터 및 이를 이용하는 주사구동장치{Shift Register and Scan Driver of usign the same}
본 발명은 유기전계발광장치에 관한 것으로, 더욱 상세하게는 유기전계발광장치를 구동하는 주사구동장치 및 이에 포함된 시프트 레지스터에 관한 것이다.
유기전계발광장치는 자발광 소자로서 공급되는 구동 전류에 따라서 소정의 휘도로 발광동작을 수행한다. 유기전계발광장치는 구동 방식에 따라 능동형과 수동형으로 구분된다. 특히, 능동형은 각각의 화소에 능동소자를 구비하고, 휘도를 결정하는 데이터 신호를 소정 기간 동안 저장할 수 있는 동작 메커니즘을 가진다. 이러한 능동형은 매트릭스 형태로 배치된 다수의 화소들마다 주사 신호가 공급되고, 인가되는 데이터 신호에 따라 구동 전류를 발생시킨다.
각각의 화소로 구성된 디스플레이 패널에는 주사신호를 공급하기 위한 주사구동장치와 데이터 신호를 공급하기 위한 데이터구동장치가 구비된다. 또한, 주사구동장치 또는 데이터구동장치는 패널의 화소와 동일 공정으로 제조되는 SOP(System On Panel) 기술에 따라 패널과 일체로 제조되기도 한다.
도 1은 종래의 주사구동장치를 도시한 블록도이며, 도 2는 상기 도 1의 주사 구동장치의 동작을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 주사구동장치는 다수의 스테이지들로 구성된다. 스테이지는 시프트 레지스터이다. 상기 스테이지는 다수의 클럭신호들을 수신하고, 수신된 클럭신호에 대한 논리 연산을 수행하여 특정의 타이밍에서 활성화된 주사신호를 형성한다.
스테이지가 클럭신호들을 수신하여 주사신호를 형성하는 방법은 주사구동장치의 종류에 따라서 다양하게 변경될 수 있다. 그러나, 다수의 클럭신호들을 수신하고, 수신된 클럭신호들에 대한 처리를 통해 주사신호를 형성하는 기술이 대부분을 차지하고 있다.
상술한 주사구동장치의 동작을 위해서는 다수의 클럭신호들이 외부로부터 공급되어야한다. 따라서, 외부에서 다수의 클럭신호들을 생성하기 위한 별도의 회로가 구비되어야하는 부담이 따른다. 또한, 다수의 클럭신호에 대한 논리연산이나 처리과정을 수행하기 위해서 구비되는 스테이지들의 회로구성은 복잡한 양상을 가지게 된다.
회로적 구성이 복잡한 시프트 레지스터를 구현하기 위해서는 각각의 스테이지가 차지하는 면적이 증가하여야 함을 의미한다. 만일, 동일 패널 상에 주사구동장치를 화소와 함께 형성하는 과정에서 주사구동장치가 차지하는 면적이 상대적으로 증가하는 경우, 화소들에 의해 정의되는 발광패널의 면적이 감소하는 문제가 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 주사신호를 형성하기 위해 공급되는 클럭신호의 수를 최소화하고, 간단한 회로를 통해 주사신호를 형성할 수 있는 시프트 레지스터를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적의 달성에 의해 제공되는 시프트 레지스터를 각각의 스테이지로 이용한 주사구동장치를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 제1 노드에 연결되며, 음의전원전압을 수신하고, 이전캐리신호에 따라 온/오프 동작을 수행하기 위한 제1 트랜지스터; 클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 주사신호를 형성하기 위한 제2 트랜지스터; 상기 클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 캐리신호 또는 리셋신호를 형성하기 위한 제3 트랜지스터; 상기 제1 노드에 연결되며, 양의전원전압을 수신하고, 이후리셋신호에 따라 온/오프 동작을 수행하기 위한 제4 트랜지스터; 상기 양의전원전압과 상기 제1 노드 사이에 연결된 제1 커패시터; 및 상기 제1 노드와 상기 제2 트랜지스터 사이에 연결되고 커플링을 통해 제1 노드의 전압을 조절하기 위한 제2 커패시터를 포함하는 시프트 레지스터를 제공한다.
또한, 상기 제2 목적을 달성하기 위한 본 발명은, 순차적으로 배치된 다수의 스테이지들을 가지고, 반클럭씩 지연된 다수의 주사신호들을 형성하는 주사구동장치에 있어서, 클럭신호를 수신하고, 인가되는 스타트 펄스, 이후 리셋신호에 따른 온/오프 동작에 따라 제1 주사신호 및 제1 캐리신호를 발생하기 위한 제1 스테이지; 및 반전된 클럭신호, 상기 제1 캐리신호 및 이후의 스테이지에서 발생되는 제3 캐리신호를 수신하여 상기 제1 주사신호에 반클럭 지연된 제2 주사신호, 제2 캐리신호 및 상기 제2 리셋신호를 발생하기 위한 제2 스테이지를 포함하고, 상기 제1 스테이지 또는 제2 스테이지는, 제1 노드에 연결되며, 음의전원전압을 수신하고, 이전캐리신호에 따라 온/오프 동작을 수행하기 위한 제1 트랜지스터; 상기 클럭신호 또는 상기 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 주사신호를 형성하기 위한 제2 트랜지스터; 상기 클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 캐리신호 또는 리셋신호를 형성하기 위한 제3 트랜지스터; 상기 제1 노드에 연결되며, 양의전원전압을 수신하고, 이후리셋신호에 따라 온/오프 동작을 수행하기 위한 제4 트랜지스터; 상기 양의전원전압과 상기 제1 노드 사이에 연결된 제1 커패시터; 및 상기 제1 노드와 상기 제2 트랜지스터 사이에 연결되고 커플링을 통해 제1 노드의 전압을 조절하기 위한 제2 커패시터를 포함하는 것을 특징으로 하는 주사구동장치를 제공한다.
상술한 본 발명에 따르면, 하나의 클럭신호와 공급되는 클럭신호에 반전하는 클럭신호를 이용하여 주사신호를 형성할 수 있다. 또한, 클럭신호와 주변에 배치된 시프트 레지스터로부터 공급되는 신호를 이용하여 주사신호 및 주변의 시프트 레지스터의 동작에 필요한 신호를 형성할 수 있다. 따라서, 간단한 회로구성을 통해서 순차적으로 발생되는 주사신호를 형성할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따라 주사구동장치를 구성하는 시프트 레지스터를 도시한 회로도이다.
도 3을 참조하면, 본 실시예에 따른 시프트 레지스터는 4개의 트랜지스터들과 2개의 커패시터들로 구성된다. 또한, 상기 4개의 트랜지스터들은 PMOS 트랜지스터들로 구성됨이 바람직하다.
제1 트랜지스터 M1은 음의전원전압 VSS를 수신하고, 이전캐리신호 CR[k-1]에 따라 온/오프 동작을 수행한다. 또한, 상기 제1 트랜지스터 M1은 제1 노드 N1에 연결된다. 상기 이전캐리신호 CR[k-1]은 시프트 레지스터를 다수 배치하여 주사구동장치를 만든 경우, 이전의 시프트 레지스터로부터 출력되는 캐리신호이다.
제2 트랜지스터 M2는 클럭신호 CLK 또는 반전된 클럭신호 /CLK를 수신하고 제1 노드 N1의 전압의 제어에 따라 온/오프 동작을 수행한다. 특히, 상기 제2 트랜지스터는 제2 커패시터 C2의 부트스트랩(bootstrap) 동작을 유발하여 제1 노드 N1의 전압을 조절한다. 상기 제2 트랜지스터는 제1 노드 N1의 전압의 제어에 따라 주사신호 SCAN[k]를 형성한다.
제3 트랜지스터 M3은 클럭신호 CLK 또는 반전된 클럭신호 /CLK를 수신하고, 제1 노드 N1의 전압의 제어에 따라 온/오프 동작을 수행하고, 캐리신호 CR[k] 및 리셋신호 RS[k]를 형성한다.
제4 트랜지스터 M4는 양의전원전압 VDD를 수신하고, 이후리셋신호 RS[k+1]의 제어에 따라 온/오프 동작을 수행한다. 상기 이후리셋신호 RS[k+1]은 시프트 레지스터를 다수 배치하여 주사구동장치를 만든 경우, 이후의 시프트 레지스터로부터 출력되는 리셋신호이다. 제4 트랜지스터 M4를 통과한 양의전원전압 VDD는 제1 노드 N1로 전달된다.
또한, 상기 제1 노드 N1에는 제1 커패시터 C1 및 제2 커패시터 C2가 연결된다. 상기 제1 커패시터 C1은 양의전원전압 VDD와 제1 노드 N1 사이에 연결되며, 제2 커패시터 C2는 제1 노드 N1과 제2 트랜지스터 M2사이에 연결된다.
도 4는 본 발명의 본 발명의 바람직한 실시예에 따라 상기 도 3의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 5는 상기 도 4의 구간 T1에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
상기 도 5에서 점선으로 처리된 부분은 오프 상태인 경로를 나타내고, 실선으로 처리된 부분은 온 상태의 경로를 나타낸 것이다.
또한, 상기 도 4에서 클럭신호 CLK만 도시되었으나, 반전된 클럭신호 /CLK가 인가되는 경우에도 동일하게 적용된다. 즉, 반전된 클럭신호 /CLK의 하이레벨 및 로우레벨에서의 동작은 클럭신호 CLK의 인가와 동일하게 작용한다.
도 4 및 도 5를 참조하면, 클럭신호 CLK가 하이레벨인 구간 T1에서 캐리신호 CR[k-1]은 로우레벨로 변경된다. 로우레벨인 캐리신호 CR[k-1]에 의해 제1 트랜지스터 M1은 턴온되고, 제4 트랜지스터 M4는 오프된다. 또한, 로우레벨인 캐리신호 CR[k-1]이 인가되기 이전에 제1 노드 N1의 전압은 하이레벨로 셋팅된 상태이다. 턴온된 제1 트랜지스터 M1에 의해 로우레벨의 신호는 제1 노드 N1에 입력된다.
로우레벨인 제1 노드 N1의 전압에 의해 제2 트랜지스터 M2 및 제3 트랜지스 터 M3은 턴온된다. 턴온된 제2 트랜지스터 M2에 의해 하이레벨의 클럭신호 CLK는 주사신호 SCAN[k]으로 출력된다. 또한, 턴온된 제3 트랜지스터 M3을 통해서 하이레벨의 클럭신호 CLK는 캐리신호 CR[k] 및 리셋신호 RS[k]로 출력된다. 따라서, 주사신호 SCAN[k], 캐리신호 CR[k] 및 리셋신호 RS[k]는 동일한 출력 파형을 가진다.
하이레벨을 가지는 주사신호 SCAN[k]에 의해 커패시터 C2는 VDD 크기의 전압차를 저장한다.
도 6은 도 4의 구간 T2에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
상기 도 6에서 점선으로 처리된 부분은 오프 상태인 경로를 나타내고, 실선으로 처리된 부분은 온 상태의 경로를 나타낸 것이다.
도 4 및 도 6을 참조하면, 구간 T2에서 클럭신호 CLK는 로우레벨로 변화한다. 또한, 캐리신호 CR[k-1]은 하이레벨로 변경된다. 또한, 리셋신호 RS[k+1]은 하이레벨을 유지한다.
먼저, 하이레벨인 리셋신호 RS[k+1]에 의해 제4 트랜지스터 M4는 오프상태를 유지하고, 하이레벨인 캐리신호 CR[k-1]에 의해 제1 트랜지스터 M1은 오프된다. 따라서, 제1 노드 N1을 향한 양의전원전압 VDD 및 음의 전원전압 VSS의 신호의 공급은 차단된다.
또한, 구간 T1에서 설정된 로우레벨의 제1 노드 N1의 전압에 의해 제2 트랜지스터 M2 및 제3 트랜지스터 M3는 턴온된다. 로우레벨인 클럭신호 CLK는 턴온된 제2 트랜지스트 M2를 통해 제2 커패시터 C2로 전달된다. 또한, 이미 구간 T1에서 제2 커패시터 C2에는 약 VDD만큼의 전압차를 저장하고 있다. 따라서, 제2 커패시터 C2의 일측단에 로우레벨의 클럭신호 CLK가 인가되는 경우, 차지 커플링에 의해 제1 노드 N1의 전압은 더욱 하강하게 된다. 이는 커패시터를 이용한 부트스트랩 동작으로 지칭될 수 있다. 즉, 로우레벨의 클럭신호 CLK가 인가되는 경우, 제2 커패시터 C2는 VDD 만큼의 전압차를 유지하기 위해 제1 노드 N1의 전압을 더욱 하강시키게 된다.
하강된 제1 노드 N1의 전압에 의해 제2 트랜지스터 M2 및 제3 트랜지스터 M3는 턴온된다. 턴온된 제2 트랜지스터 M2를 통해 로우레벨의 클럭신호 CLK는 주사신호 SCAN[k]로 형성된다. 또한, 턴온된 제3 트랜지스터 M3를 통해 로우레벨의 캐리신호 CR[k] 및 리셋신호 RS[k]가 출력된다.
도 7은 도 4의 구간 T3에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
상기 도 7에서 점선으로 처리된 부분은 오프 상태인 경로를 나타내고, 실선으로 처리된 부분은 온 상태의 경로를 나타낸 것이다.
도 4 및 도 7을 참조하면, 구간 T3에서 클럭신호 CLK는 하이레벨로 변경되고, 캐리신호 CR[k-1]이 하이레벨로 설정된다. 또한, 리셋신호 RS[k+1]은 로우 레벨로 변경된다.
로우 레벨로 변경된 리셋신호 RS[k+1]에 의해 제4 트랜지스터 M4는 턴온된다. 또한, 이전의 구간 T2에서 약 2VDD레벨의 전압으로 하강된 제1 노드 N1의 전압은 VDD 레벨로 상승한다. 상승하는 동안에는 제2 트랜지스터 M2 및 제3 트랜지스터 M3는 턴온 상태를 유지하고, 주사신호 SCAN[k] 및 캐리신호 CR[k]는 하이레벨의 클럭신호를 출력한다. 따라서, 구간 T3에서 2개의 출력 SCAN[k] 및 CR[k]는 하이레벨을 출력한다.
이후에, 구간 T3이 종료되고, 리셋신호 RS[k+1]이 하이레벨로 상승하면 제4 트랜지스터 M4는 턴오프된다. 또한, 제1 노드 N1의 전압은 VDD 레벨로 충분히 상승된 상태가 된다. 따라서, 제2 트랜지스터 M2 및 제3 트랜지스터 M3은 턴오프되고, 클럭신호 CLK의 변화는 주사신호 SCAN[k], 캐리신호 CR[k] 및 리셋신호 RS[k]로 반영되지 않는다. 즉, 이후에는 주사신호 SCAN[k], 캐리신호 CR[k] 및 리셋신호 RS[k]는 하이레벨을 유지한다.
이는 트랜지스터 M2 및 M3의 오프상태의 유지에 따라 클럭신호 CLK의 변화가 출력단에 반영되지 아니한 현상에 기인한다. 또한, 최종적으로 하이레벨 상태의 주사신호 SCAN[k] 및 캐리신호 CR[k]는 배선라인에서의 커패시턴스 등에 의해 지속적으로 유지된다.
도 8은 본발명의 바람직한 실시예에 따라 주사구동장치를 구성하는 다른 시프트 레지스터를 도시한 회로도이다.
도 8을 참조하면, 본 실시예에 따른 시프트 레지스터는 5개의 트랜지스터들과 2개의 커패시터들로 구성된다. 상기 도 8에 개시된 시프트 레지스트는 클럭신호 CLK가 인가되는 경로에 제5 트랜지스터 M5가 개재된 것을 제외하고는 도 3의 시프트 레지스터와 동일하다. 또한, 제5 트랜지스터 M5의 온/오프 동작은 상기 도 8의 제2 및 제3 트랜지스터들 M2 및 M3의 온오프 동작과 동일하다. 따라서, 상기 도 8 에 도시된 시프트 레지스터의 동작은 상기 도 3 내지 도 7에 설명된 바와 동일하다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 3 및 도 8에 도시된 시프트 레지스터를 이용한 주사구동장치를 도시한 블록도이다.
도 9를 참조하면, 본 발명에 따른 주사구동장치는 다수개의 스테이지들(100, 110, 120, 130, 140)로 구성된다. 각각의 스테이지는 상기 도 3 또는 도 8의 시프트 레지스터이다.
또한, 설명의 편의를 위해 양의전원전압 VDD 및 음의전원전압 VSS는 도면에서 생략되었다. 따라서, 상기 도 9에 도시된 블록도서 각각의 스테이지에는 양의전원전압 VDD와 음의전원전압 VSS는 공급되는 것으로 이해되어야 한다.
먼저, 제1 스테이지(100)에는 스타트 펄스 SP, 리셋신호 RS[2] 및 클럭신호 CLK가 인가된다. 상기 스타트 펄스 SP는 상기 도 3 또는 도 8의 제1 트랜지스터 M1의 온/오프 동작을 제어하는 캐리신호에 해당한다. 상술한 동작들에 의해 제1 스테이지는 주사신호 SCAN[1]과 캐리신호 CR[1]을 출력한다.
제2 스테이지(110)에는 제1 스테이지(100)에서 발생된 캐리신호 CR[1], 반전된 클럭신호 /CLK 및 리셋신호 RS[3]이 입력된다. 이미 설명된 동작에 따라 제2 스테이지(110)는 주사신호 SCAN[2] 및 캐리신호 CR[2]를 출력한다. 또한, 리셋신호 RS[2]도 출력한다. 상기 리셋신호 RS[2]는 캐리신호 CR[2]와 동일한 출력단에서 발생된다. 즉, 캐리신호 CR[2]와 리셋신호 RS[2]는 실질적으로 동일하다. 발생된 캐리신호 CR[2]는 제3 스테이지로 입력되고, 리셋신호 RS[2]는 제1 스테이지(100)로 입력된다.
상술한 동작은 이후의 스테이지들(110, 120, 130, 140)에서도 시계열적으로 이루어진다.
또한, 마지막 스테이지인 n번째 스테이지(140)에서는 n-1번째 스테이지로부터 캐리신호 CR[n-1]를 수신하고, 클럭신호 CLK 또는 반전된 클럭신호 /CLK를 수신한다. 클럭신호 CLK 또는 반전된 클럭신호 /CLK의 수신은 상기 n번째 스테이지(140)가 홀수번째인지 짝수번째인지에 의해 결정된다. 즉, 홀수번째이면 클럭신호 CLK가 입력되고, 짝수번째이면 반전된 클럭신호 /CLK가 입력된다. 또한, n번째 스테이지(140)에는 리셋신호 ERS가 인가된다.
만일, n번째 스테이지(140)에 리셋신호 ERS를 사용하지 않는 경우, 마지막 스테이지는 더미 스테이지로 이용된다. 즉, 리셋신호를 형성하는 기능으로만 동작하고, 발생되는 주사신호는 사용하지 않는 구성을 취할 수도 있다.
도 10은 본 발명의 바람직한 실시예에 따라 상기 도 9의 주사구동장치의 동작을 설명하기 위한 타이밍도이다.
상술한 스테이지들의 배치에 의해 주사신호 SCAN[1,2,...,n]은 순차적으로 스테이지들로부터 출력된다.
따라서, 본 발명에 따른 주사공급장치는 하나의 클럭신호 및 상기 클럭신호와 반전된 클럭신호를 이용하여 주사신호를 형성한다. 또한, 주사공급장치를 구성하는 각각의 스테이지는 상기 도 3 및 도 8의 시프트 레지스터를 이용한다. 따라서, 간단한 회로구성을 통해서도 주사신호들을 형성할 수 있는 잇점이 있다.
도 1은 종래의 주사구동장치를 도시한 블록도이다.
도 2는 상기 도 1의 주사구동장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 바람직한 실시예에 따라 주사구동장치를 구성하는 시프트 레지스터를 도시한 회로도이다.
도 4는 본 발명의 본 발명의 바람직한 실시예에 따라 상기 도 3의 시프트 레지스터의 동작을 설명하기 위한 타이밍도이다.
도 5는 상기 도 4의 구간 T1에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
도 6은 도 4의 구간 T2에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
도 7은 도 4의 구간 T3에서의 시프트 레지스터의 동작을 설명하기 위한 회로도이다.
도 8은 본발명의 바람직한 실시예에 따라 주사구동장치를 구성하는 다른 시프트 레지스터를 도시한 회로도이다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 3 및 도 8에 도시된 시프트 레지스터를 이용한 주사구동장치를 도시한 블록도이다.
도 10은 본 발명의 바람직한 실시예에 따라 상기 도 9의 주사구동장치의 동작을 설명하기 위한 타이밍도이다.

Claims (7)

  1. 제1 노드에 연결되며, 음의전원전압을 수신하고, 이전캐리신호에 따라 온/오프 동작을 수행하기 위한 제1 트랜지스터;
    클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 주사신호를 형성하기 위한 제2 트랜지스터;
    상기 클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 캐리신호 또는 리셋신호를 형성하기 위한 제3 트랜지스터;
    상기 제1 노드에 연결되며, 양의전원전압을 수신하고, 이후리셋신호에 따라 온/오프 동작을 수행하기 위한 제4 트랜지스터;
    상기 양의전원전압과 상기 제1 노드 사이에 연결된 제1 커패시터; 및
    상기 제1 노드와 상기 제2 트랜지스터 사이에 연결되고 커플링을 통해 제1 노드의 전압을 조절하기 위한 제2 커패시터를 포함하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 제1 내지 제4 트랜지스터들은 PMOS 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  3. 제1항에 있어서, 상기 시프트 레지스터는 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하고, 상기 클럭신호 또는 반전된 클럭신호를 상기 제2 트랜지스터 및 상기 제3 트랜지스터에 전달하기 위한 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
  4. 삭제
  5. 순차적으로 배치된 다수의 스테이지들을 가지고, 반클럭씩 지연된 다수의 주사신호들을 형성하는 주사구동장치에 있어서,
    클럭신호를 수신하고, 인가되는 스타트 펄스, 이후 리셋신호에 따른 온/오프 동작에 따라 제1 주사신호 및 제1 캐리신호를 발생하기 위한 제1 스테이지; 및
    반전된 클럭신호, 상기 제1 캐리신호 및 이후의 스테이지에서 발생되는 제3 캐리신호를 수신하여 상기 제1 주사신호에 반클럭 지연된 제2 주사신호, 제2 캐리신호 및 상기 제2 리셋신호를 발생하기 위한 제2 스테이지를 포함하고,
    상기 제1 스테이지 또는 제2 스테이지는,
    제1 노드에 연결되며, 음의전원전압을 수신하고, 이전캐리신호에 따라 온/오프 동작을 수행하기 위한 제1 트랜지스터;
    상기 클럭신호 또는 상기 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 주사신호를 형성하기 위한 제2 트랜지스터;
    상기 클럭신호 또는 반전된 클럭신호를 수신하고 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하여 캐리신호 또는 리셋신호를 형성하기 위한 제3 트랜지스터;
    상기 제1 노드에 연결되며, 양의전원전압을 수신하고, 이후리셋신호에 따라 온/오프 동작을 수행하기 위한 제4 트랜지스터;
    상기 양의전원전압과 상기 제1 노드 사이에 연결된 제1 커패시터; 및
    상기 제1 노드와 상기 제2 트랜지스터 사이에 연결되고 커플링을 통해 제1 노드의 전압을 조절하기 위한 제2 커패시터를 포함하는 것을 특징으로 하는 주사구동장치.
  6. 제5항에 있어서, 상기 주사구동장치는 상기 제1 노드의 전압에 따라 온/오프 동작을 수행하고, 상기 클럭신호 또는 반전된 클럭신호를 상기 제2 트랜지스터 및 상기 제3 트랜지스터에 전달하기 위한 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 주사구동장치.
  7. 삭제
KR1020080049900A 2008-05-28 2008-05-28 시프트 레지스터 및 이를 이용하는 주사구동장치 Expired - Fee Related KR100940401B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080049900A KR100940401B1 (ko) 2008-05-28 2008-05-28 시프트 레지스터 및 이를 이용하는 주사구동장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049900A KR100940401B1 (ko) 2008-05-28 2008-05-28 시프트 레지스터 및 이를 이용하는 주사구동장치

Publications (2)

Publication Number Publication Date
KR20090123700A KR20090123700A (ko) 2009-12-02
KR100940401B1 true KR100940401B1 (ko) 2010-02-02

Family

ID=41685901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049900A Expired - Fee Related KR100940401B1 (ko) 2008-05-28 2008-05-28 시프트 레지스터 및 이를 이용하는 주사구동장치

Country Status (1)

Country Link
KR (1) KR100940401B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102446050B1 (ko) * 2016-01-19 2022-09-23 삼성디스플레이 주식회사 스캔 구동 회로 및 이를 포함하는 유기 발광 표시 장치
CN107154244B (zh) * 2017-07-10 2019-08-02 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN109166544B (zh) * 2018-09-27 2021-01-26 京东方科技集团股份有限公司 栅极驱动电路及驱动方法、阵列基板、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006277860A (ja) 2005-03-30 2006-10-12 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
KR20070105271A (ko) * 2006-04-25 2007-10-30 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
KR20080031114A (ko) * 2006-10-03 2008-04-08 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
KR20080074026A (ko) * 2007-02-07 2008-08-12 미쓰비시덴키 가부시키가이샤 반도체장치 및 시프트 레지스터 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006277860A (ja) 2005-03-30 2006-10-12 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
KR20070105271A (ko) * 2006-04-25 2007-10-30 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
KR20080031114A (ko) * 2006-10-03 2008-04-08 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
KR20080074026A (ko) * 2007-02-07 2008-08-12 미쓰비시덴키 가부시키가이샤 반도체장치 및 시프트 레지스터 회로

Also Published As

Publication number Publication date
KR20090123700A (ko) 2009-12-02

Similar Documents

Publication Publication Date Title
KR100805538B1 (ko) 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
USRE48358E1 (en) Emission control driver and organic light emitting display device having the same
US10762865B2 (en) Scanning-line drive circuit
KR100796137B1 (ko) 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR101022173B1 (ko) 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
US7679597B2 (en) Scan driving circuit and organic light emitting display using the same
US8669969B2 (en) Scan driver and flat panel display device including the same
EP1764774B1 (en) Scan driving circuit and organic light emitting display using the same
KR101252861B1 (ko) 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR102072214B1 (ko) 주사 구동 장치 및 이를 포함하는 표시 장치
JP4402080B2 (ja) シフトレジスタ回路
US7639217B2 (en) Scan driving circuit and organic light emitting display device using the same
US20170287395A1 (en) Emission driver and display device including the same
US8395570B2 (en) Active matrix type display apparatus
US20110102398A1 (en) Emission control line drivers, organic light emitting display devices using the same and methods of controlling a width of an emission control signal
US20100171689A1 (en) Shift register and organic light emitting display device using the same
CN110088826B (zh) Goa电路、amoled显示面板及驱动amoled显示面板的像素电路的方法
KR100658284B1 (ko) 주사 구동회로와 이를 이용한 유기 전계발광 장치
KR20110050303A (ko) 주사 구동 장치
KR102676667B1 (ko) 주사 구동부 및 이를 포함하는 표시 장치
US20130127809A1 (en) Scan driver, display device comprising the same, and driving method of scan driver
KR100940401B1 (ko) 시프트 레지스터 및 이를 이용하는 주사구동장치
JP2011033961A (ja) スタートパルス生成回路
KR20100073440A (ko) 제어 드라이버 및 이를 구비한 표시장치
JP2011034047A (ja) 電圧信号発生回路および走査線駆動回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080528

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20090831

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20091126

PG1501 Laying open of application
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100127

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100127

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20121212

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20121212

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20131216

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20131216

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20141215

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20141215

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20161209