KR100947563B1 - Method for fabricating MIM capacitor of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000003990 capacitor Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 95
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000007772 electrode material Substances 0.000 claims abstract description 6
- 238000001465 metallisation Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 239000000126 substance Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000002250 progressing effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 19
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은, 반도체기판 상에 형성된 층간절연층을 선택적으로 식각하여 층간절연층 내에 1차 트랜치를 형성하는 단계와, 1차 트랜치 내에 금속을 채워 금속 배선층을 형성하는 단계와, 1차 트랜치 내에 형성된 금속 배선층 내에 2차 트랜치를 형성하는 단계와, 2차 트랜치를 포함하는 전체 표면 상에 유전체층 및 상부 전극 물질층을 형성하는 단계와, 2차 트랜치 내에만 상부 전극 물질층이 남도록 하여 2차 트랜치 내에 상부 전극층을 형성하는 단계와, 상부 전극층이 형성된 결과물 상에 층간절연막을 형성하는 단계와, 층간절연막을 선택적으로 식각하여 비아 홀을 형성하고, 비아 홀내에 비아 플러그를 형성하는 단계, 및 비아 플러그에 콘택되는 상부 금속 배선층을 형성하는 단계를 포함한다.A method of forming a MIM capacitor of a semiconductor device according to the present invention may include forming a primary trench in an interlayer insulating layer by selectively etching an interlayer insulating layer formed on a semiconductor substrate, and forming a metal wiring layer by filling a metal in the primary trench. Forming a secondary trench in the metallization layer formed in the primary trench, forming a dielectric layer and an upper electrode material layer over the entire surface including the secondary trench, and forming the upper electrode only in the secondary trench. Forming an upper electrode layer in the secondary trench with the material layer remaining, forming an interlayer insulating film on the resulting upper electrode layer, selectively etching the interlayer insulating film to form a via hole, and forming a via plug in the via hole. Forming an upper metal wiring layer in contact with the via plug.
MIM, CVD, Oxide trenchMIM, CVD, Oxide trench
Description
도 1a내지 도 1k는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도1A to 1K are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device of the prior art.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도
2A to 2E are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
21. PMD층 22. 산화막 트랜치21.
23. 금속 배선층 24. 하드 마스크 물질층23.
24a. 하드 마스크 25. 감광 물질 패턴층24a. Hard Mask 25. Photosensitive Material Pattern Layer
26. 유전체층 27. 상부 전극층26.
28. IMD층 29. 비아 플러그28. IMD
30. 상부 금속 배선층
30. Upper metallization layer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 구체적으로 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄이고 저유전 물질층(Low-K material)이 노출되지 않도록 하여 비아 홀 크기를 제어할 수 있도록 한 반도체 소자의 MIM 커패시터 형성방법에 관한 것이다.BACKGROUND OF THE
최근 들어 등장하고 있는 복합 반도체 장치(MML:Merged Memory Logic)는 한 칩(Chip) 내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다.BACKGROUND ART Recently, a merged memory logic (MML) is a device in which a memory cell array unit, for example, a dynamic random access memory (DRAM) and an analog or peripheral circuit are integrated together in a chip.
이러한 복합 반도체 장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.Due to the emergence of such composite semiconductor devices, multimedia functions have been greatly improved, and thus, higher integration and higher speed of semiconductor devices have been achieved.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다.Meanwhile, in an analog circuit requiring high speed operation, development of a semiconductor device for implementing a high capacity capacitor is underway.
이를 위해 제시된 커패시터의 구조는 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)가 있다. 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체장치에 주로 이용되고 있다.The structure of the capacitor presented for this is MIS (Metal / Insulator / Silicon) to MIM (Metal / Insulator / Metal). Among them, MIM capacitors are mainly used in high performance semiconductor devices because of their low resistivity and no parasitic capacitance due to depletion therein.
MIM형 아날로그 커패시터는 다른 반도체소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속 배선을 통해서 반도체 소자와 전기적으 로 연결되어 있다.
Since the MIM type analog capacitor must be implemented at the same time as other semiconductor devices, the MIM type analog capacitors are electrically connected to the semiconductor devices through metal wirings, which are interconnection lines.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MIM 커패시터 제조 공정에 관하여 설명한다.Hereinafter, a manufacturing process of a MIM capacitor of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1k는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.1A to 1K are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device of the prior art.
먼저, 도 1a에서와 같이, MIM 커패시터를 형성하기 위해 하부 산화막위에 하부 금속 배선층(1), 커패시터 산화막인 유전체층(SiOxNy 또는 Si3N4)(2),상부 전극층(3)을 증착시킨다. First, as shown in FIG. 1A, a lower
하부 및 상부 금속 배선층은 Ti/TiN/Al/TiN의 구조로 되어있는 것이 일반적이고 이러한 Ti/TiN/Al/TiN의 구조에서 알루미늄(Al) 층 하부의 티타늄(Ti)층은 접착력, 티타늄나이트라이드(TiN)층은 확산 방지막의 역할을 한다.The lower and upper metal wiring layers generally have a structure of Ti / TiN / Al / TiN, and in this structure of Ti / TiN / Al / TiN, the titanium (Ti) layer under the aluminum (Al) layer has adhesive strength, titanium nitride. The (TiN) layer serves as a diffusion barrier.
유전체층(Cap Oxide)(2)은 유전 상수(Dielectric Constant)가 높은 산화물을 사용하며 일반적으로 실리콘 옥시 나이트라이드(SiOxNy), 실리콘 나이트라이드(Si3N4), 또는 PECVD(Enhanced chemical vapor deposition) 방식으로 만드는 산화막을 이용한다.The dielectric layer (Cap Oxide) 2 uses an oxide having a high dielectric constant, and is generally silicon oxynitride (SiOxNy), silicon nitride (Si 3 N 4 ), or enhanced chemical vapor deposition (PECVD). An oxide film made of iron is used.
그리고 도 1b에서와 같이, 상부 전극(3)과 유전체층(2)을 패터닝하기 위한 감광물질(photo resist)층(4)을 도포한 후 패터닝한다.As shown in FIG. 1B, the
이어, 도 1c에서와 같이, Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라 즈마(plasma)로 상부 전극(3)층을 건식 식각한다.Subsequently, as shown in FIG. 1C, the
계속적으로 'C','F'를 주성분으로 하는 가스를 이용하여 활성화시킨 플라즈마로 유전체층(2)을 식각한다. 'C','F'의 주성분으로 하는 가스는 일반적으로 CxFy, 즉 CF4, C2F6, C4F8, C5F8 등을 말한다. Subsequently, the
그리고 도 1d에서와 같이, 감광 물질(photo resist)를 도포 후 하부 금속 배선 층을 패턴하기 위한 감광 물질층(5)을 형성한다.As shown in FIG. 1D, after the photoresist is applied, the
유전체층 및 상부 전극 층의 패턴후에 감광 물질로 하부 금속 배선 층을 패터닝하기 때문에 하부 금속 배선 층의 패터닝은 쉽지 않고 또한 미세 패턴은 더욱 하기 어렵게 된다.Since the lower metal wiring layer is patterned with a photosensitive material after the pattern of the dielectric layer and the upper electrode layer, the patterning of the lower metal wiring layer is not easy and the fine pattern becomes more difficult.
이어, 도 1e에서와 같이, Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라즈마로 하부 금속 배선층(1)을 건식 식각한다.Subsequently, as shown in FIG. 1E, the lower
그리고 도 1f에서와 같이, 금속 배선 층간 산화막(6)을 증착시킨 후 화학적 기계적 연마(chemical mechanical polishing) 공정을 진행하여 금속 배선 층간 산화막(6)의 상부의 표면 굴곡(surface topology)을 평탄화시키고 또한 하부 금속 배선층(1)위의 금속 배선 층간 산화막(6)의 두께를 조정한다.As shown in FIG. 1F, after the deposition of the metal
이와 같은 공정에서 굴곡이 심해지고 또한 하부 금속 배선과 상부 전극층/유전체층의 단차가 보이기 때문에 층간 산화막을 화학적 기계적 연마를 통해서 평탄화 시켜도 완전한 평탄화가 어렵다.In this process, since the bending becomes severe and the difference between the lower metal wiring and the upper electrode layer / dielectric layer is seen, even when the interlayer oxide film is planarized through chemical mechanical polishing, it is difficult to completely planarize it.
여기서, 도 1g에서와 같이, SOG나 FOX등의 물질을 사용하는 경우에 SOG나 FOX의 두께가 두껍거나 과도한 화학적 기계적 연마를 하는 경우에 SOG나 FOX등의 물질이 드러나면서 리세스가 심화된다.Here, as shown in Figure 1g, when using a material such as SOG or FOX is thick when the thickness of the SOG or FOX or excessive chemical mechanical polishing is exposed to a recess such as SOG or FOX is exposed.
그리고 도 1h에서와 같이, 감광 물질을 도포 후 비아 홀을 형성하기 위한 감광 물질 패턴층(7)을 형성한다.1H, the photosensitive
이어, 도 1i에서와 같이, CxFy 기체를 활성화시킨 플라즈마를 이용하여 건식 식각 공정을 진행하여 비아 홀(8)을 형성한다.Subsequently, as shown in FIG. 1I, the dry etching process is performed using the plasma activated with the CxFy gas to form the
그리고 도 1j에서와 같이,화학적 기상 증착(chemical vapor deposition) 방식을 이용하여 텅스텐(W)나 구리(Cu)를 증착시킨 후 화학적 기계적 연마 공정을 이용하여 비아홀 이외의 다른 영역에 있는 텅스텐이나 구리를 제거시켜 비아 플러그(9)를 형성시킨다.As shown in FIG. 1J, tungsten (W) or copper (Cu) is deposited using chemical vapor deposition, and then tungsten or copper in an area other than the via hole using a chemical mechanical polishing process. Removed to form the via
이어, 도 1k에서와 같이, 상부 금속 배선 물질층(Ti/TiN/Al/Ti/TiN)을 증착한 후 플라즈마를 이용하여 선택적으로 건식각을 진행하여 상부 금속 배선층(10)을 형성시킨다.Subsequently, as shown in FIG. 1K, the upper metal wiring material layer (Ti / TiN / Al / Ti / TiN) is deposited and then selectively dry-etched using plasma to form the upper
그러나 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정은 다음과 같은 문제점이 있다.However, the MIM capacitor forming process of the semiconductor device of the prior art has the following problems.
MIM(metal insulator metal) 커패시터 형성시 PMD(Pre Metal Dielectric)/IMD 적용후 형성하기 때문에 토폴로지(topology)의 단차가 심해진다.When forming a metal insulator metal (MIM) capacitor, it is formed after application of PMD (Pre Metal Dielectric) / IMD.
또한, 단차를 줄이기 위해 CMP 공정을 진행할 때 상부 전극 금속위의 산화막인 저유전 물질층(Low-K material)이 노출되면서 손실되어 비아 식각 공정 진행시에 문제가 발생할 수가 있고 디바이스의 신뢰성이 저하된다.In addition, when the CMP process is performed to reduce the step difference, a low-k material, which is an oxide layer on the upper electrode metal, is exposed and lost, which may cause a problem during the via etching process and reduce device reliability. .
본 발명은 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄이고 저유전 물질층(Low-K material)이 노출되지 않도록 하여 비아 홀 크기를 제어할 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the problem of the MIM capacitor formation process of the prior art semiconductor device, by reducing the topological step by using the oxide trench process, so that the low-k material layer (Low-K material) is not exposed It is an object of the present invention to provide a method of forming a MIM capacitor of a semiconductor device capable of controlling the via hole size.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은, 반도체기판 상에 형성된 층간절연층을 선택적으로 식각하여 층간절연층 내에 1차 트랜치를 형성하는 단계와, 1차 트랜치 내에 금속을 채워 금속 배선층을 형성하는 단계와, 1차 트랜치 내에 형성된 금속 배선층 내에 2차 트랜치를 형성하는 단계와, 2차 트랜치를 포함하는 전체 표면 상에 유전체층 및 상부 전극 물질층을 형성하는 단계와, 2차 트랜치 내에만 상부 전극 물질층이 남도록 하여 2차 트랜치 내에 상부 전극층을 형성하는 단계와, 상부 전극층이 형성된 결과물 상에 층간절연막을 형성하는 단계와, 층간절연막을 선택적으로 식각하여 비아 홀을 형성하고, 비아 홀내에 비아 플러그를 형성하는 단계, 및 비아 플러그에 콘택되는 상부 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a MIM capacitor of a semiconductor device, by selectively etching an interlayer insulating layer formed on a semiconductor substrate to form a primary trench in the interlayer insulating layer, and Forming a metal wiring layer by filling a metal, forming a secondary trench in the metal wiring layer formed in the primary trench, forming a dielectric layer and an upper electrode material layer on the entire surface including the secondary trench; Forming an upper electrode layer in the secondary trench with the upper electrode material layer remaining only in the secondary trench, forming an interlayer insulating film on the resulting upper electrode layer, and selectively etching the interlayer insulating film to form via holes Forming a via plug in the via hole, and forming an upper metal wiring layer in contact with the via plug. Characterized in that it comprises the steps:
본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. A preferred embodiment of the method of forming a MIM capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.2A to 2E are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device according to the present invention.
본 발명은 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄여 CMP(Chemical Mechanical Polishing) 마진을 확보하여 저유전 물질층(Low-K material)이 노출되지 않게 하고 비아 식각 진행시 비아 타겟 및 비아 홀 사이즈를 제어할 수 있도록 한 것이다.According to the present invention, an oxide trench process is used to reduce the topological step so as to secure a CMP (Chemical Mechanical Polishing) margin so that the low-K material is not exposed and the via target and the via hole size are controlled during the via etching. It is to be done.
아날로그 커패시터로써 높은 Q(Quality Factor)값을 갖으며 전극으로써 소모가 거의 없고 저항이 낮은 도체를 사용하는 MIM 커패시터 형성 공정에 적용할 수 있다.It can be applied to the MIM capacitor formation process using a high quality factor (Q) value as an analog capacitor and a low resistance and low resistance conductor as an electrode.
먼저, 도 2a에서와 같이, IMD(Inter metal Dielectric)층 또는 PMD(Pre Metal Dielectric)층(21)을 증착한 후에 감광 물질을 도포하고 선택적으로 패터닝하고 이를 이용하여 CxFy를 주성분으로 활성화시킨 플라즈마로 산화막 트랜치(22) 식각 공정을 진행한다.First, as shown in FIG. 2A, after the deposition of the intermetal dielectric (IMD) layer or the pre metal dielectric (PMD)
여기서, 산화막 트랜치 건식각 깊이는 1000~5000Å으로 하고, CxFy는 CF4, CHF3, C2F6, C4F8, C5F8 등의 'C'와 'F'의 조합으로 이루어진 가스를 말하며 여기에 O2, Ar, N2, H2 가스 또는 이들의 조합으로 된 가스가 추가되기도 한다. Here, the oxide trench dry etching depth is 1000 ~ 5000Å, CxFy is a gas consisting of a combination of 'C' and 'F', such as CF 4 , CHF 3 , C 2 F 6 , C 4 F 8 , C 5 F 8 It may be added to the gas of O 2 , Ar, N 2 , H 2 gas or a combination thereof.
그리고 도 2b에서와 같이, 트랜치 영역에 알루미늄, 텅스텐, 구리 등의 금속층을 증착하고 화학적 기계적 연마를 진행하여 산화막 트랜치 영역을 제외한 나머지 부위의 금속층을 제거한다. As shown in FIG. 2B, a metal layer of aluminum, tungsten, copper, or the like is deposited in the trench region and chemical mechanical polishing is performed to remove the metal layer of the remaining portions except the oxide trench region.
여기서, 트랜치 영역에 채워진 금속층이 MIM 커패시터의 하부 전극층인 금속 배선층(23)이다.Here, the metal layer filled in the trench region is the
그리고 SiO2 또는 SiON, 나이트라이드등의 하드 마스크 물질층(24)을 증착한 후에 감광 물질을 도포하고 선택적으로 패터닝하여 감광 물질 패턴층(25)을 형성한다.After depositing a hard
이어, 도 2c에서와 같이, 하드 마스크 물질층(24)을 건식각을 진행한 후에 패터닝된 하드 마스크(24a)를 마스크로 하여 금속 배선층(23)을 건식각 하여 금속 배선층(23)에 2차 트랜치 영역을 형성한다.Next, as shown in FIG. 2C, after the dry etching of the hard
그 후에 2차 트랜치 영역 및 나머지 부위에 MIM 커패시터를 형성하기 위한 유전체층(26)을 증착하고 상부 전극층(27)을 증착한다.Thereafter, a
그리고 도 2d에서와 같이, 화학적 기계적 연마(chemical mechanical polishing)를 진행하여 2차 트랜치 영역에만 상부 전극층(27)을 채우고 나머지 부위는 제거한다.As shown in FIG. 2D, chemical mechanical polishing is performed to fill the
이어, 도 2e에서와 같이, IMD(inter metal dielectric)층(28)을 증착한 후에 콘택 홀 또는 비아홀을 형성한다.Subsequently, as shown in FIG. 2E, a contact hole or via hole is formed after the deposition of the inter metal dielectric (IMD)
그리고 화학적 기상 증착(Chemical Vapor Deposition) 방식을 이용하여 특정한 금속을 비아 홀에 채워 비아 플러그(Via plug)(29)를 형성시킨다. In addition, a via
여기서, 비아 플러그를 형성하기 의한 금속층을 증착하기 전에 Ti/TiN 또는 Cu seed를 먼저 증착한다. Here, Ti / TiN or Cu seed is first deposited before depositing the metal layer by forming the via plug.
Cu Seed는 전기 분해 반응을 이용한 구리(Cu) 증착할 때 이용하는 것이므로 화학적 기상 증착 방식을 이용할 경우에는 생략이 가능하다. 그런 다음에 상부 금속 배선층(30)을 형성한다.Cu Seed is used to deposit copper (Cu) using an electrolysis reaction, and thus may be omitted when using a chemical vapor deposition method. Then, the upper
이와 같은 본 발명은 MIM 커패시터가 산화막 트랜치 영역내에 모두 존재하게 되어 후속 공정인 IMD(inter metal dielectric)을 증착 진행시에 단차 및 하부층의 패턴 밀도에 영향을 받지 않는다.In the present invention, the MIM capacitor is present in the oxide trench region so that the step density and the pattern density of the lower layer are not affected by the deposition process of the intermetal dielectric (IMD).
이는 일정한 두께의 IMD 층으로 증착이 가능하고 또한 IMD 층의 평탄화가 필요가 없기 때문에 IMD CMP를 진행할 필요가 없게 된다.This eliminates the need for IMD CMP because deposition is possible with an IMD layer of constant thickness and there is no need for planarization of the IMD layer.
그리고 비아홀을 패턴 진행할 때도 IMD의 단차 없이 일정한 두께를 갖고 있기 때문에 비아홀 마스크 패턴 및 건식각 진행후의 CD 및 타겟의 제어가 용이하게 된다.When the via holes are patterned, they have a constant thickness without stepping of the IMD, so that the CD and target after the via hole mask pattern and the dry etching process are easily controlled.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 다음과 같은 효과가 있다.The MIM capacitor forming method of the semiconductor device according to the present invention described above has the following effects.
첫째, 금속 배선층 뿐만아니라 MIM 커패시터를 동시에 형성할 수 가 있게 되 어 공정 진행이 간단해진다.First, not only the metal wiring layer but also the MIM capacitor can be formed at the same time, thereby simplifying the process.
둘째, 이전의 공정 진행에서 발생하는 단차가 발생하지 않고 평탄화 되어 있어 IMD(금속 층간 절연막)을 증착시 단차 차이 및 금속 배선층의 패턴 밀도에 영향이 없기 때문에 IMD 층의 평탄화가 용이하게 된다.Secondly, since the step difference generated in the previous process is not flattened, the planarization of the IMD layer is facilitated because there is no influence on the step difference and the pattern density of the metal wiring layer when the IMD (metal interlayer insulating film) is deposited.
셋째, 금속 층간 절연막(IMD) 상부의 평탄화가 용이하게 이루어질 수가 있어 후속 공정에서 비아홀 크기뿐만 아니라 비아 홀의 깊이의 차이가 발생하지 않아 충분한 양의 과도 식각을 진행할 수가 있게 된다.Third, since the planarization of the upper portion of the metal interlayer insulating layer IMD can be easily performed, a sufficient amount of excessive etching can be performed since the difference between the via hole size and the depth of the via hole does not occur in a subsequent process.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085978A KR100947563B1 (en) | 2002-12-28 | 2002-12-28 | Method for fabricating MIM capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085978A KR100947563B1 (en) | 2002-12-28 | 2002-12-28 | Method for fabricating MIM capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040059363A KR20040059363A (en) | 2004-07-05 |
| KR100947563B1 true KR100947563B1 (en) | 2010-03-15 |
Family
ID=37351372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020085978A KR100947563B1 (en) | 2002-12-28 | 2002-12-28 | Method for fabricating MIM capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100947563B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831268B1 (en) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | Capacitor of semiconductor device and manufacturing method thereof |
| KR100965215B1 (en) * | 2007-12-17 | 2010-06-22 | 주식회사 동부하이텍 | Method of manufacturing Metal- Insulator-Metal capacitor of a semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166423A (en) | 1998-01-15 | 2000-12-26 | International Business Machines Corporation | Integrated circuit having a via and a capacitor |
| KR20010057385A (en) * | 1999-12-22 | 2001-07-04 | 박종섭 | Capacitor and method for manufacturing the same |
| JP2002343875A (en) | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | Semiconductor device |
-
2002
- 2002-12-28 KR KR1020020085978A patent/KR100947563B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010057385A (en) * | 1999-12-22 | 2001-07-04 | 박종섭 | Capacitor and method for manufacturing the same |
| JP2002343875A (en) | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040059363A (en) | 2004-07-05 |
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