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KR100945800B1 - 이종 접합 웨이퍼 제조방법 - Google Patents

이종 접합 웨이퍼 제조방법 Download PDF

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KR100945800B1
KR100945800B1 KR1020090050859A KR20090050859A KR100945800B1 KR 100945800 B1 KR100945800 B1 KR 100945800B1 KR 1020090050859 A KR1020090050859 A KR 1020090050859A KR 20090050859 A KR20090050859 A KR 20090050859A KR 100945800 B1 KR100945800 B1 KR 100945800B1
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KR
South Korea
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wafer
bonding
heterojunction
manufacturing
electrical connection
Prior art date
Application number
KR1020090050859A
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English (en)
Inventor
김영혜
이상환
Original Assignee
김영혜
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

웨이퍼의 상면에 상호 이웃한 복수개의 단위격자가 형성되도록 상기 웨이퍼의 상면에 하부 방향으로 웨이퍼의 두께 보다 얕게 형성되는 채널; 및 상기 단위격자의 내측 상면에 형성되는, 상기 웨이퍼 상면에 적층되는 이종 웨이퍼와의 접합을 위한 접합수단(bonding means); 상기 이종 웨이퍼와의 전기적 연결을 위한 전기적 연결수단(electrical interconnection means); 를 포함하는 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼 및 이의 제조방법에 관한 것이다.
본 발명에 따른 접합 웨이퍼 및 접합 웨이퍼의 제조방법은 웨이퍼 대 웨이퍼 접합을 상온에서 실시하여 열팽창계수의 차로 인한 열응력 문제를 해소하고, 접합 웨이퍼 중 어느 한 웨이퍼를 타일 형태로 분리하여 칩 대 웨이퍼 상태로 고온 접합을 실시함으로써 열응력에 따른 웨이퍼의 휨이나 파손을 방지하는 효과가 있다. 따라서 본 발명은 이종 웨이퍼 접합을 이용한 웨이퍼레벨 패키징 분야와 적어도 두 가지 이상의 이종 소재의 조합을 통한 신 기능성 소자의 제조에 활용될 수 있다.
웨이퍼, 접합, 열팽창계수, 격자, 패키징, 상온 접합, 고온 접합wafer, bonding, coefficient of thermal efficient, lattice, packaging, room temperature bonding, high temperature bonding

Description

이종 접합 웨이퍼 제조방법 {Method for manufacturing heterogeneous bonded wafer}
본 발명은 웨이퍼 대 웨이퍼 접합을 상온에서 실시하여 열팽창계수의 차로 인한 열응력 문제를 해소하고, 접합 웨이퍼 중 어느 한 웨이퍼를 복수의 격자로 분리하여 칩 대 웨이퍼 접합 상태로 만든 다음에 고온 접합을 실시함으로써 웨이퍼 대 웨이퍼 접합의 열응력 문제를 해소하고 동시에 칩 대 웨이퍼 접합의 복잡한 공정을 보다 간단히 하는 이종 접합 웨이퍼의 제조방법을 제공한다.
본 발명은 이종 웨이퍼을 이용한 웨이퍼레벨 패키징과 이종 웨이퍼의 조합을 통한 하이브리드 소자의 제조에 관한 것이다
최근, 실리콘 기반의 반도체 집적기술은 2차원적인 집적도 증가의 한계를 극복하고 소자의 기능성 밀도(functional density)를 증가시키기 위하여 적어도 두 개 이상의 웨이퍼를 3차원으로 적층하는 3차원 적층 집적회로 (3D-stacked IC) 기술로 발전하고 있다. 실리콘은 우수한 기계적 성질과 높은 열전도도 그리고 무엇보다도 고도로 발달된 가공기술이 축적되어 있다는 장점을 가지고 있는 반면에 레이저 및 엘이디와 같은 광소자, HEMT와 같은 초고속소자, 및 압전소자 등을 구현할 수 없는 단점이 있다. 따라서 실리콘 기반의 전자소자와 InGaAs 및 GaN 등의 발광소자의 결합을 통한 광-전자 복합소자의 구현과 실리콘 소자와 GaAs 및 InP등의 화합물반도체 소자의 결합을 통한 초고속 고집적 소자의 구현을 위한 연구. 개발이 진행되고 있다.
이종 소재의 결합을 통해 복합소자(heterogeneous device)를 실현할 수 있는 종래기술에는 이종 에피텍셜 성장(hetero-epitaxial growth) 기술이 있다. 하지만 이종 에피텍셜법으로 성장된 소재는 기판과의 격자상수 불일치로 인해 순수 재료에 비해 결함밀도가 높아 품질이 떨어지는 단점이 있고 격자상수가 유사한 몇 몇 물질에 제한적으로 적용 가능한 단점이 있다. 이종 소재를 집적시킬 수 있는 또 다른 접근방법에는 웨이퍼 접합기술이 있다.
웨이퍼접합기술은 접합온도에 따라서 상온 또는 저온접합(<150℃) 및 고온 (> 150℃)접합기술로 구분할 수 있다. 고온접합기술에는 양극접합(anodic bonding), 열-압착(thermo-compression bonding), 유텍틱 접합(Eutectic bonding), 및 솔더접합(solder bonding) 등이 있으며 모두 성숙된 기술로서 상용제품에 널리 적용되고 있다. 그러나 열팽창계수가 다른 이종 소재의 고온 웨이퍼 접합은 열응력으로 인해 웨이퍼의 휨, 탈리(debonding), 균열(cracking) 등 부작용이 나타나게 된다.
한편 반도체 패키징기술은 웨이퍼를 개별 칩으로 절단한 후 패키징하는 칩 단위의 패키징 기술에서 웨이퍼 대 웨이퍼 접합을 이용한 웨이퍼레벨 패키징 기술로 발전하고 있다. 웨이퍼레벨 패키징 기술은 소자의 소형화와 저가격화에 유리하 고, 특히 웨이퍼 표면에 기계적으로 취약한 구조체를 가진 MEMS(micro-electro-mechanical system) 소자와 외부 오염에 민감한 센서 등의 보호와 capping 목적으로 이용되고 있다. 웨이퍼레벨 패키징은 주로 cavity 구조를 가지는 capping 용으로 사용되기 때문에 유효 접합면적이 작아서 접합강도가 낮은 상온접합기술을 적용하기 어려운 문제가 있다. 또한 센서 등의 소자가 실리콘 이외의 타 소재로 제작된 경우 예를 들어서, SAW(surface acoustic wave) 필터의 기판재료로 널리 사용되는 리튬니오베이트(LiNbO3) 및 리튬탄탈레이트(LiTaO3)의 열팽창계수는 실리콘 또는 LTCC에 비해 수 배 이상 크기 때문에 열응력 문제로 인해 고온접합 역시 적용하기 어려운 점이 있다.
상온접합기술은 이종소재간 고온접합시 열응력문제를 방지하기 위해 개발된 것으로서 가장 대표적으로 직접접합(direct bonding) 혹은 융착(fusion bonding)기술이 있다 (참조J. B. Lasky,"afer bonding for silicon-on-insulator technologies" Appl. Phys. Lett. 48 (1986) 78., 및 U. Goele, M. Alexe, and Q-Y-Tong, Wafer bonding for materials integration" Compound Semiconductor 6(7) Sept/Oct 2000). 직접접합은 경면 처리된 평편하고 깨끗한 물질을 접촉시키면 반데르발스힘( Van-der Waals force)에 의해 서로 이끌려 외부에서 인가된 압력 없이도 상온 혹은 저온에서 접합이 이루어지는 원리로서 거의 모든 물질에서 가능한 것으로 알려져 있다.
초기에 개발된 상온접합기술은 접합강도가 상대적으로 약해서 약 400C ~ 1,200C 정도의 고온에서 별도의 열처리 과정을 거쳐야 실용적인 접합강도를 얻을 수 있는 단점이 있었다. 최근에는 습식 화학전처리 (wet chemical pre-treatment), 고속 이온 플라즈마 처리, 새로운 접합 층의 삽입 등으로 접합강도를 높이는 연구가 진행되고 있다. (참고 B. Muller, et el, "Tensile strength characterization of low-temperature fusion donded silicon wafers" J. Micromech, Microeng. I (1991) 161-166, 및Q-Y-Tong, et el, "Low temperature wafer direct bonding", J. Microelectromech. Sys. 3 (1994) 29, 및M. Gabriel, B. Johnson, R. Suss, M, Reiche, M. Eichler,"Wafer direct bonding with ambient pressure plasma activation", Microsyst Technol (2006) 12: 397-400). 그 중 한 가지 예로서 표면활성화접합 (surface activated bonding:SAB)은 매우 높은 진공중에서 Ar 플라즈마 등의 고속 이온빔을 두 접합면 표면에 충돌시켜 표면의 산화물을 제거함으로써 접합강도를 높이는 방법이다. SAB는 반도체-반도체, 금속-금속, 금속-세라믹, 그리고 반도체-금속 간 등 다양한 재료들간의 상온 접합에 이용될 수 있는 장점이 있는 반면에 약 1x 10-6 Torr 이상의 고진공을 필요로하여 제조비용이 높은 단점이 있다.
표면활성화접합이 요구하는 고진공 문제를 해소하고 접합 강도를 높이기 위해 개발된 기술의 한 가지 예로서 대기압 상온 접합기술이 있다. (예로서 US pat. No. 0187757 및 US Pat. No. 0232023참조) 이는 접합되는 두 실리콘 웨이퍼의 대응되는 표면에 fluorinated oxide 접착층을 형성하여 상압. 상온에서 강한 공유결합을 얻는 기술이다. 동 기술은 실리콘 또는 화합물반도체 소재간 직접접합과 동시에 금속패드간 전기적인 연결도 제공 가능하다.
그러나 상온 직접접합은 잠재적으로 이종웨이퍼 접합의 열응력문제를 근본적으로 해결할 수 있는 좋은 수단이지만 아직까지 기술적으로 해결해야 할 과제가 많이 남아있다. 즉, 상온 직접접합기술은 어떠한 가공도 이루어지지 않은 처녀 상태의 깨끗한 웨이퍼 접합에는 효과적일 수 있으나 이미 가공된 웨이퍼는 그 표면에 다양한 종류의 물질이 존재하고 또한 형태적으로 불균일한 표면을 가질 수 있기 때문에 처녀 웨이퍼에서 얻을 수 있는 접합강도와 균일성은 기대하기 힘들다. 또한 웨이퍼접합은 기계적인 결합과 동시에 기능적 통합을 위해 전기적인 연결을 제공해야 하는데3D 집적회로 분야와 웨이퍼레벨 패키징 기술분야에서 접합 웨이퍼간의 전기적 연결을 위해 가장 널리 사용되는 재료는 Cu 이다. 그러나 Cu 는 아직까지 표면의 산화막 제거기술이 확립되어 있지 못하기 때문에 약 400 ℃정도의 고온에서만 접합이 가능하다. 또한 열팽창계수의 차가 큰 경우에 상온 접합된 웨이퍼는 추가적으로 고온 공정을 수행할 수 없는 문제가 있다. 통상적으로 웨이퍼 접합 이후에도 관통비아 형성, 절연막 형성, 금속패드 형성 등 추가 공정이 필요한 경우가 많기 때문에 상온접합기술은 아직까지 상용제품에 크게 활용되지 못하고 있다.
이종 웨이퍼 접합의 열응력 문제를 해결하기 위한 한 가지 다른 접근방법으로 칩 대 웨이퍼 접합이 있다. 예를 들어서 미국 공개특허 2005/0202590 A1에 따른 종래의 웨이퍼레벨 반도체 패키지를 도 1의 단면도와 함께 개략적으로 설명하면 다음과 같다.
종래의 일실시예에 따른 웨이퍼레벨 반도체 패키지는, 도 1에 도시된 바와 같이, 유리 틀(10)과, 상기 틀(10)에 형성된 복수개의 쓰루홀(11)에 각각 삽입된 반도체 소자(20)와, 상기 쓰루홀(11)과 상기 반도체 소자(20) 사이의 공간에 채워진 저 모듈러스 완충 물질(30, low modulus buffer material)과, 상기 전 구성 상에서 일측이 상기 반도체 소자(20)에 전기적으로 연결되고 다른 일측이 외부와 연결된 빌드업층(40), 및 상기 빌드업층(40) 상에 형성된 복수의 전도성 요소(50)로 구성된다.
여기서, 상기 빌드업층(40)은 유전층(41), 전도 트레이스(42), 및 솔더 마스크 층(43)으로 구성되며, 상기 전도성 요소(50)는 솔더 범프와 같은 것으로, 상기 반도체 소자(20)가 외부와 전기적으로 연결되도록 한다.
상기 발명은 상기 반도체 소자(20) 보다 크게 제작된 틀(10)과 상기 저 모듈러스 완충 물질(30)에 의해 상기 반도체소자(20)와 그 패키지 사이의 열팽창계수의 차이로 인한 휨, 칩 갈라짐, 그리고 벗겨짐 문제가 근본적으로 해소되는 이점이 있다.
상기 발명은 패키지용 틀(10)은 웨이퍼 상태로 구비되는 반면, 반도체 소자(20)는 웨이퍼로부터 분리된 칩 상태로 상기 틀(11)에 실장되는 칩 대 웨이퍼 패키징기술이다. 칩 대 웨이퍼 접합은 칩의 면적이 충분히 작을 경우 열응력으로 인한 부작용이 거의 무시될 수 있고, 또한 칩과 칩 사이의 공간이 열응력을 완충하는 작용을 하여 웨이퍼 대 웨이퍼 접합과 같은 열응력 문제가 발생하지 않는다. 전술한 칩 대 웨이퍼 실장기술은 접합하고자 하는 두 요소, 예를 들어서 칩과 칩 혹은 칩과 패키지의 크기가 서로 다른 경우에 웨이퍼의 불필요한 면적손실을 막을 수 있 는 장점이 있는 반면에 소자 웨이퍼로부터 칩을 분리하고 세정하는 작업, 칩을 접합 웨이퍼에 옮기는 과정, 칩을 웨이퍼에 접합하는 과정, 틀 웨이퍼를 별도로 제작하는 과정 등 제조과정이 매우 복잡하여 제조비용이 웨이퍼 대 웨이퍼 접합에 비해 높은 단점이 있다.
상술한 문제점을 해결하고자 본 출원인은 특허 출원 제2007-0044914호에서 열팽창계수가 상이한 두 웨이퍼를 접합하기 이전에 상기 두 웨이퍼 중 어느 한 웨이퍼를 소정의 접착물질에 의해 복수개의 격자 단위로 분리된 타일형 웨이퍼로 개조함으로써, 상기 타일형 웨이퍼에 나머지 웨이퍼를 고온 접합시 상기 타일형 웨이퍼의 접착물질이 상기 열팽창계수의 불일치로 인해 발생한 열 응력을 흡수, 완화시키도록 하는 타일형 웨이퍼 및 그 제조방법을 출원하였으나, 상기 제조방법은 타일형 웨이퍼의 제조과정이 매우 복잡하고 접착제의 종류와 타일형 웨이퍼의 두께에 따라 타일형 웨이퍼의 제조수율이 달라지는 문제점을 가지고 있다.
이에 본 발명은 열팽창계수가 상이한 이종 웨이퍼의 고온 접합 시 발생하는 열응력으로 인한 결함발생, 균열, 벗겨짐, 파손 등을 방지할 수 있는 이종 접합 웨이퍼의 제조방법을 제공하는데 목적이 있다. 본 발명의 또 다른 목적은 칩 대 웨이퍼 접합이 갖는 열응력방지 효과를 그대로 활용하면서 동시에 칩 대 웨이퍼 접합 공정을 보다 간단히 제공하는데 목적이 있다. 그리고 본 발명은 상온 접합된 웨이퍼의 접합강도를 높이고 접합균일도 및 신뢰성을 개선하고, 웨이퍼 접합방법과 무관하게 이종 웨이퍼접합시 열응력을 방지할 수 있는 접합웨이퍼의 제조 방법을 제공하는데 또 다른 목적이 있다.
또한 본 발명은 이종 웨이퍼간 단순한 기계적 결합과 동시에 접합 웨이퍼내 소자 또는 회로간의 전기적 연결을 통한 기능적 통합을 제공하며, 접합 웨이퍼간 전기적인 연결수단 및 웨이퍼 접합방법과 무관하게 고온 웨이퍼 접합 시 발생 가능한 열응력을 효과적으로 방지하는 방법을 제공하는데 목적이 있다. 그리고, 접합 웨이퍼의 열응력 방지수단으로 인한 웨이퍼의 유효 면적 손실을 방지하는데 목적이 있다.
본 발명은 이종 웨이퍼 접합용 웨이퍼 및 이종 접합 웨이퍼 제조방법에 관한 것이며, 또한 본 발명에 의해 제조된 접합 웨이퍼에 관한 것이다.
웨이퍼의 전 영역을 소정의 면적을 가지는 복수개의 단위격자로 나누고, 상기 단위격자의 경계면 상에 형성되대, 상기 웨이퍼의 상면에서 하부 방향으로 웨이퍼의 두께 보다 얕게 형성되는 채널; 및
상기 웨이퍼 상면의 상기 채널 내측에 단수 혹은 복수로 적층되는 이종 웨이퍼와의 접합을 위한 접합수단 및 상기 이종 웨이퍼와의 전기적 연결을 위한 전기적 연결수단;
를 포함하는 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼에 관한 것이다.
상기 접합수단은 이종 웨이퍼와의 접합을 위한 접합수단이며, 상기 접합수단은 ,제 1 접합수단 및 제2접합수단; 를 포함하는 것을 특징으로 한다. 그리고 상기 전기적 연결수단은 제1 접합수단 및 제 2 접합수단 내측에 구비될 수 있다.
상기 접합수단은 비전도성 웨이퍼 표면이거나, 폴리머, 솔더 및 금속으로 이루어진 군으로부터 하나 이상 선택된 것을 도포, 진공증착, 화학기상증착, 도금, 스퍼터링으로부터 선택된 하나의 방법으로 형성시킬 수 있다. 또한 상기 전기적 연 결수단은 금속, 솔더 및 전도성 폴리머로부터 선택되는 전도성 물질을 진공증착, 화학기상증착, 도금, 스퍼터링으로부터 선택된 하나의 방법으로 형성시킬 수 있다.
본 발명에서 상기 채널은 열경화성 수지, 자외선 경화성 수지 또는 이들의 혼합물인 저탄성 계수(low modulus)응력완충 물질로 채워질 수 있다.
이하 본 발명에 따른 이종 접합 웨이퍼 제조방법에 대해 보다 상세히 설명하고자 한다.
본 발명은 a) 제1웨이퍼 및 제2웨이퍼의 전 영역을 소정의 면적을 가지는 복수개의 단위격자로 나누고, 상기 제 1 웨이퍼 및 제2웨이퍼 상면의 상기 각 단위격자 내측에 단수 혹은 복수의 이종 웨이퍼와의 접합을 위한 접합수단 및 이종 웨이퍼와의 전기적 연결수단을 구비하는 단계;
b) 상기 제 1 웨이퍼의 상면에서 상기 단위격자의 경계면을 따라 웨이퍼의 하부 방향으로 웨이퍼의 두께 보다 얕게 채널을 형성하는 단계;
c) 상기 제1웨이퍼와 접합될 제2웨이퍼 상면에 상기 제1웨이퍼의 접합수단 및 전기적 연결수단과 대응되게 접합수단 및 전기적 연결수단을 구비하는 단계;
d) 상기 제 1웨이퍼와 제 2 웨이퍼에서 하나이상 선택되는 접합수단 및 전기적 연결수단을 접하게 하여 상온 접합하는 단계;
e) 상기 채널의 일측이 드러나도록 상기 제 1 웨이퍼의 하면을 절삭 및 연마하는 단계; 및
f)상기 접합 웨이퍼를 고온에서 2차 접합하는 단계; 를 포함하는 이종 접합 웨이퍼 제조방법에 관한 것이다. 상기 상온 접합 후 , 2차로 고온 접합을 함으로 써, 종래의 반 타일형으로 제조된 제 1 웨이퍼와 제 2 웨이퍼의 고온 접합에 따라 상호 접합되는 웨이퍼 간의 열팽창계수 불일치로 인한 휨 및 파손 문제를 해결 할 수 있다. 또한 본 발명에 따른 접합 웨이퍼 제조방법은 상기 단위격자 사이의 공간이 응력 완충작용을 함으로써 열팽창계수가 서로 다른 이종 웨이퍼의 접합에 유용하게 적용 될 수 있다.
본 발명에 따른 접합 웨이퍼 제조방법에서 상기 제 1 웨이퍼 및 제 2 웨이퍼는 전기, 기계, 광, 센서, 바이오 소자 중 어느 하나 또는 둘 이상의 소자가 미리 형성된 소자 웨이퍼이거나 또는 제 1 웨이퍼 또는 제 2 웨이퍼 중 어느 하나는 전기, 기계, 광, 센서, 바이오 소자 중 어느 하나 또는 둘 이상의 소자가 형성된 소자 웨이퍼이고, 다른 하나는 상기 소자 웨이퍼를 웨이퍼레벨 패키징하기 위한 캡 웨이퍼일 수 있으며, 상기 제 1 웨이퍼가 캡 웨이퍼이고, 상기 제 2 웨이퍼가 소자 웨이퍼인 것이 제조 공정의 용이성 측면에서 더욱 바람직하다. 상기 제1웨이퍼 및 제2 웨이퍼가 둘 다 또는 어느 한 웨이퍼가 소자 웨이퍼인 경우 상기 소자 웨이퍼는 적어도 2매 이상의 웨이퍼가 적층된 적층(stack) 웨이퍼 일 수 있다.
상기 a)단계에서 상기 접합수단은 소자의 밀봉수단으로 사용될 수 있으며, 또한 전기적 연결의 수단으로 사용될 수 있다. 상기 제 1 접합수단 및 전기적 연결수단은 상기 소자 웨이퍼 및 캡 웨이퍼의 용도에 따라 위치가 달라질 수 있다.
상기 a)단계에서 상기 제 1 웨이퍼 및 제2웨이퍼는 실리콘반도체, 화합물반도체, 유리, 세라믹, LTCC 및 압전소재 중 선택된 어느 하나 이상의 물질을 기판 으로 할 수 있으며, 상기 압전소재는 LiNbO3, LiTaO3, PZT, 석영(quartz) 중에서 선택된 어느 1종 이상의 물질을 기판으로 할 수 있다.
본 발명은 상기 a)단계에서 제 1 웨이퍼의 접합수단은 상기 단위격자의 내측 상면에 구비되는 제 1 접합수단과 제 2 접합수단으로 구성되어진 것을 특징으로 하며, 상기 a)단계에서 제1 접합수단; 제 2접합수단; 또는 제 1 및 제 2 접합수단;는 전기적 연결수단이 될 수 있다.
상기 a)단계에서 상기 접합수단은 비전도성 웨이퍼 표면이거나, 폴리머, 솔더 및 금속으로 이루어진 군으로부터 하나이상 선택된 것을 도포, 진공증착, 화학기상증착, 도금, 스퍼터링으로부터 선택된 하나의 방법으로 형성시킬수 있으며, 상기 전기적 연결수단은 이종 웨이퍼와의 접합을 위한 접합수단인 것을 특징으로 한다.
상기 d)단계에서 상온 접합은 직접접합, 압착 및 접착제 접합에서 선택된 어느 한 방법을 이용할 수 있다. 상기 상온 접합은 제 1 웨이퍼와 제 2웨이퍼와의 접합 시 열에 의한 스트레스가 발생하지 않도록 상온에서 이루어지며, 상기 e)단계에서 제 1 웨이퍼 및 제 2 웨이퍼가 분리되지 않게 수행할 수 있도록 한다. 보다 구체적으로 상온 접합은 직접접합법을 이용할 수 있으며, 상기 직접접합은 표면 활성화 접합(surface activated bonding)방법을 사용할 수 있다.
상기 f)단계에서 고온접합은 열처리(Annealing), 양극접합(anodic bonding), 열-압착접착(thermo-compression bonding), 유텍틱접합(eutectic bonding), 접착제 접합(adhesive bonding), 솔더접합(solder bonding)중 선택된 어느 한 방법을 이용할 수 있다. 상기 고온접합 온도가 150℃ 미만인 경우 접합 강도가 약할 수 있으며, 상기 온도가 400℃를 초과하는 경우 열에 의한 스트레스에 의해 웨이퍼 자체의 물리적 변형을 유발하거나 소자의 특성에 영향을 줄 수 있어 바람직하지 못하다. 상기 2차 고온 웨이퍼 접합은 제 1 웨이퍼 및 제 2 웨이퍼의 전기적 연결과 동시에 이루어질 수 있으며, 이 때 2차 고온 웨이퍼 접합은 금속 등 도전성 물질 간의 접합에 의해 이루어질 수 있다.
상기 b)단계 후, 상기 채널에 열경화성 수지, 자외선 경화성 수지 또는 이들의 혼합물인 저탄성 계수(low modulus)응력완충 물질을 채워서 경화시키는 단계를 더 포함할 수 있으며, 보다 구체적으로는 실리콘 수지, 에폭시, 레진, 폴리이미드, 아크릴계 수지로부터 하나이상 선택된 물질을 채워서 경화시킬 수 있다. 상기 응력 완충물질은 상온 접합의 낮은 접합강도로 인한 단위격자의 이탈을 방지하는데 효과적이다.
상기 b)단계에서 단위격자는 칩 사이즈의 정수배의 면적을 가지고, 상기 채널은 상기 제 1웨이퍼 및 제 2 웨이퍼를 개별 칩으로 분리할 때 칩과 칩사이의 경계면에 위치하는 것이 바람직하다.
그리고, 상기 b)단계에서 채널의 폭은 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 개별칩으로 분리할 때 소잉 폭과 같거나 더 작게 함으로써 채널로 인한 웨이퍼의 유효면적 손실을 방지한다. 또한 본 발명에서 채널의 폭(Wch)은 하기 식1의 관계식을 가진다.
[식1]
Wch≥D×n
( 상기 D는 고온접합온도에서 웨이퍼내 단위격자의 최대 열팽창 증가폭이며, 상기n은 n≥2인 정수이다.)
본 발명은 상기 f) 단계 후, g)단계로 고온접합된 제 1 웨이퍼 또는 제 2 웨이퍼에 상기 제 1 웨이퍼 또는 제 2 웨이퍼를 관통하는 관통비아를 형성하는 단계;
상기 관통비아에 금속을 채워서 금속패드를 형성하는 단계; 및
솔더 범프를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법을 제공한다. 본 발명은 상기 방법으로 제조된 접합 웨이퍼에 관한 것이며,이종 웨이퍼를 이용한 웨이퍼레벨 패키징과 이종 웨이퍼의 조합을 통한 하이브리드 소자의 제조에 관한 것이다.
본 발명에 따른 이종 접합 웨이퍼 제조방법은 웨이퍼 대 웨이퍼 접합을 상온에서 실시하여 열팽창계수의 차로 인한 열응력 문제를 해소하고, 접합 웨이퍼 중 어느 한 웨이퍼를 복수의 격자로 분리하여 칩 대 웨이퍼 접합 상태로 만든 다음에 고온 접합을 실시함으로써 웨이퍼 대 웨이퍼 접합의 열응력 문제를 해소하고 동시에 칩 대 웨이퍼 접합의 복잡한 공정을 보다 간단히 할 수 있는 효과가 있다.
보다 구체적으로 상면에 채널이 형성된 제 1 웨이퍼를 제 2 웨이퍼와 상온 접합하고, 제 1 웨이퍼의 하면을 절삭 연마한 후 2차 고온 접합을 시행함으로써, 고온 접합에 따라 상호 접합되는 웨이퍼 간의 열팽창계수 불일치로 인한 휨 및 파손 문제를 완전히 해결할 수 있으며, 이종 웨이퍼간 웨이퍼레벨 패키징 공정에서 웨이퍼 간의 접합 신뢰성을 현저히 향상시킬 수 있다.
따라서 본 발명에 따른 이종 접합 웨이퍼 제조방법은 상온 웨이퍼 접합의 낮은 접합강도와 웨이퍼내 접합균일성 그리고 낮은 수율과 신뢰성 문제를 개선하여 열팽창계수가 서로 다른 이종 웨이퍼 간 웨이퍼 접합을 용이하게 함으로써 다양한 종류의 이종 웨이퍼간 접합을 통해 소자의 기능성 밀도를 보다 증가시킴은 물론 새로운 기능성 소자의 제조에 이용될 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 더욱 상세하게 설명하면 다음과 같다.
하기 도 2는 본 발명의 일 실시예에 따른 접합웨이퍼의 제조방법을 도시한 것이다. 본 발명에 따른 일 실시예는 접합에 참여하는 제 1 웨이퍼(100) 및 제 2 웨이퍼(200)이 구비되고, 상기 제 1 웨이퍼(100)에 대해서 제 1 접합수단, 제 2 접합수단, 전기적 연결수단을 형성하는 단계(110); 상기 제 2 웨이퍼(200)에 대해서 상기 제 1 웨이퍼(100)와 대응되는 제 1 접합수단, 제 2 접합수단, 전기적 연결수단을 형성하는 단계(210); 상기 제 1 웨이퍼(100)에 대해서 반 절단 채널을 형성하는 단계(130); 상기 제 1웨이퍼(100)의 상면에 제 2 웨이퍼(200)을 상온에서 1차 접합시키는 단계(140); 제 1 웨이퍼(100)의 하면을 절삭 및 연마하는 단계(150);와 상온접합 웨이퍼를 고온 접합하는 단계(160)로 이루어진다.
상기 제 1 웨이퍼 및 제 2 웨이퍼는 전기, 기계, 광, 센서, 바이오 소자 중 어느 하나 또는 둘 이상의 소자가 형성된 소자 웨이퍼(device wafer)이거나, 상기 제 1웨이퍼 및 제 2 웨이퍼 중 어느 하나가 소자 웨이퍼이고, 다른 하나는 상기 소자 웨이퍼를 웨이퍼레벨 패키징을 하기 위한 캡(cap) 웨이퍼 일 수 있다. 상기 제 1 웨이퍼 및 제 2 웨이퍼가 둘 다 또는 한 웨이퍼가 소자 웨이퍼인 경우, 상기 소자 웨이퍼는 2매 이상의 웨이퍼가 적층된 적층(stack) 웨이퍼 일 수 있다.
그리고, 상기 제 1 웨이퍼(100)과 제 2 웨이퍼(200)중 어느 하나가 캡 웨이퍼인 경우 상기 제 1 웨이퍼(100)을 캡 웨이퍼로 하는 것이 제조공정을 보다 용이하게 할 수 있어 바람직한 방법이다. 상기 캡 웨이퍼는 캐비티, 관통비아, 수동소자로 이루어진 군으로부터 선택된 어느 하나 이상을 구비한 것일 수 있다. 본 발명은 접합되는 웨이퍼의 종류와 열팽창 계수 차이의 크기에 무관한 이종 웨이퍼간 접합 방법을 제공하므로, 상기 제 1 웨이퍼(100) 및 제 2 웨이퍼(200)의 소재에 크게 제한 받지 않는다. 단지, 본 발명의 분야가 전기.전자소자, MEMS, 광소자, 센서 등의 소자와 이들의 웨이퍼레벨 패키징에 관한 것이므로 상기 제 1 웨이퍼(100)과 제 2 웨이퍼(200)는 상기 분야에서 통상적으로 사용되는 실리콘반도체, 화합물반도체, 압전물질, 세라믹, 유리, LTCC/HTCC등의 소재를 기판으로하는 것이 바람직하다. 상기 제 2웨이퍼(200)은 접합 반대면, 즉 하면에 상면의 소자 및 회로와 연결되는 관통 비아(through wafer via) 및 금속패드가 미리 형성된 것일 수 있다.
하기 도 3 및 4를 참고하여 본 발명을 좀더 상세히 설명하고자 한다. 도 3은 본 발명의 일 실시예에 따라 제 1 접합수단(112), 제 2 접합수단(113) 및 전기적 연결수단(114)를 구비한 제 1 웨이퍼의 일부분을 나타낸 평면도이다. 하기 도 4는 상기 도 3의 절개면(115)에 따라 절개된 단면도이다. 상기 도 3은 상온접합을 위한 제 1 접합수단(112), 고온접합을 위한 제 2 접합수단(113) 및 웨이퍼간 전기적 연결을 위한 전기적 연결수단(114)가 서로 다른 위치에 각각 구비된 일 실시예이다.
상기 제 1 접합수단(112), 제 2 접합수단(113) 및 전기적 연결수단(114)는 모두 동일한 물질로 구성될 수도 있고 또는 서로 다른 물질로 구성될 수 있다. 상기 제 1 접합수단(112)는 접합 웨이퍼의 하면 절삭단계(150) 및 그 이후에 적어도 접합된 웨이퍼 또는 칩이 분리되지 않을 정도의 접합강도를 제공하는 접합 수단으로써, 바람직하게는 열응력이 발생하지 않는 상온 직접접합 또는 저온에서 가능한 압착 또는 접착제 접합 등에 필요한 접합물질이 구비된다.
상기 제 1 접합수단(112)는 상기 도 3과 같이 각 칩의 경계면(116) 내측에 단수 또는 복수로 구비되되, 제2접합수단(113) 및 전기적 연결수단(114)를 제외한 전 영역에 형성될 수 있으나, 바람직하게는 각 칩의 소자 영역(117) 외곽에서 소자 영역(117)을 에워싸는 형태가 바람직하다. 상기 제 1접합수단은 상온 직접접합이 가능한 제 1 웨이퍼 표면일 수 있고, 또는 역시 상온 직접접합이 가능한 Al, Cu, Au, AuSn, Sn, In, Sn-alloy로 이루어진 군으로부터 하나 이상 선택된 금속 및 솔더를 진공증착, 도금, 화학기상증착, 스퍼터링 등으로 형성하거나 비전도성 폴리머를 코팅하여 제공된다.
상기 제 2 접합수단(113)는 고온접합단계(160)에서 약 150℃이상의 고온 접합에 필요한 접합 수단으로써, 각 칩의 경계면(116) 내측에 단수 또는 복수로 구비 되되, 제1접합수단(113) 및 전기적 연결수단(114)를 제외한 전 영역에 형성될 수 있으나, 바람직하게는 칩의 소자영역(117) 외곽에서 소자영역(117)을 에워싸는 형태가 바람직하다. 경우에 따라서 상기 제 2 접합수단은 제 1 접합수단과 동일할 수 있으며, 이때 상온 접합된 제 1 접합수단(112)를 고온 열처리함으로써 제2접합수단(113)의 역할을 수행한다. 고온 접합은 단순한 열처리 과정일 수 있고 또는 열과 함께 압력, 전압, 초음파 등을 인가하는 양극접합, 열-압착접합, 유텍틱 접합 또는 솔더 접합 중에서 선택된 어느 한가지 방법으로 할 수 있다. 그리고 상기 제 1 접합수단(112) 및 제 2 접합수단(113)은 소자영역(117) 외곽에 형성되어 소자영역(117)을 외부 환경으로부터 보호하는 소자의 밀봉 수단을 겸할 수 있다. 상기 제 2접합수단(113)은 상온 직접접합에 사용된 제 1 웨이퍼의 비전도성 표면일 수 있고, 또는 Al, Cu, Au, AuSn, Sn, Sn-alloy로 이루어진 군으로부터 하나 이상 선택된 금속 및 솔더를 진공증착, 도금, 화학기상증착, 스퍼터링 등으로 형성하여 제공된다.
상기 전기적 연결수단(114)는 접합 웨이퍼 간의 전기적 연결을 제공할 수 있는 모든 수단이 사용될 수 있으며, 구체적으로 각 칩의 경계면(116) 내측에 복수로 구비되되, 바람직하게는 칩의 소자 영역(117) 내측에 하나 이상의 접촉패드(contact pads)로 구성된다. 전기적 연결수단(114)의 바람직한 소재로는 고온 접합온도 이하에서 접합이 가능한 전도성 물질, 보다 구체적으로 Al, Cu, Au로부터 선택되는 금속, AuSn, Sn, In, Sn-alloy로부터 선택되는 솔더 또는 전도성 폴리머가 사용된다. 상기 전기적 연결부(114)는 적어도 2층 이상의 다층금속막으로 구성 되되, 그 최외곽층은 Au, Cu, Al, Au/Sn, Sn, In, Sn-alloy 중 선택된 어느 하나로 구비되는 것이 바람직하다. 전기적 연결수단은 통상적으로 반도체제조에서 사용되는 도금, 진공증착, 스퍼터링, 코팅 등의 방법으로 형성된다.
상기 제 1 접합수단(112), 제 2 접합수단(113), 전기적 연결수단(114)는 순서에 관계없이 구비될 수 있다. 상기 제 1 접합수단(112), 제 2 접합수단(113), 전기적 연결수단(114)는 각각 서로 다른 물질로 구비될 수도 있고, 2개 이상이 같은 물질로 구비 될 수 있다. 구체적인 예시로는 금속간 직접접합을 상온접합 수단으로 이용하고 후속 열처리를 통한 고온접합을 사용할 경우에는 금속간 접합을 통해 접합 웨이퍼간의 기계적 접합과 전기적 연결을 동시에 제공할 수 있어, 제 1, 제2 접합수단 및 전기적 연결수단은 모두 동일한 금속으로 구비되는 것이 가능하다. 그리고 금속 또는 솔더물질로 된 접합수단 및 전기적 연결수단은 적어도 2층 이상의 다층금속막으로 구성되되, 그 최외곽층은 Au, Cu, Al, Au/Sn, Sn, In, Sn-alloy 중 선택된 어느 하나로 구비되는 것이 바람직하다.
하기 도5는 본 발명에 따른 제 1 웨이퍼에서 제 1 접합수단으로 폴리머 또는 에폭시 등의 저온 접착물질을 사용하는 경우의 제 1 웨이퍼의 단면도를 나타낸 것이다. 제 1 접합수단(117)는 전기적 연결수단(118) 및 제 2 접합수단(119)를 제외한 전 영역에 형성된다. 전기적 연결수단(118)은 칩 경계면(116) 내측에 단수 또는 복수로 구비되고, 바람직하게는 칩의 소자 영역(117) 내측에 하나 이상의 접촉패드(contact pads)로 구성된다.
하기 도 6은 본 발명에 따른 접합수단이 제 1웨이퍼 자체로서, 직접접합을 이용하여 상온에서 접합하고 2차로 고온에서 열처리하는 경우의 단면도이다. 상기 도 6은 웨이퍼 자신이 직접접합 수단이 되는 경우로 직접접합을 이용하여 상온에서 1차로 웨이퍼 접합을 수행하고 2차적인 고온접합을 통해 보다 완전한 웨이퍼-웨이퍼간 및 금속-금속간 접합을 달성하는 경우이다. 상기 직접접합시 제 1 접합수단(121)은 패드형태로 구비될 필요가 없으며, 전기적 연결수단(122)를 제외한 웨이퍼 상면의 모든 영역에 구비 될 수 있다. 상기 직접접합은 금속범프가 형성된 두 웨이퍼의 표면을 진공 혹은 상압에서 플라즈마로 표면처리하는 표면활성화접합 방법과, 불화 실리콘 디옥사이드(fluorinated silicon dioxide) 등 별도의 접합층을 웨이퍼 표면에 형성 하는 접합 방법이 사용 될 수 있다.
하기 도 7은 본 발명에 따른 제 2 웨이퍼의 단면도를 나타낸 것이다. 하기 도 7은 제 1접합수단(212), 제 2 접합수단(213), 전기적 연결수단(214)가 구비된 제 2 웨이퍼(211)로 제 1웨이퍼와 동일한 방법으로 제조가 가능하므로 구체적인 설명은 생략하기로 한다.
하기 도 8 은 본 발명에 따른 반절단(half cutting) 채널이 형성된 제 1 웨이퍼의 일부를 나타낸 단면도이고, 하기 도 9는 본 발명에 따른 반절단 채널이 형성된 제 1 웨이퍼를 개략적으로 도시한 도면이다. 하기 도 8과 같이 제 1 웨이퍼(111)의 상면에 건식식각(dry ething), 레이저 천공(laser drilling), 소잉톱 날(sawing blade)를 사용한 반 절단(half cutting) 및 습식 에칭(wet ething)으로 이루어진 군으로부터 하나이상 선택된 방법으로 상기 제 1 웨이퍼(111)의 두께보다 얕은 깊이(134)와 소잉폭 보다 작은 폭(135)을 가진 복수의 채널(132)을 형성한다.
하기 도 9의 평면도를 보면, 상기 채널(132)는 제1 웨이퍼(111)의 상면에 웨이퍼의 전면을 가로지르는 격자 형으로 형성함으로써 단위격자(110a 내지 110i)가 형성된다. 상기 단위격자의 면적은 상기 제 1 웨이퍼(111) 또는 제 2 웨이퍼(211)의 칩 (또는 다이) 사이즈와 같고, 상기 채널은 칩과 칩 사이의 경계면(116), 즉 장차 소잉될 위치에 형성하며, 상기 채널의 폭(135)는 소잉되는 폭과 같거나 더 작게 함으로써 상기 채널로 인한 웨이퍼의 면적손실을 방지할 수 있다. 상기 채널의 폭(135)는 고온에서 2차 접합 시 단위격자의 최대 열팽창 증가폭의 두 배 이상인 것이 바람직하다. 상기 칩의 사이즈가 열응력으로 인한 부작용이 나타날 수 있는 크기보다 작을 경우, 상기 단위격자의 면적은 칩사이즈의 정수배로 할 수 있다. 상기 채널(132)는 폴리머 등의 저탄성 응력완충 물질로 채우는 것도 가능하다.
하기 도 10은 제 1 웨이퍼 및 제 2웨이퍼의 상온 접합단계(140)을 개략적으로 나타낸 단면도이다. 하기 도 11은 상온 접합단계(140)가 완료된 제 1 웨이퍼(211) 및 제 2 웨이퍼(121)의 단면도이다. 이하 상온 접합단계(140)를 보다 상세히 설명하고자 한다.
단계(110)을 통해 제 1접합수단(112), 제 2 접합수단(113), 전기적 연결수단(113)가 구비되고 채널형성단계(120)에서 형성된 채널(132)를 구비한 제 1 웨이 퍼와; 단계(210)을 통해 제 1접합수단(212), 제 2 접합수단(213) 및 전기적 연결수단(214)를 구비한 제 2웨이퍼;를 정렬장치에서 서로 정렬하여 소정의 지그에 장착한 다음 웨이퍼 접합 장치를 이용하여 상온에서 직접접합, 압착, 또는 접착제접합에서 선택된 어느 한가지 방법으로 접합한다. 상기 상온 접합시 온도는 반드시 상온에만 국한되는 것이 아니라 열응력이 무시될 수 있는 온도로써 150 ℃ 이하가 바람직하며, 압착 및 접착제 접합 시는 열 이외에 압력을 인가하는 것이 바람직하고, 인가되는 압력의 범위는 제한되지 않는다. 직접접합시는 진공 또는 상압에서 플라즈마를 이용한 표면활성화단계를 더 추가할 수 있다. 이때 접합웨이퍼 간의 정렬은 표면 처리에 이용된 동일한 챔버 내에서 이루어지는 것이 바람직하다. 상기 상온 직접접합 방법은 종래기술에서 언급하였으므로 보다 구체적인 설명은 생략하도록 한다.
하기 도 12는 제 1 웨이퍼의 하면을 절삭 및 연마하는 단계(150)을 나타낸 단면도이다. 상기 도11의 상온 접합 웨이퍼(145)에서 제 1 웨이퍼(111)의 하면을 절삭(grinding) 및 화학물리적 연마(chemical mechanical polishing) 하여 상기 반 절단 채널(132)의 일부분이 드러나도록 한다. 따라서 제1웨이퍼의 하면절삭단계(150)을 통해 상기 반절단 채널(132)로 구분된 복수개의 단위격자(110a 내지 110i)는 서로 완전히 분리되어 상온 접합 웨이퍼(145)는 칩 대 웨이퍼 접합구조로 변환되게 된다. 본 발명에서는 웨이퍼 대 웨이퍼 접합을 간단히 칩 대 웨이퍼 접합으로 변환시키는 방법을 제공함으로써 고온 웨이퍼 접합으로 인한 열응력이 완전히 제거되는 효과를 나타낼 수 있다.
마지막으로 고온 접합단계(160)로서 고온접합은 제 1 웨이퍼(111)에 대한 단계(110)에서 형성된 제 1 접합수단(112), 제 2 접합수단(113) 및 전기적 연결수단(114) 와 제 2 웨이퍼(211)에 대한 단계(210)에서 형성된 제 1 접합수단(212), 제 2 접합수단(213) 및 전기적 연결수단(214)가 모두 참여하여 이루어진다. 이 단계를 통해 상기 제 1 및 제2 접합수단과 전기적 연결수단은 완전한 물리적 결합을 이루게된다. 고온접합 방법으로는 단순히 열처리를 통하여 상온접합의 강도를 보다 높이는 방법; 열과 함께 압력, 초음파, 전압 등을 인가하는 방법을 들 수 있으며, 보다 구체적으로는 양극접합, 열-압착, 유텍틱접합, 솔더접합을 사용할 수 있다. 상기 고온 접합의 온도는 150℃ 내지 400℃에서 수행하는 것이 바람직하다. 상기 전기적 연결수단의 물리적 결합은 상온 접합을 통해서도 일부 가능하지만, 고온 접합을 통해 보다 강한 물리적 결합을 달성할 수 있다.
본 발명에 따른 접합 웨이퍼 제조방법은 제 1 또는 제 2 웨이퍼의 하면에 관통비아(310)을 형성하는 단계; 상기 관통비아 외벽에 절연막을 형성하는 단계; 상기 관통비아에 금속을 채워서 금속패드(320)을 형성하는 단계; PCB기판 접합용 솔더 범프(330)을 형성하는 단계를 더 추가할 수 있다. 하기 도 13은 본 발명에 따른 접합웨이퍼 제조 후 추가적으로 관통비아, 금속패드 및 솔더범프를 형성하는 단계를 개략적으로 나타낸 단면도이다. 하기 도 13 a)는 본 발명에 따른 제 1 웨이퍼(111)과 제 2 웨이퍼(211)가 접합된 접합웨이퍼(300)가 구비되고, b)단계로, 채 널(132)에 포토레지스트 또는 폴리머를 채우고 열 또는 자외선으로 경화시킨다. 이는 제 1 웨이퍼(111)의 하면을 평탄하게 하여 이후 공정을 용이하게 하기 위한 것이다. c)단계로, 제1 웨이퍼(111)의 하면에 통상적인 반도체 사진 전사공정과 건식식각 또는 습식식각 공정으로 상기 웨이퍼 상면의 전기적 연결수단(114)와 연결되는 관통비아(310)을 형성하고, 상기 관통비아(310)과 기판과의 전기적 절연을 위하여 패럴린(parylene), 실리콘산화막, 또는 실리콘 질화막을 상기 관통비아(310)측벽과 제 1 웨이퍼(111)의 후면에 형성시킨다. d)단계로 상기 제 1웨이퍼의 후면과, 관통비아(310)을 연결하는 금속패드(320)을 구비하고, e)단계로 외부 PCB와 기계적 결합 및 전기적 연결을 위한 솔더범프(330)을 형성한다.
상기한 실시예들은 이종 웨이퍼접합을 통하여 접합 웨이퍼간의 물리적인 결합과 동시에 전기적인 연결을 제공하는 방법에 관한 것이다. 그러나 본 발명의 반 절단 채널을 구비한 웨이퍼는 상기한 목적 이외에 타 용도로 얼마던지 전용이 가능하다. 일 예로서 본 발명의 반 절단 채널을 구비한 웨이퍼는 이종 에피텍셜성장용 기판으로서 이용가능하다. 그리고 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정한 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 일 예로서 본 발명에서 사용한 상온이란 접합 시 열응력을 최소화하기 위한 방편으로 사용한 것이지 특정한 온도를 지칭한 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분 야에서 통상의 지식을 가진 자에게는 자명한 것이다. 본 발명의 범위는 후술하는 특허청구범위에 나타난다.
도 1은 종래의 웨이퍼 레벨 반도체 패키지의 제조방법을 개략적으로 도시한 공정단면도이다.
도 2는 본 발명의 일 실시예에 따른 접합웨이퍼의 제조방법을 도시한 것이다.
도 3은 본 발명에 따른 제 1 웨이퍼의 평면도이다.
도 4는 상기 도 3의 절개면(115)에 따라 절개된 단면도를 나타낸 것이다.
도 5는 본 발명에 따른 제 1 웨이퍼에서 제 1 접합수단이 폴리머 또는 접착제이고, 전기적 연결수단이 제 2 접합수단을 겸하는 경우의 단면도를 나타낸 것이다.
도 6은 본 발명에 따른 접합수단이 제 1웨이퍼로, 직접접합을 이용하여 상온에서 접합하는 경우의 웨이퍼의 단면도이다.
도 7은 본 발명에 따른 제 2 웨이퍼의 단면도를 나타낸 것이다.
도 8 은 본 발명에 따른 채널이 형성된 제 1 웨이퍼를 나타낸 단면도이다.
도 9는 본 발명에 따른 채널이 형성된 제 1 웨이퍼를 개략적으로 도시한 도면이다.
도 10은 제 1 웨이퍼 및 제 2웨이퍼의 상온 접합단계를 개략적으로 나타낸 단면도이다.
도 11은 상온 접합단계가 완료된 제 1 웨이퍼 및 제 2 웨이퍼의 단면도이다.
도 12는 제 1 웨이퍼의 하면을 절삭 및 연마하는 단계를 나타낸 단면도이다.
도 13은 본 발명에 따른 접합웨이퍼 제조후 추가적으로 관통비아, 금속패드 및 솔더범프를 형성하는 단계를 개략적으로 나타낸 단면도이다.
[도면의 주요 부분에 대한 부호설명]
110a 내지 110i; 단위격자 111; 제 1 웨이퍼
112,117,121,212; 제 1 접합수단
113,213; 제 2 접합수단
114,118,122,214; 전기적 연결수단
115; 절개면 116; 칩경계 117; 소자영역 132;채널
133; 단위격자의 폭 134; 채널 깊이 135; 채널의 폭
211;제 2 웨이퍼 310;관통비아 320;금속패드 330;솔더범프

Claims (32)

  1. 웨이퍼의 전 영역을 소정의 면적을 가지는 복수개의 단위격자로 나누고, 상기 단위격자의 경계면 상에 형성되되, 상기 웨이퍼의 상면에서 하부 방향으로 웨이퍼의 두께 보다 얕게 형성되는 채널; 및
    상기 웨이퍼 상면의 상기 채널 내측에 단수 혹은 복수로 적층되는 이종 웨이퍼와의 접합을 위한 접합수단 및 상기 이종 웨이퍼와의 전기적 연결을 위한 전기적 연결수단;
    를 포함하되,상기 접합수단은, 상온접합을 위한 제1 접합수단과 고온접합을 위한 제 2 접합수단으로 나누어 구비되는 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  2. 제 1항에 있어서,
    상기 접합수단은 폴리머, 솔더, 접착제 및 금속으로 이루어진 군으로부터 하나 이상 선택된 물질로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  3. 제 1항에 있어서,
    상기 전기적 연결수단은 금속 및 솔더재료로 부터 하나 이상 선택된 전도성 물질로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  4. 제 1항에 있어서,
    상기 웨이퍼는 반도체 실리콘 기판으로 제조된 것을 특징으로 하는 이종 웨 이퍼 접합용 웨이퍼.
  5. 제 1항에 있어서,
    상기 웨이퍼는 웨이퍼레벨 패키징을 위한 캡 (cap) 웨이퍼인 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1접합수단은 비전도성 웨이퍼 표면이고 제2접합수단은 전기적 연결수단과 같은 물질로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  8. 제 3항에 있어서,
    상기 전기적 연결수단은 적어도 2층 이상의 다층 금속막으로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼.
  9. a) 제1웨이퍼의 전 영역을 소정의 면적을 가지는 복수개의 단위격자로 나누고, 상기 제 1 웨이퍼 상면의 상기 각 단위격자 내측에 단수 혹은 복수의 이종 웨 이퍼와의 접합을 위한 접합수단 및 이종 웨이퍼와의 전기적 연결수단을 구비하는 단계;
    b) 상기 제 1 웨이퍼의 상면에서 상기 단위격자의 경계면을 따라 웨이퍼의 하부 방향으로 웨이퍼의 두께 보다 얕게 채널을 형성하는 단계;
    c) 상기 제1웨이퍼와 접합될 제2웨이퍼 상면에 상기 제1웨이퍼의 접합수단 및 전기적 연결수단과 대응되게 접합수단 및 전기적 연결수단을 구비하는 단계;
    d) 상기 제 1웨이퍼와 제 2 웨이퍼 상의 서로 대응되는 접합수단 및 전기적 연결수단을 서로 접하여 상온 접합하는 단계;
    e) 상기 채널의 일측이 드러나도록 상기 제 1 웨이퍼의 하면을 절삭 및 연마하는 단계; 및
    f) 상기 접합 웨이퍼를 고온에서 2차 접합하는 단계;
    를 포함하는 이종 접합 웨이퍼 제조방법.
  10. 제 9항에 있어서,
    상기 a) 및 c)단계에서 상기 접합수단은 전기적 연결수단과 같은 물질로 구비되는 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼 제조방법.
  11. 제 9항에 있어서,
    상기 a) 및 c) 단계에서 상기 접합수단은 비전도성 웨이퍼 표면, 폴리머, 솔더 및 금속으로 이루어진 군으로부터 하나 이상 선택된 물질로 구비된 것을 특징으 로 하는 이종 접합 웨이퍼 제조방법.
  12. 제 9항에 있어서,
    상기 a) 및 c) 단계에서 상기 전기적 연결수단은 금속 및 솔더재료로 부터 하나 이상 선택된 전도성 물질로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼 제조방법.
  13. 제 9항에 있어서,
    상기 a) 및 c) 단계에서 상기 전기적 연결수단은 적어도 2층 이상의 다층 금속막으로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼 제조방법.
  14. 제 13 항에 있어서,
    상기 다층 금속막의 최상층은 Au, Cu, Al, Au/Sn, Sn, In, Sn-alloy 중 선택된 어느 하나로 구비된 것을 특징으로 하는 이종 웨이퍼 접합용 웨이퍼 제조방법.
  15. 제 9항에 있어서,
    상기 a)단계 및 c)단계에서 제 1 웨이퍼 및 제2웨이퍼의 상기 접합수단은 상온접합을 위한 제1접합수단과 고온접합을 위한 제2접합수단으로 나누어서 구비되는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  16. 제15항에 있어서,
    상기 a) 및 c) 단계에서 제1 접합수단은 비전도성 웨이퍼 표면이고 제 2접합수단은 전기적 연결수단과 같은 물질로 구비된 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  17. 제 9항에 있어서,
    상기 d)단계에서 상기 상온접합은 직접접합, 압착 및 접착제 접합에서 어느 하나 이상 선택된 방법으로 접합된 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  18. 제 9항에 있어서,
    상기 f)단계에서 고온접합은 열처리, 양극접합, 열-압착접합, 유텍틱접합, 솔더접합 중 선택된 어느 한 방법으로 접합하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  19. 제 9항에 있어서,
    상기 b)단계 후, 상기 채널에 열경화성 수지 또는 자외선 경화성 수지 등 저탄성 계수(low modulus) 응력완충 물질을 채워서 경화시키는 단계를 더 포함하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  20. 제 9항에 있어서,
    상기 a)단계에서 상기 단위격자의 면적은 상기 제1웨이퍼 또는 상기 제2웨이퍼 상면에 미리 가공되어 있는 칩(chip) 또는 다이(die) 사이즈의 정수 배 인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  21. 제 9항에 있어서,
    상기 b)단계에서 상기 채널은 상기 제 1 웨이퍼를 개별 칩으로 분리할 때의 칩 과 칩 사이의 경계면 상에 형성하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  22. 제 9항에 있어서,
    상기 b)단계에서 채널의 폭(Wch)은 하기 식1의 관계식을 가지는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
    [식1]
    Wch≥D×n
    ( 상기 D는 고온접합온도에서 웨이퍼내 단위격자의 최대 열팽창 증가폭이며, 상기n은 n≥2인 정수이다.)
  23. 제 9항에 있어서,
    상기 제 1 웨이퍼 및 제2웨이퍼는 실리콘반도체, 화합물반도체, 유리, 세라믹, 압전소재, LTCC 중 선택된 어느 하나를 기판(substrate)으로 하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  24. 제 23항에 있어서,
    상기 압전소재는 LiNbO3, LiTaO3, PZT, 석영(quartz) 중에서 선택된 어느 하나인 것을 특징으로 하는 이종 접합 웨이퍼의 제조방법.
  25. 제 9항에 있어서,
    상기 제 1 웨이퍼 및 제 2 웨이퍼는 전기, 기계, 광, 센서, 바이오 소자 중 어느 하나 또는 둘 이상의 소자가 미리 가공되어 있는 소자 웨이퍼(device wafer)인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  26. 제 9항 또는 25항에 있어서,
    상기 제 1 웨이퍼 및 제 2 웨이퍼 중 어느 하나 이상이 소자 웨이퍼인 경우 상기 소자 웨이퍼는 적어도 2매 이상의 웨이퍼가 적층된 적층 웨이퍼인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  27. 제 9항에 있어서,
    상기 제 1웨이퍼 및 제 2 웨이퍼 중 어느 하나는 소자가 미리 가공된 소자 웨이퍼(device wafer)이고 다른 하나는 상기 소자 웨이퍼를 웨이퍼레벨 패키징 하기 위한 캡(cap) 웨이퍼인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  28. 제 27항에 있어서,
    상기 캡 웨이퍼는 캐비티, 관통비아, 웨이퍼 접합수단 및 수동소자로 이루어진 군으로부터 선택된 어느 하나 이상을 미리 구비한 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  29. 제 9항에 있어서,
    상기 제 1 웨이퍼는 SAW 소자가 형성된 압전소재 웨이퍼이고, 제2웨이퍼는 LTCC 웨이퍼인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  30. 제 9항에 있어서,
    상기 제 1 웨이퍼는 FBAR 소자가 형성된 실리콘 웨이퍼이고, 상기 제 2 웨이퍼는 LTCC 웨이퍼인 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  31. 제 9항에 있어서
    상기 f) 단계 후, g)단계로 고온접합된 제 1 웨이퍼 또는 제 2 웨이퍼 하면에 상기 제 1 웨이퍼 또는 제 2 웨이퍼를 관통하는 관통비아(through wafer via)를 형성하는 단계;와 PCB 부착용 솔더 범프를 형성하는 단계; 를 더 포함하는 것을 특징으로 하는 이종 접합 웨이퍼 제조방법.
  32. 제 9항 내지 31항중 어느 하나의 항으로 제조된 접합 웨이퍼.
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