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KR100933594B1 - Active Voltage Level Bus Switch (or Pass Gate) Translator - Google Patents

Active Voltage Level Bus Switch (or Pass Gate) Translator Download PDF

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KR100933594B1
KR100933594B1 KR1020047007975A KR20047007975A KR100933594B1 KR 100933594 B1 KR100933594 B1 KR 100933594B1 KR 1020047007975 A KR1020047007975 A KR 1020047007975A KR 20047007975 A KR20047007975 A KR 20047007975A KR 100933594 B1 KR100933594 B1 KR 100933594B1
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KR
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voltage
node
switch
circuit
low
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KR1020047007975A
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Inventor
신 엑스. 클락
제임스 비. 부머
Original Assignee
페어차일드 세미컨덕터 코포레이션
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Publication date
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Abstract

일방향 신호를 사용하지 않고 고전압 회로(27)를 저전압 회로(29)에 접속하는 양방향 전압 레벨 변환 스위치를 개시한다. MOS 스위치(20)의 게이트에 대한 구동 회로(22, 24)는 상기 변환 스위치의 저전압 측을 클램프하도록 동작하여 저전압을, 그 저전압 측에 접속된 저전압 회로와 호환가능한 레벨로 제한한다. 풀업 회로(28)는 스위치의 고전압 측에 접속되고 또한 저전압보다 낮은 스레시홀드를 정의한다. 신호가 스레시홀드에 도달하면 풀업 회로는 고전압 측을 고전압으로 풀업한다(pull-up). 다시, 스위치(20)의 게이트를 구동하면 고전압이 저전압 측에 도달하는 것을 방지한다. 저전압 측이 스위치를 통해 고전압 측을 '로우'로 구동하면, 풀업 회로는 저전압 구동 회로에 의해 압도되도록 설계됨으로써 고전압 측이 '로우'로 된다. 스레시홀드가 낮아지게 되면 풀업 회로는 디스에이블된다.A bidirectional voltage level switch for connecting the high voltage circuit 27 to the low voltage circuit 29 without using a one-way signal is disclosed. The drive circuits 22, 24 for the gate of the MOS switch 20 operate to clamp the low voltage side of the conversion switch to limit the low voltage to a level compatible with the low voltage circuit connected to the low voltage side. Pull-up circuit 28 is connected to the high voltage side of the switch and defines a threshold lower than the low voltage. When the signal reaches the threshold, the pullup circuit pulls up the high voltage side to high voltage. Again, driving the gate of the switch 20 prevents the high voltage from reaching the low voltage side. If the low voltage side drives the high voltage side 'low' through the switch, the pullup circuit is designed to be overwhelmed by the low voltage driving circuit, thereby making the high voltage side 'low'. When the threshold is lowered, the pullup circuitry is disabled.

양방향 전압 레벨 변환, 풀업 회로, 고전압 트랜시버, 임피던스 경로, 저전압 구동 회로Bidirectional Voltage Level Translation, Pullup Circuit, High Voltage Transceiver, Impedance Path, Low Voltage Drive Circuit

Description

액티브 전압 레벨 버스 스위치(또는 통과 게이트) 변환기{ACTIVE VOLTAGE LEVEL BUS SWITCH(OR PASS GATE) TRANSLATOR}ACTIVE VOLTAGE LEVEL BUS SWITCH (OR PASS GATE) TRANSLATOR}

〈관련출원〉<Related application>

본 출원은 2001년 11월 27일자로 출원되고 그 발명이 명칭 및 발명자가 본 출원과 동일한 미국 가특허출원번호60/335,650호에 우선권 주장한다. 이 가출원은 본원에서 참조로 포함된다.This application is filed on November 27, 2001 and claims priority to US Provisional Patent Application No. 60 / 335,650, the name of which is the same as the inventor of this application. This provisional application is incorporated herein by reference.

본 발명은 버스 스위치(bus switch)에 관한 것으로 특히, 하나의 전압을 다른 전압으로 변환하는 버스 스위치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to bus switches, and more particularly to bus switches that convert one voltage to another.

마이크로프로세서 및 응용 특정 집적 회로 및 그 외 이러한 대규모의 집적 회로들은, 소위 버스 스위치라고 하는 고체 촬상 스위치들을 통해 칩 통신을 종종 두절한다. 예를들어, TTL, LVTTL(또는 저레벨 로직 신호 LVLS라고 알려짐), 및 심지어 ECL과 같은 이용가능한 다양한 회로 타입들에 기인하여, 이러한 버스 스위치들에서 전압 변환이 종종 결합되거나 필요로 된다.Microprocessor and application specific integrated circuits and other such large scale integrated circuits often break chip communication through solid state imaging switches, called so-called bus switches. Due to the various circuit types available, such as, for example, TTL, LVTTL (or known as low level logic signal LVLS), and even ECL, voltage conversion is often combined or required in these bus switches.

도 1은 고전압 노드(4)를 저전압 노드(6)에 접속하는 공지된 버스 스위치(2)를 도시한다. 버스 스위치(2)의 게이트(8)는 푸시/풀 구성에서 PMOS(10) 및 NMOS(12)에 의해 구동된다. PMOS의 소스(14)는 다이오드(16)를 통해 Vcc에 접속된다. PMOS(10) 및 NMOS(12)의 게이트들이 '로우' 상태의 트루 인에이블(true enable: 18)로 연결된다. 인에이블 신호(18)가 '하이'일 때, NMOS(12)는 '온' 되고 PMOS(10)는 '오프'된다. 이러한 상태에서 버스 스위치(2)의 게이트(8)가 '로우'로 됨으로써 NMOS 버스 스위치(2)를 '오프'로 유지시키고 노드(4)를 노드(6)에서 분리시키게 된다. 신호(18)가 '로우'일 때, NMOS(12)가 '오프'되고 PMOS(10)는 '온' 되며 버스 스위치(2)의 게이트(8)에 P-레일(rail) 전압이 생기고 버스 스위치(2)를 턴 온하고 노드(4 및 6)를 접속한다. 버스 스위치(2)의 설계 파라미터에 따르면 p-레일 전압이 그 게이트에 있고, 버스 스위치가 '온' 일때 최고 전압을 저전압 노드(6)에서 클램프한다. 다른 예들에서, 기준 전압이 p-레일에 인가될 수 있고, 저전압 노드(6)에서의 클램프된 전압은 기준 전압을 변경함으로써 프로그램될 수 있다. 하나의 입출력으로 구성된 PMOS(10), NMOS(12)는 당업자에게 공지된 바와 같이, MOSFET의 구조적인 파라미터들에 의해 정의된 스레시홀드(threshold)를 갖는 로직 인버터이다. 예를들어, PMOS(10), NMOS(12) 회로의 스레시홀드는 대략 +2.5 V로 설정될 수 있다.1 shows a known bus switch 2 which connects a high voltage node 4 to a low voltage node 6. Gate 8 of bus switch 2 is driven by PMOS 10 and NMOS 12 in a push / pull configuration. The source 14 of the PMOS is connected to Vcc via a diode 16. The gates of PMOS 10 and NMOS 12 are connected with true enable 18 in the 'low' state. When the enable signal 18 is 'high', the NMOS 12 is 'on' and the PMOS 10 is 'off'. In this state, the gate 8 of the bus switch 2 goes 'low' to keep the NMOS bus switch 2 'off' and disconnect the node 4 from the node 6. When signal 18 is 'low', NMOS 12 is 'off', PMOS 10 is 'on' and P-rail voltage is generated at gate 8 of bus switch 2 and the bus The switch 2 is turned on and the nodes 4 and 6 are connected. According to the design parameters of the bus switch 2, the p-rail voltage is at its gate and the highest voltage is clamped at the low voltage node 6 when the bus switch is 'on'. In other examples, a reference voltage can be applied to the p-rail and the clamped voltage at low voltage node 6 can be programmed by changing the reference voltage. The PMOS 10, NMOS 12, composed of one input and output, is a logic inverter having a threshold defined by structural parameters of the MOSFET, as known to those skilled in the art. For example, the threshold of the PMOS 10, NMOS 12 circuit may be set to approximately + 2.5V.

신호들을 양 방향으로 통과시키는 다른 변환 트랜시버들이 당업자에 공지되어 있지만, 이들 회로들은 일 방향 신호를 필요로 한다. 방향 입력은 변환 스위치로 하여금 신호를 특정 방향으로 통과시킬 수 있게 한다.Other conversion transceivers that pass signals in both directions are known to those skilled in the art, but these circuits require one-way signals. The direction input allows the conversion switch to pass the signal in a specific direction.

고전압에서 저전압으로 그리고 저전압에서 고전압으로 변환하고 일 방향 신호를 필요로 하지 않으면서 어느 쪽 방향으로도 동작하는 양방향 버스 스위치가 필요하다.There is a need for a bidirectional bus switch that converts from high voltage to low voltage and from low voltage to high voltage and operates in either direction without requiring a one-way signal.

〈발명의 요약〉 <Summary of invention>                 

본 발명은 일 방향 신호를 배제한 양 방향 전압 레벨 변환 스위치를 제공한다. 상기 전압 레벨 변환 스위치는 전압들이 임의의 애플리케이션에서 대략 동일할 수는 있지만, 드레인이 고전압 회로에 접속되고 소스가 저전압 레벨 회로에 접속되는 NMOS 디바이스를 포함한다.The present invention provides a bidirectional voltage level conversion switch excluding one direction signal. The voltage level shift switch includes an NMOS device in which the drain is connected to the high voltage circuit and the source is connected to the low voltage level circuit, although the voltages may be approximately the same in any application.

제어 회로를 통해 인에이블 신호는 NMOS 디바이스의 게이트를 턴 온 또는 턴 오프한다. 제어 회로에 의해 게이트로 공급된 전압 레벨은, 소스에서의 전압 레벨을 드레인에서의 전압에 관계없이 저전압 회로와 호환가능한 임의의 전압으로 제한하거나 클램프한다.The enable signal, through the control circuitry, turns the gate of the NMOS device on or off. The voltage level supplied to the gate by the control circuit limits or clamps the voltage level at the source to any voltage compatible with the low voltage circuit regardless of the voltage at the drain.

풀업 회로는 NMOS 스위치의 드레인에 접속되고, 고전압 전원으로의 접속을 제공한다. 저전압 신호 레벨보다 더 낮은 풀업 회로에 대해 스레시홀드가 설정된다. 스위치가 '온'되고 저전압 회로가 드레인을 스레시홀드를 초과하여 구동시키면, 풀업 회로가 액티베이트하여 드레인을 고전압으로 구동한다. 다시, 소스가 게이트 제어 회로를 통해 클램프된다. 드레인이 스레시홀드보다 더 낮게 구동되면 풀업 회로가 디스에이블된다. 변환 스위치가 '온'되고 저전압 회로가 드레인을 변환 스위치를 통해 '로우'로 구동하면, 풀업 회로는 저전압 구동 회로가 이 풀업 회로 능력을 압도하여 드레인을 '하이'로 구동시키도록 설계된다. 마찬가지로, 고전압 구동 회로는 풀업 회로 능력을 압도하여 드레인을 '하이'로 구동시킨다.The pullup circuit is connected to the drain of the NMOS switch and provides a connection to a high voltage power supply. Threshold is set for a pullup circuit lower than the low voltage signal level. When the switch is 'on' and the low voltage circuit drives the drain above the threshold, the pullup circuit activates to drive the drain to high voltage. Again, the source is clamped through the gate control circuit. If the drain is driven lower than the threshold, the pullup circuitry is disabled. When the conversion switch is 'on' and the low voltage circuit drives the drain 'low' through the conversion switch, the pull up circuit is designed to allow the low voltage drive circuit to overpower this pull up circuit capability to drive the drain high. Similarly, the high voltage drive circuitry overpowers the pullup circuitry capability to drive the drain 'high'.

풀업 회로는 NMOS 트랜지스터의 소스에 접속되어 그 속도를 향상시킬 수 있다. 그 회로는 드레인에 접속된 풀업 회로와 유사할 것 같지만, 소스와 Vccl(저전압 전원) 사이에 접속된다. The pullup circuit can be connected to the source of the NMOS transistor to improve its speed. The circuit is likely to be similar to a pullup circuit connected to the drain, but is connected between the source and the Vccl (low voltage power supply).                 

풀업 회로를 '로우'로 구동하고 이 풀업 회로를 압도하는 고 및 저 구동 회로의 능력은 풀업 회로의 바람직한 실시예에서 MOS 트랜지스터 스위치의 설계를 통해 달성될 수 있다. MOS 스위치의 물리적인 사이즈는 당업자에게 공지된 바와 구동 회로에 의해 압도될 만큼 충분히 작아질 수 있다.The ability of a high and low drive circuit to drive the pullup circuit 'low' and overwhelm this pullup circuit can be achieved through the design of a MOS transistor switch in the preferred embodiment of the pullup circuit. The physical size of the MOS switch can be small enough to be overwhelmed by the drive circuitry as known to those skilled in the art.

다른 바람직한 실시예에서, 풀업 회로들은 고전압 전원에 대한 저 임피던스 경로를 포함할 수 있지만, 저 임피던스 경로가 소정 시간 동안 존재한 다음 고 임피던스 경로가 제공되도록 설계된다. 고 임피던스 경로는 스위치의 양 측에 접속된 구동 회로에 의해 압도되어 '로우' 상태로 구동되도록 설계된다.In another preferred embodiment, the pull up circuits may include a low impedance path to a high voltage power source, but the low impedance path is present for a predetermined time and then designed to provide a high impedance path. The high impedance path is designed to be driven in a 'low' state by being overwhelmed by drive circuits connected to both sides of the switch.

도 1은 종래 기술의 변환 버스 스위치의 회로 개략도.1 is a circuit schematic diagram of a conversion bus switch of the prior art.

도 2A 및 2B는 본 발명의 바람직한 실시예를 도시하는 회로의 개략도.2A and 2B are schematic views of a circuit showing a preferred embodiment of the present invention.

도 3A 및 3B는 버스 스위치의 게이트에 사용될 수 있는 회로의 회로 개략도.3A and 3B are circuit schematic diagrams of circuits that may be used for the gates of bus switches.

도 4는 고전압 노드로 접속되어 사용될 수 있는 회로의 개략도.4 is a schematic diagram of a circuit that may be used in connection with a high voltage node.

도 5는 도 4를 대신하여 사용될 수 있는 다른 개략 회로도.5 is another schematic circuit diagram that may be used in place of FIG.

도 6은 본 발명을 사용하는 컴퓨터 시스템의 블록도.6 is a block diagram of a computer system using the present invention.

도 2A 및 2B는 본 발명의 바람직한 실시예이다. 도 2A는 블록도 형태로 된 것이고, 도 2B는 좀 더 상세한 회로의 구성을 도시한다. 버스 스위치(20) 및 로직 인버터(22)는 도 1에서와 마찬가지로 동작한다. Vref 회로(24)는 NMOS(20)의 게이트를 구동하는 인버터(22)에 접속된다. 도 2B에서, (Vref 회로(24)로부터 생성된) P-레일을 다운 변환 클램프 회로(down translation clamp circuit)라고 하고, NMOS(20)가 '온' 일때 저전압 노드(34)를 클램프시키도록 동작한다. 풀업 보조 회로라고 하는 풀업 회로(28 및 31)들은 고전압 노드(26) 및 저전압 노드(34)에 각각 접속되고, 이들 각 노드들의 풀업을 가속시키도록 동작한다.2A and 2B are preferred embodiments of the present invention. Fig. 2A is in block diagram form, and Fig. 2B shows a more detailed circuit configuration. Bus switch 20 and logic inverter 22 operate as in FIG. The Vref circuit 24 is connected to an inverter 22 that drives the gate of the NMOS 20. In FIG. 2B, the P-rail (generated from the Vref circuit 24) is called a down translation clamp circuit and operates to clamp the low voltage node 34 when the NMOS 20 is 'on'. do. Pull-up circuits 28 and 31, referred to as pull-up auxiliary circuits, are connected to high voltage node 26 and low voltage node 34, respectively, and operate to accelerate pull-up of each of these nodes.

도 2B를 참조하면, 풀업 지원 회로(28)는 푸시/풀 구성에서, PMOS(32)를 구동하며 NMOS(40) 및 PMOS(42)로 된 인버터(30)를 포함한다. PMOS(32) 소스는 고전압 노드(26)에 대한 드레인 및 Vcch 레일에 접속된다. 케이스 1을, 버스 스위치(20)가 바이어스 '온'되고 NAND 게이트(27)는 노드(26)를 접지로부터 Vcch 쪽으로 구동하는 것으로 고려한다. 인버터(30)는 그 스레시홀드에 도달하면 턴 온되고, 노드(26)를 Vcch로 구동하는 것을 지원하는 PMOS(32)를 턴 온한다. 그러나, 아래에서 논의되는 바와 같이, 저전압 노드(34)가 버스 스위치(36)의 게이트에서의 회로에 의해 클램프되기 때문에 +Vcch 전압이 저전압 노드(34)로 전송되지는 않는다. 노드(26)가 스레시홀드를 지나 '로우'로 구동되면, 인버터(30)는 PMOS(32)를 '하이'로 구동하고, PMOS(32)를 턴 오프하여, 저전압이 버스 스위치를 통해 저전압 노드(34)로 전송된다. 노드(26)를 낮게 구동하는 회로는 PMOS(32) 내로 설계된 구동 능력을 압도한다.Referring to FIG. 2B, the pullup support circuit 28, in a push / pull configuration, drives an PMOS 32 and includes an inverter 30 of NMOS 40 and PMOS 42. The PMOS 32 source is connected to the drain to the high voltage node 26 and the Vcch rail. Case 1 considers that bus switch 20 is biased 'on' and NAND gate 27 drives node 26 from ground towards Vcch. Inverter 30 turns on upon reaching its threshold and turns on PMOS 32, which supports driving node 26 to Vcch. However, as discussed below, the + Vcch voltage is not transmitted to the low voltage node 34 because the low voltage node 34 is clamped by the circuit at the gate of the bus switch 36. When node 26 is driven 'low' past the threshold, inverter 30 drives PMOS 32 high and turns off PMOS 32 such that a low voltage is lowered through the bus switch. Sent to node 34. The circuitry driving node 26 low overwhelms the drive capability designed into PMOS 32.

케이스 2를, 버스 스위치(20)가 바이어스 '온'되고 NAND(29)는 노드(34)를 접지로부터 Vccl 쪽으로 구동하는 것으로 고려한다. 인버터(30)는, 그 스레시홀드에 도달되면 PMOS(32)의 게이트를 낮게(low) 구동한다. 바람직한 실시예에서 스레시홀드는 Vccl 전압의 대략 1/2일 것으로 설계된다. 인버터(30)는 노드(26)를 Vcch로 구동하는 PMOS(32)를 턴 온한다. 다시, 게이트(36) 전압에 의해 노드(34) 전압이 클램프되기 때문에 노드(26)에서의 Vcch는 노드(34)로 다시 플로-백(flow-back) 하지는 않는다. 이러한 동작을 강조하기 위해 설명된 예는 버스 스위치에 일 방향 신호없이 저전압의 Vccl Volts로부터 +Vcch로의 변환을 제공한다.Case 2 considers that bus switch 20 is biased 'on' and NAND 29 drives node 34 from ground towards Vccl. The inverter 30 drives the gate of the PMOS 32 low when the threshold is reached. In a preferred embodiment the threshold is designed to be approximately one half of the Vccl voltage. Inverter 30 turns on PMOS 32, which drives node 26 to Vcch. Again, Vcch at node 26 does not flow back back to node 34 because the node 34 voltage is clamped by the gate 36 voltage. The example described to emphasize this operation provides a low voltage transition from Vccl Volts to + Vcch without a unidirectional signal to the bus switch.

바람직한 실시예에서, 본 발명은 가상적인 어떤 로직 파워 레벨들 간에 변환한다. Vcch 및 Vccl는 가상적인 고 전위와 저 전위를 조합한 것 예를들면, +5.0 V 또는 +3.3 V, 또는 +2.5 V로 된 Vcch와, +3.3V 또는 +2.5V, 또는 1.8V로 된 Vccl을 조합한 것으로부터 선택될 수 있으며 이것들에 제한되는 것은 아니다. 본 발명은 대략 동일한 로직 파워 레벨들 간에 접속될 수 있다.In a preferred embodiment, the present invention converts between any virtual logic power levels. Vcch and Vccl are combinations of hypothetical high and low potentials, for example, Vcch at +5.0 V or +3.3 V, or +2.5 V, and Vccl at +3.3 V or +2.5 V, or 1.8 V. It can be selected from a combination of and is not limited to these. The present invention can be connected between approximately the same logic power levels.

도 2A에만 도시된 풀업 회로(29)는, Vccl 전원으로부터 파워 공급되고 저전압 노드(34)에 접속된 것으로, 회로(28)와 유사하고 동일한 방법으로 동작한다.The pull-up circuit 29 shown only in FIG. 2A is powered from the Vccl power source and connected to the low voltage node 34 and operates similar to the circuit 28 and in the same manner.

노드(34)가 3상 인버터(29)에 의해 '로우' 상태로 구동되면, 그 구동 능력은 PMOS(32)의 풀업 능력을 압도하고 노드(26)는 접지쪽으로 구동된다. 이러한 방법으로 동작하도록 PMOS(32)의 크기 및 다른 특성을 설계하는 것은 당업자에 공지되어 있다. 노드(26)가 스레시홀드에 도달하면, 인버터는 턴 오프되고 노드(34 및 26) 둘다 '로우' 상태로 구동된다.When node 34 is driven in a 'low' state by three-phase inverter 29, its drive capability overwhelms the pull-up capability of PMOS 32 and node 26 is driven towards ground. It is known to those skilled in the art to design the size and other characteristics of PMOS 32 to operate in this manner. When node 26 reaches the threshold, the inverter is turned off and both nodes 34 and 26 are driven to a 'low' state.

일 예에서, NMOS(20)를 통해 신호들을 구동하고 수신하는 3상 인버터 회로(27 및 29)는 저 논리 전압에서 1 ㎃(milliamp) 이상 낮아지고, PMOS(32)는 대략 1/2 ㎃ 이하로 압도되도록 설계된다. 다른 바람직한 실시예 및 다른 애플리케이션들에서 다른 값들이 설계될 수 있다. 또한, 도시된 MOSFET을 대신하여 다른 바이폴라 반도체들이 사용될 수도 있고, 다른 능동 및 수동 회로 소자들을 대신하여 다른 반도체들이 사용될 수 있음은 당업자에게 공지된 것이다.In one example, the three-phase inverter circuits 27 and 29 that drive and receive signals through the NMOS 20 are lowered by more than 1 milliamp at low logic voltages, and the PMOS 32 is approximately 1/2 dB or less. Is designed to be overwhelmed. Other values may be designed in other preferred embodiments and other applications. It is also known to those skilled in the art that other bipolar semiconductors may be used in place of the MOSFET shown, and that other semiconductors may be used in place of other active and passive circuit elements.

당업자에 그리고 상기에서 논의된 바와 같이 인버터(3), NMOS(40) 및 PMOS(42)는 저전압 신호 범위로 표시된 전압 범위 내의 스레시홀드로 설계된다. 다른 바람직한 실시예들에서, NMOS 및 PMOS의 스레시홀드는 임의의 다른 레벨의 트리거링 및/또는 다른 유리한 특성들을 나타내기 위해 달라질 수 있으며, 이것들은 당업자에 공지되어 있다.Inverter 3, NMOS 40 and PMOS 42 are designed with thresholds within the voltage range indicated by the low voltage signal range, as will be appreciated by those skilled in the art and as discussed above. In other preferred embodiments, the thresholds of the NMOS and PMOS may be varied to exhibit any other level of triggering and / or other advantageous properties, which are known to those skilled in the art.

도 2B를 참조하면, 인에이블 신호(23)가 '로우'일 때, 버스 스위치는 '온'되고 노드(34)에서의 고전압은 PMOS(44)를 통해 버스 스위치(20)의 게이트 상의 p-레일 전압에 의해 클램프된다. 즉, 노드(26)에서의 고전압은 p-레일 클램핑 때문에 저전압 노드(34)로 전송되지는 않을 것이다. p-레일은 외부 기준 전압(도시안됨)에 접속될 수도 있고 또는 다이오드 D2로서 Vcch로부터 드롭된다. p-레일 전압은 당업자에 공지된 바와 같이 노드(34)에 접속된 저 레벨 인버터 드라이버(29)와 호환가능하도록 디자이너에 의해 설계될 수 있다.Referring to FIG. 2B, when the enable signal 23 is 'low', the bus switch is 'on' and the high voltage at node 34 is p− on the gate of bus switch 20 through PMOS 44. Clamped by rail voltage. That is, the high voltage at node 26 will not be transmitted to low voltage node 34 due to p-rail clamping. The p-rail may be connected to an external reference voltage (not shown) or dropped from Vcch as diode D2. The p-rail voltage may be designed by the designer to be compatible with the low level inverter driver 29 connected to the node 34 as is known to those skilled in the art.

도 2B를 참조하면, D1, RC1, 비교기(48) 및 전류 소스 또는 클램프(50)로 된 나머지 회로 소자(24)는 저전압 노드(34)가 과도 전압을 초과하는 것으로부터 보호하는 역할을 한다. 비교기(48)는 입력 A 및 B에서 그 전압들을 비교하고, 정지 또는 정상 상태에서 비교기의 출력 C는 전류 소스(5)가 '오프'되도록 명령한다. 그러나, 높은 과도 전압이 노드(26)에 나타난다면, 비교적 큰 버스 스위치(20)의 드레인/게이트 용량을 통해 게이트(36)에 접속될 것이다. PMOS(44)가 '온'일 때, 그 과도 전압은 p-레일 및 비교기로의 입력 B에 접속된다. 이것은 비교기로 하여금 과도 상태에 있는 에너지를 흡수하는 전류 클램프(50)를 턴 온시키고 게이트(36) 상의 전압을 낮게 함으로써 노드(34)에 나타나는 과도 전압을 거의 방지한다.Referring to FIG. 2B, the remaining circuit elements 24 of D1, RC1, comparator 48 and current source or clamp 50 serve to protect the low voltage node 34 from exceeding the transient voltage. Comparator 48 compares its voltages at inputs A and B, and at stop or steady state output C of the comparator commands the current source 5 to be 'off'. However, if a high transient voltage appears at node 26, it will be connected to gate 36 through the drain / gate capacitance of relatively large bus switch 20. When the PMOS 44 is 'on', its transient voltage is connected to the p-rail and the input B to the comparator. This allows the comparator to turn on the current clamp 50, which absorbs energy in the transient state, and to lower the voltage on the gate 36 to almost prevent the transient voltage appearing at the node 34.

도 2B에 도시된 회로에서, 비교기로의 입력 A는, +Vcch에서 R1C1 회로로 드롭되는 다이오드 D1이다. C1은 역 바이어스된 접합 다이오드일 수 있다. R1C1은 Vcch에 존재하는 어떤 과도 전압이 A 입력에 발생하는 것을 저지하는 시간 지연을 제공하지만, 과도 전압이 B 입력에는 나타날 수 있게 한다. 다른 실시예에서, A 입력 전압은 기준형 다이오드, 일련의 순방향 바이어스된 다이오드들 또는 임의의 다른 공지된 저전압 기준 회로에 의해 형성될 수 있다. 어떤 경우에서, Vcch에 과도 전압이 나타난다면, B 또는 p-레일은 '하이'로 구동될 것이고, A 입력은 적어도 얼마 동안은 그대로 있을 것이고, 비교기는 전류 클램프를 다시 턴 온하여 과도 전압이 p-레일에 그리하여 노드(34)에 완전하게 존재하는 것을 방지하도록 동작한다.In the circuit shown in Fig. 2B, the input A to the comparator is diode D1, which is dropped into the R1C1 circuit at + Vcch. C1 may be a reverse biased junction diode. R1C1 provides a time delay that prevents any transient voltage present at Vcch from occurring at the A input, but allows the transient voltage to appear at the B input. In another embodiment, the A input voltage may be formed by a reference diode, a series of forward biased diodes, or any other known low voltage reference circuit. In some cases, if a transient voltage appears at Vcch, the B or p-rail will be driven 'high', the A input will remain at least for some time, and the comparator turns on the current clamp again so that the transient voltage is p Act to prevent the rail from being completely present at node 34.

바람직한 실시예에서, Vcch가 공급되고 Vccl 및 기준 전압이 Vcch로부터 도출된다. 또한 다른 바람직한 실시예들에서, Vcch, Vccl 및 기준 전압이 칩에서 생성되거나 또는 이들이 모두 외부적으로 공급된다.In a preferred embodiment, Vcch is supplied and Vccl and reference voltage are derived from Vcch. Also in other preferred embodiments, Vcch, Vccl and the reference voltage are generated on the chip or they are all supplied externally.

도 3A는 버스 스위치(20)의 게이트(36)를 구동하기 적합한 다른 회로예를 도시한다. 여기서, PMOS(도 2의 44)는 바이폴라 NPN 트랜지스터(47)를 구동하는 인버터(45)와 등가인 로직에 의해 대체된다. '로우' 상태가 액티브 또는 트루 인에이블(true enable: 23)이 '로우'일 때, NPN(37)이 '온'되고 Vref는 버스 스위치(20)를 턴 온하고 노드(34)에서 고 레벨을 클램핑하는 게이트(36)에 존재할 것이다. 레지스터(51) 및 NMOS(49)는 NPN 트랜지스터(47)에 대한 바이어스 전류 소스로서 동작한다. '로우' 상태의 트루 인에이블(23) 신호가 '하이'일 때 NMOS(46)가 '온'되어 스위치(20)를 턴 오프한다.3A shows another circuit example suitable for driving the gate 36 of the bus switch 20. Here, the PMOS (44 in FIG. 2) is replaced by logic equivalent to the inverter 45 driving the bipolar NPN transistor 47. When the 'low' state is active or true enable (true enable: 23) is 'low', NPN 37 is 'on' and Vref turns on bus switch 20 and high level at node 34. Will be present in the gate 36 clamping. The resistor 51 and the NMOS 49 operate as a bias current source for the NPN transistor 47. When the 'true' true enable 23 signal is 'high', the NMOS 46 is 'on' to turn off the switch 20.

바람직한 실시에에서, 기준 전압은 Vcc 전위 플러스 풀업 회로(28)의 스레시홀드로 설정된다.In a preferred embodiment, the reference voltage is set to the threshold of the Vcc potential plus pullup circuit 28.

도 3B는 스위치(20)의 게이트를 구동하는 다른 회로이다. '로우' 상태의 트루 EN 신호가 '로우'로 되고 NPN 및 PMOS 트랜지스터는 Vref 미만으로 턴 온되면 NPN 트랜지스터의 베이스 에미터 드롭이 이전에서와 마찬가지로, 스위치를 턴 온하는 게이트(36)에 인가된다. EN 신호가 '하이'일 때, PMOS가 턴 오프되고 NMOS(46)가 턴 온된 다음 차례로 스위치(20)를 턴 오프한다.3B is another circuit that drives the gate of the switch 20. When the true EN signal in the 'low' state goes 'low' and the NPN and PMOS transistors are turned on below Vref, the base emitter drop of the NPN transistor is applied to the gate 36 turning on the switch, as before. . When the EN signal is 'high', the PMOS is turned off and the NMOS 46 is turned on and then the switch 20 is turned off in turn.

도 4는 도 2의 회로(28)를 대신하는 다른 바람직한 실시예를 도시한다. 도 4에서, 노드(26)가 낮아지거나 접지되면 NMOS(50)는 '오프'되고 PMOS(52)는 바이어스 온된다. PMOS(52)의 드레인 및 PM0S(54)의 게이트는 Vcc에서 PMOS(54)를 바이어스 오프된다. 3개 인버터(I1, I2 및 I3) 중 마지막 인버터(I3)의 출력은 '로우' 로 되고, PMOS(56)는 '온'되어 PMOS(54)의 소스를 Vcch로 구동한다. 이전에 논의된 바와 같이, (50 및 52)에 의해 형성된 인버터의 스레시홀드는 2 V로 설계될 수 있다. NAND(29)에 의해 +3.3 V로 구동되는 노드(26)가 +2.0 V 스레시홀드에 도달하면, NMOS(50)는 턴 온되고 PMOS(52)는 턴 오프된다. PMOS(54)의 게이트는 접지 레벨로 낮아져 PMOS(54)를 턴 온한다. PMOS(54)는 PMOS(56)를 통해 공급된 전류에 의해 노드(26)를 '하이'로 구동하는 것을 돕는다. 인버터(I1)는 아이템(50 및 52) 의 인버터와 대략 동일한 스레시홀드로 설계된다. 따라서, 인버터(I3)의 출력은 3개 인버터의 지연이 PMOS(56)를 턴 오프한 후 '하이' 상태로 된다. 그 결과, PMOS(56)는 I3의 출력이 '하이' 상태로 되기 이전의 시간 주기 동안에만 노드(26)를 '하이'로 구동하는 것을 돕기 위한 고 전류 구동을 제공한다. 지연 이후, R2는 Vcch에서 노드(26)를 유지한다. 앞서 논의된 바와 같이, 노드(26)가 NAND(29)에 의해 '로우'로 구동되면, 구동 신호는 R1으로부터의 전류를 낮게 하고 노드(26)를 '로우'로 구동할 수 있을 것이다. 인버터들의 스레시홀드에 다시 도달되면, PMOS(54)는 PMOS(56)가 턴 온하기 전에 턴 오프되고, 시스템 구동 전류는 노드(26)를 '로우'로 구동할 수 있을 것이다. I1 인버터의 스레시홀드는 PMOS(52) 및 NMOS(50)로부터 다른 레벨에 있도록 설계함으로써 당업자에게 공지된 바와 같이 인버터 체인을 통하여 지연을 향상시키게 된다. 또한, 당업자에 공지된 바와 같이, 다른 MOSFET의 스레시홀드는 서로 달라질 수 있어 회로의 동작을 향상시키게 된다.4 shows another preferred embodiment in place of the circuit 28 of FIG. 2. In FIG. 4, when node 26 is lowered or grounded, NMOS 50 is 'off' and PMOS 52 is biased on. The drain of the PMOS 52 and the gate of the PM0S 54 are biased off the PMOS 54 at Vcc. The output of the last inverter I3 of the three inverters I1, I2 and I3 is 'low', and the PMOS 56 is 'on' to drive the source of the PMOS 54 to Vcch. As previously discussed, the threshold of the inverter formed by 50 and 52 can be designed at 2V. When node 26 driven by NAND 29 to +3.3 V reaches a +2.0 V threshold, NMOS 50 is turned on and PMOS 52 is turned off. The gate of PMOS 54 is lowered to ground level to turn on PMOS 54. PMOS 54 helps drive node 26 'high' by the current supplied through PMOS 56. Inverter I1 is designed with approximately the same threshold as the inverters of items 50 and 52. Therefore, the output of the inverter I3 becomes 'high' after the delay of the three inverters turns off the PMOS 56. As a result, PMOS 56 provides high current drive to help drive node 26 'high' only for a period of time before the output of I3 goes 'high'. After the delay, R2 keeps node 26 at Vcch. As discussed above, if node 26 is driven 'low' by NAND 29, the drive signal may lower the current from R1 and drive node 26 'low'. Upon reaching the threshold of the inverters again, PMOS 54 is turned off before PMOS 56 is turned on, and the system drive current may drive node 26 'low'. The threshold of the I1 inverter is designed to be at different levels from the PMOS 52 and the NMOS 50 to improve delay through the inverter chain as is known to those skilled in the art. In addition, as is known to those skilled in the art, the thresholds of different MOSFETs can be different from each other to improve the operation of the circuit.

도 2A의 풀업 회로를 대신하는 다른 바람직한 실시예가 도 5에 도시되어 있다. 여기서, PMOS(32) 및 인버터(30)는 도 2에서와 같지만 회로(60)가 추가되어 있다. 여기서, PMOS(64)는 노드(26)를 '하이'로 구동하는 것을 일시적으로 돕기 위해 추가 전류를 제공하도록 구성된다. 회로(62)는 지연(인버터 체인에서와 마찬가지로)으로 설계된다. NAND 게이트(66) 스레시홀드에 도달되면, 상승 노드(26) 전압 및 회로(62) 출력(68)은 (62)의 설계에 의해 판정된 소정 시간량 동안 PMOS(64)의 게이트 및 NAND 출력(67)을 '로우'로 구동하고, 그러면 PMOS(64)는 출력(68)이 '로우'로 되어감으로써 턴 오프된다. PMOS(64)가 '오프'되면, 위에서 논의된 바와 같이 NAND(29)는 PMOS(32)의 풀업을 압도하고 구동 노드(26)를 '로우'로 구동할 수 있다. NAND(66)로의 입력이 '로우'일 때 그 출력을 '하이'로 구동하고 회로(62)의 출력에 상관없이 PMOS(64)를 '오프'로 유지한다. 물론, NAND 출력(67)을 '하이'로 유지하는 데 효과적인 노드(26)를 '로우'로 구동하기 이전에 회로(62)의 스레시홀드가 PMOS(64)를 턴 온하지 않는다는 것을 보장하는 주의가 있어야 한다.Another preferred embodiment that replaces the pull up circuit of FIG. 2A is shown in FIG. 5. Here, the PMOS 32 and the inverter 30 are the same as in FIG. 2 but with a circuit 60 added. Here, PMOS 64 is configured to provide additional current to temporarily help drive node 26 'high'. The circuit 62 is designed with a delay (as in the inverter chain). When the NAND gate 66 threshold is reached, the rising node 26 voltage and the circuit 62 output 68 are at the gate and NAND output of the PMOS 64 for a predetermined amount of time determined by the design of 62. Drives 67 low, and PMOS 64 is then turned off by turning output 68 low. When PMOS 64 is 'off', NAND 29 may overpower pull-up of PMOS 32 and drive drive node 26 low as discussed above. When the input to NAND 66 is 'low' it drives its output 'high' and keeps PMOS 64 'off' regardless of the output of circuit 62. Of course, ensuring that the threshold of the circuit 62 does not turn on the PMOS 64 before driving the node 26 effective to keep the NAND output 67 high. Be careful.

도 6은 컴퓨터 시스템(70)의 로직부를 접속하는 변환 스위치(72)들을 갖는 양방향 버스(76)를 구비한 전자 시스템(70)을 나타내는 블록도를 도시한다. 로컬 시스템으로부터 다른 시스템으로의 접속 예를들어, 모뎀 또는 텔레비젼 시스템 또는 원격 디스플레이, 키보드, 전원, 메모리 등으로의 통신 접속하는 회로들은 본 발명의 양 방향 스위치를 유리하게 사용할 수 있다.6 shows a block diagram illustrating an electronic system 70 having a bidirectional bus 76 with conversion switches 72 connecting the logic portion of the computer system 70. Connections from the Local System to Other Systems For example, a communication connection to a modem or television system or a remote display, keyboard, power supply, memory, etc. may advantageously use the two-way switch of the present invention.

회로(62)에 관해서는, 다른 바람직한 실시예들은 당업자에게 공지된 다른 회로 소자들의 동작을 유리하게 향상시키는 많은 구성들에서 레벨 감응 및/또는 타이밍 회로를 포함할 수 있다.Regarding the circuit 62, other preferred embodiments may include level sensitive and / or timing circuits in many configurations that advantageously enhance the operation of other circuit elements known to those skilled in the art.

Claims (10)

고전압 신호 제1 노드를 저전압 신호 제2 노드에 연결하는 액티브 양방향 전압 레벨 변환 스위치(Active bi-directional voltage level translation switch)로서, An active bi-directional voltage level translation switch that connects a high voltage signal first node to a low voltage signal second node. 드레인이 상기 제1 노드에 접속되고, 소스가 상기 제2 노드에 접속되며, 게이트가 제어 노드에 접속되는 NMOS 스위치 디바이스,An NMOS switch device having a drain connected to the first node, a source connected to the second node, and a gate connected to a control node, 인에이블 신호,Enable signal, 입력이 상기 인에이블 신호에 접속되고 출력이 상기 제어 노드에 접속되는 제어 회로 -상기 인에이블 신호는 스위치 '온' 상태 및 스위치 '오프' 상태의 두 개 상태를 정의함-,A control circuit having an input connected to the enable signal and an output connected to the control node, the enable signal defining two states, a switch 'on' state and a switch 'off' state, 상기 제어 회로에 접속되는 기준 전압 -상기 스위치 '온' 상태에서는, 기준 전압 전원이 상기 제어 노드에 인가되고 상기 소스를 상기 저전압 신호와 호환가능한 전압으로 클램프시키며, 상기 스위치 '오프' 상태에서는, 상기 변환 스위치를 턴 오프하는 전압 신호가 상기 제어 노드에 인가됨-, 및A reference voltage connected to the control circuit, in the switch 'on' state, a reference voltage power is applied to the control node and clamps the source to a voltage compatible with the low voltage signal, and in the switch 'off' state, the A voltage signal for turning off a conversion switch is applied to the control node, and 상기 제1 노드로부터 상기 고전압에 접속되고 상기 저전압보다 낮은 스레시홀드(threshold)를 정의하는 풀업 회로 -상기 드레인의 전압이 상기 스레시홀드보다 높을 때 상기 풀업 회로는 상기 제1 노드를 상기 고전압 쪽으로 구동하고, 상기 드레인의 전압이 상기 스레시홀드 전압보다 낮을 때 상기 풀업 회로는 디스에이블됨-A pull-up circuit connected to the high voltage from the first node and defining a threshold lower than the low voltage, wherein the pull-up circuit directs the first node toward the high voltage when the drain voltage is higher than the threshold. The pull-up circuit is disabled when the voltage at the drain is lower than the threshold voltage. 를 포함하고,Including, 상기 변환 스위치가 '온'되고 저전압 회로가 상기 제1 노드를 상기 변환 스위치를 통하여 '로우'로 구동할 때, 저전압 구동 회로가 상기 풀업 회로를 압도하는 액티브 양방향 전압 레벨 변환 스위치.And a low voltage drive circuit overwhelms the pull-up circuit when the conversion switch is 'on' and the low voltage circuit drives the first node 'low' through the conversion switch. 제1항에 있어서, 상기 제2 노드로부터 상기 저전압에 접속되고 상기 저전압보다 낮은 스레시홀드를 정의하는 제2 풀업 회로를 더 포함하고,2. The apparatus of claim 1, further comprising a second pull-up circuit connected to the low voltage from the second node and defining a threshold lower than the low voltage, 상기 소스 전압이 상기 스레시홀드보다 높을 때 상기 제2 풀업 회로는 상기 제2 노드를 상기 저전압 쪽으로 구동하고, 상기 소스가 상기 스레시홀드보다 낮을 때 상기 제2 풀업 회로는 디스에이블되는 액티브 양방향 전압 레벨 변환 스위치.The second pull-up circuit drives the second node towards the low voltage when the source voltage is higher than the threshold, and the second pull-up circuit is disabled when the source is lower than the threshold. Level shift switch. 제1항에 있어서, 상기 기준 전압은 고전압 전원(Vcch) 또는 저전압 전원(Vccl) 중 하나로부터 유도되는, 액티브 양방향 전압 레벨 변환 스위치.The switch of claim 1, wherein the reference voltage is derived from one of a high voltage power supply (Vcch) or a low voltage power supply (Vccl). 제1항에 있어서, 저전압 전원(Vccl) 및 상기 기준 전압은 고전압 전원(Vcch)으로부터 유도되는, 액티브 양방향 전압 레벨 변환 스위치.The switch of claim 1, wherein the low voltage power supply (Vccl) and the reference voltage are derived from a high voltage power supply (Vcch). 제1항에 있어서, 고전압 전원(Vcch), 저전압 전원(Vccl) 및 상기 기준 전압은 칩에서 발생되는, 액티브 양방향 전압 레벨 변환 스위치.2. The active bidirectional voltage level switch of claim 1, wherein a high voltage power supply (Vcch), a low voltage power supply (Vccl), and the reference voltage are generated at a chip. 제1항에 있어서, 상기 고전압은 +5 V, +3.3 V, +2.5 V로 구성된 군으로부터 선택되고, 상기 저전압은 +3.3 V, +2.5 V 및 +1.8 V로 구성된 군으로부터 선택되는 액티브 양방향 전압 레벨 변환 스위치.The active bidirectional voltage of claim 1, wherein the high voltage is selected from the group consisting of +5 V, +3.3 V, and +2.5 V, and wherein the low voltage is selected from the group consisting of +3.3 V, +2.5 V, and +1.8 V. Level shift switch. 고전압 신호 제1 노드를 저전압 신호 제2 노드에 연결하는 액티브 양-방향 전압 레벨 변환 스위치로서, An active bi-directional voltage level shift switch connecting a high voltage signal first node to a low voltage signal second node, 드레인이 상기 제1 노드에 접속되고, 소스가 상기 제2 노드에 접속되며, 게이트가 제어 노드에 접속되는 MOS 스위치 디바이스,A MOS switch device having a drain connected to the first node, a source connected to the second node, and a gate connected to a control node, 인에이블 신호,Enable signal, 입력이 상기 인에이블 신호에 접속되고 출력이 상기 제어 노드에 접속되는 제어 회로 -상기 인에이블 신호는 스위치 '온' 상태 및 스위치 '오프' 상태의 두 개 상태를 정의함-,A control circuit having an input connected to the enable signal and an output connected to the control node, the enable signal defining two states, a switch 'on' state and a switch 'off' state, 상기 제어 회로에 접속되는 기준 전압 -상기 스위치 '온' 상태에서는, 제1 전압 전원이 상기 제어 노드에 인가되고 상기 소스를 상기 저전압 신호와 호환가능한 전압으로 클램프시키며, 상기 스위치 '오프' 상태에서는, 상기 변환 스위치를 턴 오프하는 전압 신호가 상기 제어 노드에 인가됨-, 및A reference voltage connected to the control circuit, in the switch 'on' state, a first voltage power is applied to the control node and clamps the source to a voltage compatible with the low voltage signal, in the switch 'off' state, A voltage signal for turning off the conversion switch is applied to the control node, and 상기 제1 노드로부터 상기 고전압에 접속되고 상기 저전압보다 낮은 스레시홀드를 정의하는 풀업 회로 -상기 드레인의 전압이 상기 스레시홀드보다 높을 때 상기 풀업 회로는 상기 제1 노드를, 소정 시간 주기 동안 저 임피던스를 통해 그런 다음 고 임피던스를 통해 상기 고전압에 접속하고, 상기 드레인의 전압이 상기 스레시홀드 전압보다 낮을 때 상기 풀업 회로는 디스에이블됨-A pull-up circuit connected to the high voltage from the first node and defining a threshold lower than the low voltage, wherein the pull-up circuit lowers the first node for a predetermined period of time when the voltage of the drain is higher than the threshold. Through the impedance and then through the high impedance to the high voltage and the pullup circuit is disabled when the voltage at the drain is lower than the threshold voltage. 를 포함하고,Including, 상기 변환 스위치가 '온'될 때 저전압 회로가 상기 변환 스위치를 통해 상기 제1 노드를 '로우'로 구동함으로써 고 임피던스를 '로우'로 구동하는 액티브 양방향 전압 레벨 변환 스위치.And a low voltage circuit driving high impedance to low by driving the first node low through the changeover switch when the changeover switch is 'on'. 제7항에 있어서, 상기 제2 노드로부터 상기 저전압에 접속되고 상기 저전압보다 낮은 스레시홀드를 정의하는 제2 풀업 회로를 더 포함하고,8. The device of claim 7, further comprising a second pull-up circuit connected to the low voltage from the second node and defining a threshold lower than the low voltage, 상기 소스 전압이 상기 스레시홀드보다 높을 때 상기 제2 풀업 회로는 상기 제2 노드를 상기 저전압 쪽으로 구동하고, 상기 소스가 상기 스레시홀드보다 낮을 때 상기 제2 풀업 회로는 디스에이블되는 액티브 양방향 전압 레벨 변환 스위치.The second pull-up circuit drives the second node towards the low voltage when the source voltage is higher than the threshold, and the second pull-up circuit is disabled when the source is lower than the threshold. Level shift switch. 제7항에 있어서, 상기 풀업 회로는,The method of claim 7, wherein the pull-up circuit, 상기 제1 노드로부터 제3 노드에 접속되고 상기 저전압보다 낮은 스레시홀드를 정의하는 제4 회로 -상기 드레인의 전압이 상기 스레시홀드보다 높을 때, 상기 제4 회로가 상기 제1 노드를 상기 제3 노드에 접속하고, 상기 드레인의 전압이 상기 스레시홀드 전압보다 낮을 때 상기 제4 회로가 디스에이블됨-,A fourth circuit connected from the first node to a third node and defining a threshold lower than the low voltage—when the voltage of the drain is higher than the threshold, the fourth circuit causes the first node to display the first node; Connect to node 3 and the fourth circuit is disabled when the voltage at the drain is lower than the threshold voltage; 상기 고전압을 제3 노드에 접속하는 제2 스위치, 및A second switch connecting said high voltage to a third node, and 상기 제2 스위치에 접속되고 상기 제2 스위치의 '온'/'오프' 상태를 제어하는 지연 회로 -상기 지연 회로는 상기 제1 노드 전압이 상기 스레시홀드보다 낮을 때 상기 제2 스위치를 턴 온하고, 상기 제1 노드 전압이 상기 스레시홀드보다 높을 때 상기 제2 스위치는 시간 지연 후 턴 오프됨-A delay circuit connected to the second switch and controlling an 'on' / 'off' state of the second switch, the delay circuit turning on the second switch when the first node voltage is lower than the threshold; And the second switch is turned off after a time delay when the first node voltage is higher than the threshold. 를 포함하는 액티브 양방향 전압 레벨 변환 스위치.Active bidirectional voltage level conversion switch comprising a. 통신 시스템, 디스플레이, 키보드, 전원, 메모리로 구성된 군으로부터 선택되는 전자 시스템으로서, 전자 시스템은 양방향 전압 변환 스위치를 더 포함하고, An electronic system selected from the group consisting of a communication system, a display, a keyboard, a power source, and a memory, the electronic system further comprising a bidirectional voltage conversion switch, 상기 양방향 전압 변환 스위치는,The bidirectional voltage conversion switch, 드레인이 제1 노드에 접속되고, 소스가 제2 노드에 접속되며, 게이트가 제어 노드에 접속되는 MOS 스위치 디바이스,A MOS switch device having a drain connected to the first node, a source connected to the second node, and a gate connected to the control node, 인에이블 신호,Enable signal, 입력이 상기 인에이블 신호에 접속되고 출력이 상기 제어 노드에 접속되는 제어 회로 -상기 인에이블 신호는 스위치 '온' 상태 및 스위치 '오프' 상태의 두 개 상태를 정의함-,A control circuit having an input connected to the enable signal and an output connected to the control node, the enable signal defining two states, a switch 'on' state and a switch 'off' state, 상기 제어 회로에 접속되는 기준 전압 -상기 스위치 '온' 상태에서는, 제1 전압 전원이 상기 제어 노드에 인가되고 상기 소스를 저전압 신호와 호환가능한 전압으로 클램프시키며, 상기 스위치 '오프' 상태에서는, 상기 변환 스위치를 턴 오프하는 전압 신호가 상기 제어 노드에 인가됨-, 및A reference voltage connected to the control circuit, in the switch 'on' state, a first voltage power is applied to the control node and clamps the source to a voltage compatible with a low voltage signal; in the switch 'off' state, the A voltage signal for turning off a conversion switch is applied to the control node, and 상기 제1 노드로부터 고전압에 접속되고 저전압보다 낮은 스레시홀드를 정의하는 풀업 회로 -상기 드레인의 전압이 상기 스레시홀드보다 높을 때 상기 풀업 회로는 상기 제1 노드를 상기 고전압 쪽으로 구동하고, 상기 드레인의 전압이 상기 스레시홀드 전압보다 낮을 때 상기 풀업 회로는 디스에이블됨-A pull-up circuit connected to a high voltage from the first node and defining a threshold lower than a low voltage, wherein the pull-up circuit drives the first node toward the high voltage when the voltage of the drain is higher than the threshold, and the drain The pull-up circuit is disabled when the voltage of is lower than the threshold voltage. 를 포함하고,Including, 상기 변환 스위치가 '온'되고 저전압 회로가 상기 제1 노드를 상기 변환 스위치를 통해 '로우'로 구동할 때, 저전압 구동 회로가 상기 풀업 회로를 압도하는 전자 시스템.And the low voltage drive circuit overwhelms the pull-up circuit when the conversion switch is 'on' and the low voltage circuit drives the first node 'low' through the conversion switch.
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