KR100939131B1

KR100939131B1 - 다중 액세스 통신 네트워크에서 플렉서블 호핑을 위한 방법및 장치

Info

Publication number: KR100939131B1
Application number: KR1020077016925A
Authority: KR
Inventors: 라비 팔란키; 아모드 칸데카
Original assignee: 콸콤 인코포레이티드
Priority date: 2004-12-22
Filing date: 2005-12-22
Publication date: 2010-01-28
Also published as: RU2007128071A; CN105187185B; RU2009138981A; KR20070094008A; JP5080618B2; US20110064118A1; MX2007007760A; US8098711B2; CN101138192A; EP1834436A2; AU2005319085B2; US20110064121A1; RU2531257C2; CN101908908A; RU2378771C2; US7860149B2; BRPI0519548A2; CN101908908B; JP4842970B2; IL184023A0

Abstract

통신 시스템에서 랜덤 호핑 패턴들을 효율적으로 설계하기 위한 기술들이 제시된다. 제시된 실시예들은 랜덤 호핑 패턴들을 생성하고, 빈번하게(frequently) 상기 패턴들을 업데이트하고, 상이한 셀들/섹터들에 대하여 상이한 패턴들을 생성하며, 블록 호핑을 위한 인접 주파수 서브캐리어들의 패턴들을 생성하기 위한 방법들 및 시스템들을 제공한다.

Description

다중 액세스 통신 네트워크에서 플렉서블 호핑을 위한 방법 및 장치{METHODS AND APPARATUS FOR FLEXIBLE HOPPING IN A MULTIPLE ACCESS COMMUNICATION NETWORK}

본 발명의 일반적으로 통신에 관한 것이며, 더욱 상세하게는, 다중 액세스 통신 네트워크에서 플렉서블 호핑 패턴들을 생성하기 위한 기술들에 관한 것이다.

본 출원은 여기에 참조로서 통합된, 출원 번호가 60/638,469이고 출원일이 2004년 12월 22일이고 발명의 명칭이 "다중 액세스 통신 네트워크에서 플렉서블 호핑을 위한 방법 및 장치"인 미국 특허 가출원에 대한 우선권을 주장한다.

통신 시스템들은 음성, 패킷 데이터 등과 같은 다양한 통신 서비스들을 제공하도록 폭넓게 도입되고 있다. 이러한 시스템들은 이용 가능한 시스템 자원들을 공유함으로써 동시에 다수의 사용자들과의 통신을 지원할 수 있는 시간, 주파수 및/또는 코드 분할 다중 액세스 시스템들일 수 있다. 이러한 다중 액세스 시스템들의 예로는 코드 분할 다중 액세스(CDMA) 시스템들, 다중-캐리어 CDMA(MC-CDMA), 광대역 CDMA(W-CDMA), 고속 다운링크 패킷 액세스(HSDPA), 시분할 다중 액세스(TDMA) 시스템들, 주파수 분할 다중 액세스(FDMA) 시스템들 및 직교 주파수 분할 다중 액세스(OFDMA) 시스템들을 포함한다.

통신 시스템은 간섭을 개선하기 위해 호핑(hopping) 방식을 이용할 수 있다. 그러므로 통신 네트워크에서 랜덤 호핑 패턴들을 효율적으로 설계하기 위한 기술들이 기술적으로 요구된다.

본 발명의 특징들 및 특성은 이하의 도면의 간단한 설명, 상세한 설명 및 청구범위로부터 보다 상세하게 설명된다.

도 1은 일 실시예에 따른 무선 액세스 네트워크를 나타낸다.

도 2는 일 실시예에 따른 무선 액세스 네트워크의 블록 다이어그램을 나타낸다.

도 3은 호핑 치환(Hop Permutation)을 생성하기 위한 일 실시예를 나타낸다.

도 4는 파이스텔(Feistel) 네트워크를 나타낸다.

도 5는 도 4의 파이스텔 네트워크에 있는 단일 스테이지를 나타낸다.

도 6은 FLintraCellHopping이 오프일 때 HijSECTOR(.)을 생성하기 위한 일 실시예를 나타낸다.

도 7은 포트 세트들, 강제(constraint) 노드들 및 서브-포트 세트들을 가지는 채널 트리에 대한 일 실시예를 나타낸다.

단어 "예시적인(exemplary)"은 여기에서 "예시, 사례 또는 설명으로서 제공되는"이라는 의미로서 사용된다. "예시적인"으로서 여기서 설명되는 임의의 실시예들은 반드시 다른 실시예들에 비하여 더 바람직하고 우선적인 실시예로서 해석되는 것은 아니다.

도 1은 다수의 기지국들(110) 및 다수의 터미널들(120)을 가지는 무선 통신 시스템(100)을 나타낸다. 기지국은 터미널들과 통신하는 스테이션이다. 기지국은 또한 액세스 포인트, 노드 B 및/또는 몇몇 다른 네트워크 엔티티로도 지칭될 수 있으며, 이들의 몇몇 또는 모든 기능을 포함할 수 있다. 각각의 기지국(110)은 특정한 지리적 영역(102)에 대한 통신 커버리지를 제공한다. "셀"이라는 용어는 본 용어가 사용되는 상황에 따라 기지국 및/또는 기지국의 커버리지를 지칭할 수 있다. 시스템 용량을 향상시키기 위해, 기지국 커버리지 영역은 다수의 더 작은 영역들, 예컨대 세 개의 더 작은 영역들(104a, 104b, 104c)로 분할될 수 있다. 각각의 더 작은 영역은 각각의 기지국 트랜시버 서브시스템(BTS)에 의해 제공된다. "섹터"라는 용어는 본 용어가 사용되는 상황에 따라 BTS 및/또는 BTS의 커버리지를 지칭할 수 있다. 섹터화된 셀에서, 상기 셀의 모든 섹터들에 대한 BTS들은 통상적으로 상기 셀에 대한 기지국 내에 함께 위치한다(co-locate). 여기서 설명되는 전송 기술들은 섹터화된 셀들을 가지는 시스템뿐만 아니라 섹터화되지 않은 셀들을 가지는 시스템에도 사용될 수 있다. 단순화를 위해, 다음의 설명에서, "기지국"이라는 용어는 섹터를 서비스하는 BTS뿐만 아니라 셀을 서비스하는 기지국에 대하여 포괄적으로 사용된다.

터미널들(120)은 전형적으로 시스템 전역에 분산되어 있으며, 각각의 터미널은 고정형이거나 또는 이동형일 수 있다. 터미널은 또한 이동국, 사용자 장치 및/또는 몇몇 다른 장치로도 지칭될 수 있으며, 이들의 몇몇 또는 모든 기능을 포함할 수 있다. 터미널은 무선 장치, 셀룰러 폰, 개인 휴대용 정보 단말기(PDA), 무선 모뎀 카드 등일 수 있다. 각각의 터미널은 임의의 소정 시점에 다운링크 및 업링크를 통해 0개, 1개 또는 다수의 기지국과 통신할 수 있다. 다운링크(또는 순방향 링크)는 기지국들로부터 터미널들로의 통신 링크를 지칭하며, 업링크(또는 역방향 링크)는 터미널들로부터 기지국들로의 통신 링크를 지칭한다.

집중화된 아키텍처에서, 시스템 제어기(130)는 기지국들(110)과 연결되고 이러한 기지국들에 대한 조정 및 제어를 제공한다. 분산된 아키텍처에서, 기지국들은 필요에 따라 서로 통신할 수 있다.

도 2는 도 1의 무선 네트워크(100)에서 각각 액세스 포인트와 액세스 터미널로 구현되는 액세스 포인트(110x) 및 액세스 터미널(150x)의 일 실시예에 대한 블록 다이어그램을 나타낸다. FL은 액세스 포인트(110x)로부터 액세스 터미널(150x)로의 데이터 전송을 용이하게 한다. RL은 액세스 터미널(150x)로부터 액세스 포인트(110x)로의 데이터 전송을 용이하게 한다.

순방향 링크 데이터 전송에 대하여, 액세스 포인트(110x)에서, 버퍼(212)는 상위 계층 애플리케이션들로부터의 데이터 패킷들을 수신하여 저장한다. FL TX LP 엔티티(220)는 버퍼(212)에 있는 데이터 패킷들에 대한 프로세싱을 수행하고 프레임들을 포함하는 프레임 시퀀스를 제공한다. MAC/PHY TX 프로세서(224)는 엔티티(220)로부터의 프레임 시퀀스에 대하여 순방향 링크 MAC 및 물리 계층 프로세싱(예를 들어, 멀티플렉싱, 인코딩, 변조, 스크램블링, 채널화 등)을 수행하고 데이터 샘플들의 스트림을 제공한다. 전송기 유닛(TMTR)(226)은 프로세서(224)로부터의 데이터 샘플 스트림을 프로세싱(예를 들어, 아날로그로 변환, 증폭, 필터링 및 주파수 업 컨버팅)하고 순방향 링크 신호를 생성하며, 순방향 링크 신호는 안테나(228)를 통해 전송된다.

액세스 터미널(150x)에서, 액세스 포인트(110x)로부터의 순방향 링크 신호는 안테나(262)에 의해 수신되고, 수신 샘플들을 얻기 위해 수신기 유닛(RCVR)(264)에 의해 프로세싱(예를 들어, 필터링, 증폭, 주파수 다운 컨버팅, 디지털화)된다. MAC/PHY RX 프로세서(266)는 수신 샘플들에 대하여 순방향 링크 MAC 및 물리 계층 프로세싱(예를 들어, 역채널화(dechannelization), 디스크램블링, 복조, 디코딩, 디멀티플렉싱 등)을 수행하고 수신 프레임 시퀀스를 제공한다. FL RX LP 엔티티(270)는 수신 프레임 시퀀스에 대하여 수신기 프로세싱을 수행하고 재-조립(re-assembly) 버퍼(274)에 디코딩된 데이터를 제공한다. FL RX LP 엔티티(270)는 또한 손실된 것으로 탐지된 데이터에 대한 NACK들을 생성할 수 있으며, 정확하게 디코딩된 데이터에 대한 ACK들을 생성할 수 있다. NACK들 및 ACK들은 역방향 링크를 통해 액세스 포인트(110x)로 전송되어 FL TX LP 엔티티(220)로 제공되며, FL TX LP 엔티티(220)는 손실 데이터에 대한 재전송을 수행한다. 재전송 타이머(222)는 버퍼를 플러시 아웃(flush out)시키도록 마지막 프레임의 재전송을 용이하게 한다. NACK 타이머(242)는 NACK들의 재전송을 용이하게 한다. 이러한 타이머들은 아래에서 설명된다.

역방향 링크 전송에 대하여, 액세스 터미널(150x)에서, 버퍼(278)는 상위 계층 애플리케이션들로부터 데이터 패킷들을 수신하여 저장한다. RL TX LP 엔티티(280)는 버퍼(278)에 있는 데이터 패킷들에 대한 프로세싱을 수행하고 프레임들을 포함하는 프레임 시퀀스를 제공한다. MAC/PHY TX 프로세서(282)는 엔티티(280)로부터의 프레임 시퀀스에 대하여 역방향 링크 MAC 및 물리 계층 프로세싱을 수행하고 데이터 샘플들의 스트림을 제공한다. 전송기 유닛(TMTR)(284)은 프로세서(282)로부터의 데이터 샘플 스트림을 프로세싱하고 역방향 링크 신호를 생성하며, 역방향 링크 신호는 안테나(262)를 통해 전송된다.

액세스 포인트(110x)에서, 액세스 터미널(150x)로부터의 역방향 링크 신호는 안테나(228)에 의해 수신되고 수신 샘플들을 얻기 위해 수신기 유닛(RCVR)(232)에 의해 프로세싱된다. MAC/PHY RX 프로세서(234)는 수신 샘플들에 대하여 역방향 링크 MAC 및 물리 계층 프로세싱을 수행하고 수신 프레임 시퀀스를 제공한다. RL RX LP 엔티티(240)는 수신 프레임 시퀀스에 대한 수신기 프로세싱을 수행하고 재-조립 버퍼(243)로 디코딩된 데이터를 제공한다. RL RX LP 엔티티(240)는 또한 손실된 것으로 탐지된 데이터에 대하여 NACK들을 생성하고 정확하게 디코딩된 데이터에 대하여 ACK들을 생성할 수 있다. NACK들 및 ACK들은 순방향 링크를 통해 액세스 터미널(150x)로 전송되어 RL TX LP 엔티티(280)로 제공되며, RL TX LP 엔티티(280)는 손실 데이터의 재전송을 수행한다. FL 및 RL은 아래에서 상세하게 설명된다. 일반적으로, ACK 및/또는 NACK 피드백은 링크 프로토콜(LP)에 의해 전송될 수 있으며, ACK 및/또는 NACK 피드백은 또한 물리 계층에 의해 전송될 수 있다. 제어기들(250 및 290)은 액세스 포인트(110x) 및 액세스 터미널(150x) 각각에서의 동작들을 지시한다. 메모리 유닛들(252 및 292)은 개시된 실시예들을 구현하기 위해 제어기들(250 및 290) 각각에 의해 사용되는 프로그램 코드들 및 데이터를 저장한다.

액세스 포인트(110x)는 순방향 링크를 통해 동시에 하나 이상의 액세스 터미널들로 데이터를 전송할 수 있다. 액세스 터미널(150x)은 역방향 링크를 통해 하나 이상의 액세스 포인트들로 동일한 데이터를 전송할 수 있다. 다음의 설명은 액세스 포인트(110x)로부터 액세스 터미널(150x)로의 순방향 링크 데이터 전송과 액세스 터미널(150x)로부터 액세스 포인트(110x)로의 역방향 링크 데이터 전송에 대한 것이다.

한 세트의 호핑 포트들을 한 세트의 서브캐리어들에 매핑하기 위해 호핑 치환(hop permutation)이 이용될 수 있다. 일 실시예에서, NFFT-NGUARD부터 NFFT-1까지 인덱싱될 수 있는 호핑 포트들은 호핑 치환에 의해 한 세트의 가드 캐리어들에 매핑될 수 있다. 이러한 캐리어들이 변조되지 않는다면, 이러한 매핑의 개별적인 엘리먼트들은 특정되지 않을 수 있다. 호핑 시퀀스는 0부터 NFFT-NGUARD-1까지 번호가 매겨진 한 세트의 호핑 포트들로부터, 예컨대 한 세트의 가드 서브캐리어들을 전부 제외한 한 세트의 사용 가능한 서브캐리어들로의 매핑으로서 설명될 수 있다.

Hij(p)는 수퍼프레임 인덱스 "i"의 j번째 변조 심벌에 대한 호핑 포트 인덱스 "p"에 대응하는 서브캐리어 인덱스라고 지정한다. 여기서, p는 0부터 NFFT-NGUARD-1까지의 인덱스이며, j는 4보다 큰 정수이다. 수퍼프레임 프리앰블에 있는 심벌들에 대하여 정의된 호핑 치환은 존재하지 않을 수 있다. Hij(p)는 NGUARD/2와 NFFT-NGUARD/2-1 사이의 값이며, 다음 절차에 따라 계산될 수 있다:

Hij(p) = NGUARD/2 + HijGLOBAL(HijSECTOR(p))

여기서, HijGLOBAL(.) 및 HijSECTOR(.)은 세트 {0, 1, 2,..., NFFT-NGUARD-1}의 치환들이다.

HijGLOBAL(.)은 SECTOR_PN_OFFSET에 좌우되지 않을 수 있는 치환인 반면에, HijSECTOR(.)는 SECTOR_PN_OFFSET에 좌우될 수 있는 치환이다. HijGLOBAL은 동일한 값의 FLSectorHopSeed를 가지는 두 개의 섹터들에 대하여 동일할 수 있다. 변수 FLIntraCellCommonHopping이 설정되지 않는다면, HijSECTOR는 상이한 섹터들에 대하여 상이할 수 있다. 또한, HijSECTOR(.)는 포트 세트 내에 있는 호핑 포트들을 상기 포트 세트 내에 있는 호핑 포트들에 매핑한다. 포트 세트들의 수와 이들의 크기는 FTC MAC 프로토콜에 의해 결정될 수 있는 채널 트리로부터 결정된다.

0, 1,..., K-1로 번호가 매겨지는 K개의 포트 세트들이 존재한다고 가정한다. k번째 포트 세트에 있는 호핑 포트들의 수는 가드 영역에 있는 호핑 포트들을 제외하고 Nk라고 가정한다. 0으로 번호가 매겨진 오직 하나의 포트 세트가 존재한다면, N0=NFFT-NGUARD이다. 섹터 종속 치환 HijSECTOR(.)는 0번째 포트 세트에 있는 호핑 포트들, 즉, {0, 1, 2,..., N0-1}로 번호가 매겨진 호핑 포트들을 동일한 세트에 있는 번호들에 매핑할 수 있다. 이러한 매핑은 P0ij(.)로 표시된다. 그리하여, p가 0번째 호핑 포트 세트에 있다면, HijSECTOR(p)=P0ij(p)이다. 유사하게, 섹터 종속 치환은 1번째 포트 세트에 있는 호핑 포트들, 즉, {N0, N0+1, N0+2,..., N0+N1-1}로 번호가 매겨진 호핑 포트들을 동일한 세트에 있는 번호들에 매핑할 수 있다. 이것은 P1ij(.)로 표시되는 {0, 1, 2,...,N1-1}에 대한 치환을 이용하여 이루어진다. 그리하여, p가 1번째 포트 세트에 있다면, HijSECTOR(p)=N0+P1ij(p-N0)이다. 유사하게, p가 2번째 포트 세트에 있다면, HijSECTOR(p)=N0+N1+P2ij(p-N0-N1)이다. 그리하여, HijSECTOR(.)는 K개의 인트라-포트 세트 치환들 P0ij(.), P1ij(.),..., PK-1ij(.)의 합계로서 정의된다.

일 실시예에 따르면, 호핑 시퀀스의 생성에서 하나의 엘리먼트는 파이스텔(Feistel) 네트워크이다. 3-스테이지 파이스텔 네트워크는 2의 거듭제곱인 크기를 가지는 의사-랜덤 치환들을 생성한다. {0, 1, 2,..., 2n-2, 2n-1}의 치환 π(x)를 생성하는 파이스텔 네트워크는 다음과 같이 동작한다:

1. n-비트 입력 x는 두 개의 부분들(L, R)로 분할되며, 각각의 부분은 대략적으로 동일한 수의 비트들을 포함한다. n이 짝수이면, L은 x의 n/2개의 MSB들일 수 있으며, R은 n/2개의 LSB들일 수 있다. n이 홀수이면, L은 x의 (n-1)/2개의 MSB들일 수 있으며, R은 x의 (n+1)/2개의 LSB들일 수 있다.

2. 파이스텔 네트워크의 제 1 스테이지의 출력 π1(x)은 (R, L□f(R)) 형식의 n-비트 양이다. 여기서, f(R)=(R+S1) mod 2|L|이고, 여기서 |L|은 L에 있는 비트들의 수이고, S1은 |L|-비트 시드(seed)이고, □는 비트-대-비트 XOR 연산이다. 시드들은 시스템 시간, 섹터_ID, 셀_ID 및/또는 섹터 PN-오프셋에 기반하여 생성될 수 있다.

3. 출력 π1(x)은 파이스텔 네트워크의 다음 스테이지로 제공되며, 다음 스테이지는 사용되는 시드가 S2라는 점을 제외하고는 제 1 스테이지와 동일할 수 있다. 제 2 스테이지의 출력 π2(π1(x))는 제 3 스테이지로 제공되며, 제 3 스테이지는 사용되는 시드가 S3이라는 점을 제외하고는 앞선 두 개의 스테이지들과 동일할 수 있다. 제 3 스테이지의 출력 π3(π2(π1(x)))은 최종 출력 π(x)이다.

도 4는 3-스테이지 파이스텔 네트워크를 나타낸다. 도 5는 n=9인 경우의 단일 파이스텔 스테이지를 나타낸다. 일 실시예에 따르면, 수퍼프레임 i의 j번째 심벌에서 사용될 글로벌 치환 Hijglobal(.)은 다음과 같이 최초 치환 HiGLOBAL(.)로부터 생성될 수 있다:

1. HijGLOBAL(x)=HiGLOBAL(j+HiGLOBAL(j+x))이고, 덧셈들 모두는 모듈로(modulo) (NFFT-NGUARD)로 이루어질 수 있다. 최초 치환 HiGLOBAL(.)은 다음의 절차들에 따라 생성될 수 있다:

2. NFFT<=2n인 가장 작은 정수 n을 찾는다. n이 짝수이면 |L|=n/2이고 n이 홀수이면 |L|=(n-1)/2이다.

3. 다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

4. S'=[(FLSectorHopSeed*4096 + (i mod 4096))*2654435761] mod 232를 찾는 다. S는 32-비트 표현으로 S'의 비트-역전된(bit-reversed) 값으로 설정한다.

5. S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

6. 두 개의 카운터들 x 및 y를 0으로 초기화한다.

7. S1, S2 및 S3를 통해 시드된 파이스텔 네트워크의 출력 π(x)를 찾는다. π(x)가 (NFFT-NGUARD)보다 작으면, Higlobal(y)=π(x)로 설정하고, 1만큼 y를 증가시킨다. 카운터 x를 1만큼 증가시킨다. x<NFFT이면 단계 4 내지 6을 반복하고, 그렇지 않으면 중지한다.

HijSECTOR의 생성은 "FLIntraCellCommonHopping"의 상이한 값들에 대하여 개별적으로 설명될 수 있다. FLIntraCellCommonHopping이 오프이면, HijSECTOR(.)를 형성하는 K개의 인트라-포트 세트 치환들 Pkij(.)은 최초 치환들 Pki(.)로부터 다음의 절차 Pkij(x)=Pki(αj+Pki(βj+x))에 따라 생성될 수 있으며, 상기 절차의 덧셈들 모두는 모듈로 Nk로 수행된다. αj 및 βj는 생성기 다항식 h(D)=D18+D11+1을 가지는 PN-레지스터를 사용하여 생성되는 9-비트 랜덤 번호들이다. 번호들 αj 및 βj는 다음과 같이 생성된다:

1. SECTOR_PN_OFFSET은 Boff로 표시되는 12-비트 수 [b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0]를 얻기 위해 수퍼프레임 인덱스 i의 12개의 LSB들과 XOR 연산된다.

2. PN-레지스터는 수퍼프레임의 시작부에서 [111111 b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0]로 초기화된다.

3. 그 다음에 상기 레지스터는 매 심벌마다 18번 클로킹된다. 심벌 j 이전의 레지스터의 컨텐츠는 αj 및 βj를 결정하며, αj는 레지스터의 9개의 MSB들로 설정되고 βj는 레지스터들의 9개의 LSB들로 설정된다. (그리하여, α0=[111111 b11 b10 b9]가 되고 β0=[b8 b7 b6 b5 b4 b3 b2 b1 b0]]가 된다.)

도 6과 관련하여, 최초 치환들 Pki(.)는 다음의 절차들에 따라 생성된다:

(1) NFFT<=2n인 가장 작은 정수 n을 찾는다. n이 짝수이면 |L|=n/2이고 n이 홀수이면 |L|=(n-1)/2이다.

(2) 다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

(3) S'=[Boff*2654435761] mod 232를 찾는다. S를 32-비트 표현으로 S'의 비트-역전된 값으로 설정한다.

(4) S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

(5) K개의 카운터들 y0, y1,..., yK-1을 0으로 초기화한다. 다른 카운터 x를 0으로 초기화한다.

(6) S1, S2 및 S3를 통해 시드된 파이스텔 네트워크의 출력 π(x)를 찾는다.

(7) π(x)가 k번째 포트 세트에 있는 호핑 포트에 대응하면(즉, N0+N1+...+Nk-1<=π(x)<N0+N1+...+Nk-1+Nk이면),

(8) Pki(yk)=π(x)-(N0+N1+...+Nk-1)로 설정하고,

(9) 1만큼 yk를 증가시킨다.

(10) 1만큼 카운터 x를 증가시킨다. x<NFFT이면 단계 4 내지 6을 반복하고, 그렇지 않으면 중지한다.

FLIntraCellCommonHopping이 온(on)이면, HijSECTOR(.)를 형성하는 K개의 인트라-포트 세트 치환들 Pkij(.)은 최초 치환들 Pki(.)로부터 절차 Pkij(x)=Pki(αj+Pki(βj+x))에 따라 생성될 수 있으며, 상기 절차의 덧셈들 모두는 모듈로 Nk로 수행된다. αj 및 βj는 생성기 다항식 h(D)=D18+D11+1을 가지는 PN-레지스터를 사용하여 생성되는 9-비트 랜덤 번호들이다. 번호들 αj 및 βj는 다음과 같이 생성된다:

2. PN-레지스터는 수퍼프레임의 시작부에서 [111111 b11 b10 b9 b8 i7 i6 i5 b4 b3 b2 b1 b0]로 초기화되며, i7 i6 i5는 수퍼프레임 인덱스 i의 7번째, 6번째 및 5번째 비트들이다. 12-비트 수 [b11 b10 b9 b8 i7 i6 i5 b4 b3 b2 b1 b0]은 Bon으로 표시된다.

3. 그 다음에 상기 레지스터는 매 OFDM 심벌마다 18번 클로킹된다. OFDM 심벌 j 이전의 레지스터의 컨텐츠는 αj 및 βj를 결정하며, αj는 레지스터의 9 MSB들로 설정되고 βj는 레지스터들의 9 LSB들로 설정된다. (그리하여, α0=[111111 b11 b10 b9]가 되고 β0=[b8 i7 i6 i5 b4 b3 b2 b1 b0]]가 된다.)

FLIntraCellCommonHopping이 온이면, 인덱스 0을 가지는 포트 세트를 제외한 모든 포트 세트들에 대한 최초 치환들 Pki(.)는 Bon에 기반하여 생성되며, 포트 세트 인덱스 0에 대한 최초 치환은 Boff에 기반하여 생성된다. 이러한 모드를 적절하게 이용하기 위해, 동일한 셀의 두 개의 섹터들에 대한 SECTOR_PN_OFFSET은 세 개의 비트 위치들, 즉, 인덱스 5, 6 및 7을 가지는 비트들에서 다를 수 있다. 여기서, 비트 인덱스 0은 MSB에 대응하고, 비트 인덱스 11은 LSB에 대응한다.

인덱스 0을 가지는 포트 세트를 제외한 모든 포트 세트들에 대한 최초 치환들을 생성하기 위한 절차는 다음과 같다:

1. NFFT<=2n인 가장 작은 정수 n을 찾는다. n이 짝수이면 |L|=n/2이고 n이 홀수이면 |L|=(n-1)/2이다.

2. 다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

3. S'=[Boff*2654435761] mod 232를 찾는다. S는 32-비트 표현으로 S'의 비트-역전된 값으로 설정한다.

4. S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

5. K개의 카운터들 y0, y1,..., yK-1을 0으로 초기화한다. 다른 카운터 x를 0으로 초기화한다.

6. S1, S2 및 S3를 통해 시드된 파이스텔 네트워크의 출력 π(x)를 찾는다.

7. π(x)가 k번째 포트 세트에 있는 호핑 포트에 대응하면(즉, N0+N1+...+Nk-1<=π(x)<N0+N1+...+Nk-1+Nk이면(여기서, k>0)),

8. Pki(yk)=π(x)-(N0+N1+...+Nk-1)로 설정하고,

9. 1만큼 yk를 증가시킨다.

10. 1만큼 카운터 x를 증가시킨다. x<NFFT이면 단계 4 내지 6을 반복하고, 그렇지 않으면 중지한다.

11. 포트 세트 인덱스 0에 대한 최초 치환은 다음과 같이 생성된다:

12. (NFFT-NGUARD)<=2n인 가장 작은 정수 n을 찾는다. n이 짝수이면 |L|=n/2이고 n이 홀수이면 |L|=(n-1)/2이다.

13. 다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

14. S'=[Boff*2654435761] mod 232를 찾는다. S는 32-비트 표현으로 S'의 비트-역전된 값으로 설정한다.

15. S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

16. 두 개의 카운터들 x 및 y를 0으로 초기화한다.

17. S1, S2 및 S3를 통해 시드된 파이스텔 네트워크의 출력 π(x)를 찾는다.

18. π(x)가 0번째 포트 세트에 있는 호핑 포트에 대응하면(즉, π(x)<N0이면),

19. P0i(y)=π(x)로 설정하고,

20. 1만큼 y를 증가시킨다.

21. 1만큼 카운터 x를 증가시킨다. x<NFFT이면 단계 4 내지 6을 반복하고, 그렇지 않으면 중지한다.

공통 파일럿 채널(F-CPICH)은 모든 PHY 프레임의 모든 변조 심벌에서 균등한 간격의 한 세트의 서브캐리어들을 차지할 수 있다. Np를 각각의 OFDM 심벌에 있는 파일럿 서브캐리어들의 공칭(nominal) 개수라고 가정한다. Np는 "SystemInfo" 블록의 "Number of Pilots" 필드에 의해 주어지며, 이는 오버헤드 메시지 프로토콜의 공개 데이터이다. 인접한 파일럿 서브캐리어들 사이의 간격은 Dp=NFFT/Np와 동일할 수 있다.

PHY 프레임에 있는 각각의 심벌에 대하여, 0과 Dp-1 사이의 값들을 취하는 변수 Offsetp는 다음과 같은 절차를 이용하여 결정될 수 있다: i는 수퍼프레임 인덱스이고, j는 (인덱스 0으로 시작하는) 수퍼프레임 내에 있는 OFDM 심벌의 인덱스라고 가정한다. j<=4이면, 즉, 심벌이 수퍼프레임 프리앰블에 있으면, 변수 Offsetp는 정의되지 않는다.

j가 홀수이면, Offsetp는 생성기 다항식 h(D)=D13+D12+D11+D8+1을 가지는 13-비트 PN-레지스터를 사용하여 결정될 수 있다. 시프트-레지스터는 수퍼프레임이 시작되기 전에 상태 [1 p11 p10 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0]로 초기화될 수 있으며, 여기서 p11, p10, p9,..., p0은 SECTOR_PN_PHASE의 12 비트이고 p11은 MSB이며 p0은 LSB이다. 시프트-레지스터는 매 심벌마다 13번 클로킹될 수 있다. Offsetp는 레지스터의 값 모듈로 Dp로 선택될 수 있다. 여기서, 레지스터의 값은 심벌 j 이전의 값, 즉, 레지스터가 j*13번 클로킹된 후의 레지스터의 값이다.

j가 짝수이면, Offsetp는 값 Dp/2를 이전 OFDM 심벌에 대한 Offsetp의 값 모듈로 Dp에 더함으로써 계산될 수 있다. PHY 프레임에 있는 각각의 심벌에 대하여, 다음의 두 조건들: isc mod NFFT = Offsetp이고 인덱스 isc를 가지는 서브캐리어가 가드 서브캐리어가 아니라는 조건들이 만족되면, 인덱스 isc를 가지는 서브캐리어는 F-CPICH에 의해 점유될 수 있다.

F-CPICH에 의해 사용되는 각각의 서브캐리어는 복소값 (

,0)을 이용하여 변조될 수 있으며, 여기서 P는 F-CPICH의 전력 스펙트럼 밀도와 F-ACQCH의 2번째 심벌의 전력 스펙트럼 밀도의 비율이다. 이러한 비율은 오버헤드 메시지 프로토콜의 공개 데이터일 수 있는, 시스템 정보 블록의 "CommonPilotPower" 필드에 의해 주어진다.

일 실시예에 따르면, 역방향 링크는 블록 호핑, 즉, 한 세트의 호핑 포트들이 NBLOCK개의 호핑 포트들의 블록들로 분할되는 것을 구현할 수 있으며, 블록 호핑은 연속된(contiguous) 방식으로 이루어질 수 있다. 호핑 포트들 0, 1,..., NBLOCK-1은 블록 0을 구성하고, 호핑 포트들 NBLOCK, NBLOCK+1,..., 2NBLOCK-1은 블록 1을 구성하며, 다른 블록들도 이러한 방식으로 구성된다. 블록에 있는 연속적인 호핑 포트들은 호핑 패턴에 의해 연속적인 서브캐리어들에 매핑된다. 즉, 호핑 포트 0이 서브캐리어 i에 매핑되면, 호핑 포트 1은 서브캐리어 i+1에 매핑되고 호핑 포트 2는 서브캐리어 i+2에 매핑되며, 다른 호핑 포트들도 이러한 방식으로 매핑된다. NBLOCK의 값은 긴 데이터 세그먼트에 대하여 8일 수 있고, 짧은 데이터 세그먼트에 대하여 TBD일 수 있다. 호핑 시퀀스는 긴 데이터 세그먼트와 짧은 데이터 세그먼트들에 대하여 개별적으로 설명될 수 있다.

가드 캐리어들의 개수 NGUARD는 NBLOCK의 정수배일 수 있다. 이전에 언급한 바와 같이, NFFT-NGUARD부터 NFFT-1까지 인덱싱된 호핑 포트들은 호핑 치환에 의해 한 세트의 가드 캐리어들에 매핑될 수 있다. 이러한 캐리어들은 변조되지 않기 때문에, 이러한 매핑의 개별적인 엘리먼트들은 특정되지 않는다. 호핑 시퀀스는 0부터 NFFT-NGUARD-1까지 번호가 매겨진 한 세트의 호핑 포트들로부터 사용 가능한 서브캐리어들의 세트(즉, 가드 서브캐리어들의 세트를 제외한 모든 서브캐리어들의 세트)로의 매칭으로서 설명될 수 있다.

호핑 시퀀스의 생성에서 기본적인 엘리먼트는 파이스텔 네트워크일 수 있다. 3-스테이지 파이스텔 네트워크는 2의 거듭제곱인 크기의 의사-랜덤 치환들을 생성한다. {0, 1, 2,..., 2n-2, 2n-1}의 치환 π(x)을 생성하는 파이스텔 네트워크는 다음과 같이 동작한다:

2. 파이스텔 네트워크의 제 1 스테이지의 출력 π1(x)은 (R, L□f(R)) 형식의 n-비트 양이다. 여기서, f(R)=(R+S1) mod 2|L|이고, 여기서 |L|은 L에 있는 비트들의 수이고, S1은 |L|-비트 시드(seed)이고, □는 비트-대-비트 XOR 연산이다.

3. 출력 π1(x)은 파이스텔 네트워크의 다음 스테이지로 제공되며, 다음 스테이지는 사용되는 시드가 S2라는 점을 제외하고는 제 1 스테이지와 동일하다. 제 2 스테이지의 출력 π2(π1(x))는 제 3 스테이지로 제공되며, 제 3 스테이지는 사 용되는 시드가 S3이라는 점을 제외하고는 앞선 두 개의 스테이지들과 동일하다. 제 3 스테이지의 출력 π3(π2(π1(x)))은 최종 출력 π(x)이다.

도 4는 3-스테이지 파이스텔 네트워크를 나타내며, 도 5는 n=9인 경우의 단일 파이스텔 스테이지를 나타낸다. 긴 데이터 세그먼트는 강제된(constained) 호핑을 지원한다. 채널 트리는 강제 노드들이 되도록 노드들의 세트를 정의할 수 있고, 호핑 시퀀스는 강제 노드의 일부인 모든 한 세트의 호핑 포트들이 연속적인 서브캐리어들의 세트와 매핑될 것을 보장한다. 연속적인 호핑 포트들은 연속적인 서브캐리어들에 매핑될 수도 있고 매핑되지 않을 수도 있다.

강제된 호핑을 지원하기 위해, 다음의 제한들이 채널 트리에 주어진다:

(1) 강제 노드들은 다음의 요건들을 만족할 수 있다:

a. 적어도 두 개의 강제 노드들이 존재할 수 있다.

b. 강제 노드들과 이들의 조상들로 구성된 서브-그래프는 이진 트리일 수 있다.

(2) 임의의 베이스 노드는 조상으로서 하나 및 오직 하나의 강제 노드를 가질 수 있다.

(3) 포트 세트에 있는 모든 노드들은 공통 조상을 가질 수 있으며, 상기 포트 세트는 이러한 조상의 모든 자손들의 세트일 수 있다.

후손으로서 둘 이상의 강제 노드를 가질 수 있는 포트 세트는 서브-포트 세트들로 분할될 수 있으며, 각각의 강제 노드는 서브-포트 세트를 정의한다. 서브-포트 세트들은 오름차순으로 {0, 1,..., K-1}로 번호가 매겨질 수 있다. 즉, 서브-포트 세트 0은 가장 낮은 번호가 매겨진 호핑 포트들이고 서브-포트 세트 K-1은 가장 높은 번호가 매겨진 호핑 포트들이다.

도 7과 관련하여, 포트 세트들, 강제 노드들 및 서브-포트 세트들을 가지는 채널 트리가 설명된다. Hij'(p')는 수퍼프레임 I의 j'로 번호가 매겨진 변조 심벌에 있는 호핑 포트 p'에 할당되는 주파수를 표시하며, 여기서 j'는 긴 데이터 세그먼트에 있도록 강제된다. 여기서, p'는 0과 NFFT-NGUARD-1 사이의 인덱스이고 Hij'(p')는 NGUARD/2와 NFFT-NGUARD/2-1 사이의 값이며, Hij'(p')는 다음의 방정식에 의해 계산될 수 있다: Hij'(p') = NGUARD/2 + NBLOCK*(HijGLOBAL(k) + HijkSECTOR(p)) + (p' mod NBLOCK).

여기서,

는 호핑 포트 p'를 포함하는 호핑 포트 블록을 표시하고, k는 호핑 포트 p'를 포함하는 서브-포트 세트를 표시하고, j는 심벌 j'에 대응하는 수퍼프레임 내의 호핑 간격 인덱스를 표시한다. 호핑 간격 인덱스는 제어 세그먼트를 무시하고 수퍼프레임 내에서 순차적으로 카운트된다. 즉, 호핑 간격들 0 및 1은 수퍼프레임의 제 1 프레임에 속하고, 호핑 간격들 2 및 3은 수퍼프레임의 제 2 프레임에 속하며, 다른 호핑 간격들도 이러한 방식으로 그 다음 프레임들에 속하게 된다. HijkSECTOR(.)는 k번째 서브-포트 세트 내에 있는 호핑 포트 블록들을 치환하는 섹터-종속 함수이다. HijGLOBAL(k)는 (섹터-대-섹터 기준 또는 섹터-독립적 기준을 통해) 주파수 주위에서 서브-포트 세트들을 치환하는 함수이다.

HijSECTOR의 생성은 RLIntraCellCommonHopping의 상이한 값들에 대하여 개별적으로 설명될 수 있다. 먼저, RLIntraCellCommonHopping이 오프인 경우를 고려한다. 이러한 경우에, K는 서브-포트 세트들의 전체 개수이고 Nk는 k번째 서브-포트 세트에 있는 (가드 영역에 있는 호핑 포트 블록들을 제외하고) 호핑 포트 블록들의 개수라고 가정한다. 호핑 포트 블록들의 수는 호핑 포트들의 수를 NBLOCK으로 나눈 것이다. Boff로 표시되는 12-비트 수 [b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0]를 얻기 위해, 관심 있는 섹터의 SECTOR_PN_OFFSET은 수퍼프레임 인덱스 i의 12개의 LSB들과 비트별로 XOR 연산된다. 이것은 다음의 절차에 따라 치환들 HijkSECTOR(.)를 생성하기 위해 이용될 수 있다:

(2) 다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

(3) S'=[(Boff*32+j)*2654435761] mod 232를 찾는다. S는 32-비트 표현으로 S'의 비트-역전된 값으로 설정한다. S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

카운터 x를 0으로 초기화한다. K개의 카운터들 y0, y1,..., yK-1을 각각 0, N0, N0+N1, N0+N1+N2,..., N0+N1+...+NK-2로 초기화한다. (이러한 초기값들은 서브-포트 세트에 있는 가장 낮은 번호가 매겨진 호핑 포트 블록들에 대응한다.)

S1, S2 및 S3를 통해 시드된 파이스텔 네트워크의 출력 π(x)를 찾는다.

π(x)가 k번째 서브-포트 세트에 있는 호핑 포트 블록에 대응하면(즉, N0+N1+...+Nk-1<=π(x)<N0+N1+...+Nk-1+Nk이면),

HijkSECTOR(k)=π(x)로 설정하고,

1만큼 yk를 증가시킨다.

1만큼 카운터 x를 증가시킨다. x<NFFT이면 단계 4 내지 6을 반복하고, 그렇지 않으면 중지한다.

RLIntraCellCommonHopping이 온인 경우를 고려한다.

K는 서브-포트 세트들의 전체 개수이고 Nk는 가드 영역에 있는 호핑 포트 블록들을 제외하고 k번째 서브-포트 세트에 있는 호핑 포트 블록들의 개수라고 가정한다. 호핑 포트 블록들의 수는 호핑 포트들의 수를 NBLOCK으로 나눈 것이다.

Boff로 표시되는 12-비트 수 [b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0]를 얻기 위해, 섹터의 PN-오프셋은 수퍼프레임 인덱스 i의 12개의 LSB들과 비트별로 XOR 연산된다. 12-비트 수 [b11 b10 b9 b8 i7 i6 i5 b4 b3 b2 b1 b0]은 Bon으로 표시되며, 여기서 i7 i6 i5는 수퍼프레임 인덱스 i의 7번째, 6번째 및 5번째 비트들이다.

RLIntraCellCommonHopping이 온이면, Bon은 포트 세트 0의 일부가 아닌 서브-포트 세트들의 치환들 HijkSECTOR(.)를 생성하기 위해 사용될 수 있으며, Boff는 포트 세트 0의 일부인 서브-포트 세트들의 치환들 HijkSECTOR(.)를 생성하기 위해 사용될 수 있다. 동일한 셀의 두 개의 섹터들에 대한 SECTOR_PN_OFFSET은 세 개의 비트 위치들, 즉, 인덱스 5, 6 및 7을 가지는 비트들에서 상이할 수 있다. 여기서, 비트 인덱스 0은 MSB에 대응하며, 비트 인덱스 11은 LSB에 대응한다.

포트 세트 0의 일부가 아닌 서브-포트 세트들에 대하여, HijkSECTOR(.)는 다음과 같은 절차에 따라서 생성될 수 있다:

NFFT<=2n인 가장 작은 정수 n을 찾는다. n이 짝수이면 |L|=n/2이고 n이 홀수이면 |L|=(n-1)/2이다.

다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

S'=[(Boff*32+j)*2654435761] mod 232를 찾는다. S는 32-비트 표현으로 S'의 비트-역전된 값으로 설정한다.

S1은 S의 |L|개의 LSB들, S2는 S의 제 2 |L|개의 LSB들, S3는 S의 제 3 |L|개의 LSB들로 설정한다. 다시 말하면, S1 = S mod 2|L|이고, S2 = (S-S1)/2|L| mod 2|L|이고, S3 = (S-S1-S22|L|)/22|L| mod 2|L|이다.

카운터 x를 0으로 초기화한다. K개의 카운터들 y0, y1,..., yK-1을 각각 0, N0, N0+N1, N0+N1+N2,..., N0+N1+...+NK-2로 초기화한다. 이러한 초기값들은 서브-포트 세트에 있는 가장 낮은 번호가 매겨진 호핑 포트 블록들에 대응한다.

π(x)가 k번째 서브-포트 세트에 있는 호핑 포트 블록에 대응하고(즉, N0+N1+...+Nk-1<=π(x)<N0+N1+...+Nk-1+Nk이고), k번째 서브-포트 세트가 포트 세트 0의 일부이면,

HijkSECTOR(k)=π(x)로 설정하고,

1만큼 yk를 증가시킨다.

포트 세트 0의 일부인 서브-포트 세트들에 대하여, HijkSECTOR(.)는 다음과 같은 절차에 따라서 생성될 수 있다:

다음과 같이 파이스텔 시드들(S1, S2, S3)을 설정한다:

π(x)가 k번째 서브-포트 세트에 있는 호핑 포트 블록에 대응하고(즉, N0+N1+...+Nk-1<=π(x)<N0+N1+...+Nk-1+Nk이고), k번째 서브-포트 세트가 111-포트 세트의 일부이면,

HijkSECTOR(k)=π(x)로 설정하고,

1만큼 yk를 증가시킨다.

HijGLOBAL(.)의 생성

HijGLOBAL(k)는 간섭 다이버시티에서의 손실이 없거나 또는 거의 없이 주파수 다이버시티를 증가시키는 방식으로 K개의 서브-포트 세트들을 치환할 수 있다. 이것은 다음과 같은 절차에 따라 이루어진다:

다음의 규칙에 따라 시드 S를 생성한다:

둘 이상의 포트 세트가 존재하면, S'=[(RLSectorHopSeed*4096*32+(i mod 4096)*32+j)*2654435761] mod 232이다.

오직 하나의 포트 세트가 존재한다면, S'=[(Boff*32+j)*2654435761] mod 232이다.

S는 32-비트 표현으로 S'의 비트-역전된 값이다.

두 개의 깊이(depth)-1 노드들(즉, 루트 노드의 아들 노드들)은 A 및 B로 라벨링될 수 있고, KA는 A의 자손들인 서브-포트 세트들의 개수일 수 있으며, KB는 B의 자손들인 서브-포트 세트들의 개수일 수 있다. (KA+KB=K).

{0, 1,..., KA-1}에 대한 치환들은 알파벳 순서대로 0부터 (KA!-1)까지 번호가 매겨져 리스트될 수 있으며, 여기서 k!은 임의의 양의 정수 k에 대한 곱 k(k-1)(k-2)...2를 표시한다. 예를 들어, KA=3이면, 순서는 0부터 5까지 번호가 매겨져 012, 021, 102, 120, 201, 210이 된다.

로 번호가 매겨진 치환은 A의 자손들인 서브-포트 세트들의 치환 PA가 되도록 선택될 수 있다.

유사하게, {KA, KA+1,..., KA+KB-1}에 대한 치환들은 알파벳 순서대로 0부터 (KB!-1)까지 번호가 매겨져 리스트될 수 있다. 예를 들어, KA=3이고 KA=2이면, 각각 0 및 1로 번호가 매겨진 상기 치환들은 34 및 43이다.

로 번호가 매겨진 치환은 B의 자손들인 서브-포트 세트들의 치환 PB가 되도록 선택될 수 있다.

세트 {A, B}에 대한 치환은 다음과 같이 결정된다:

j가 짝수이면, 치환은 S mod 2=0이면 AB가 될 수 있고, S mod 2=1이면 BA가 될 수 있다.

j가 홀수이면, 치환은 호핑 간격 j-1에서 선택된 치환의 반대가 될 수 있다.

서브-포트 세트들에 대한 전체 치환은 그에 따라 PAPB 또는 PBPA가 될 수 있다. 예를 들어, PA=021이고 PB=43이며 AB가 선택되면, 전체 치환은 02143이 될 수 있다. BA가 선택되면, 전체 치환은 43021이 될 것이다.

서브-포트 세트들의 치환이 완성되면, 함수 HijGLOBAL(k)은 치환 후에 서브-포트 세트에 있는 가장 낮은 번호가 매겨진 호핑 포트 블록의 위치로부터 치환시키기 전에 상기 서브-포트 세트에 있는 동일한 호핑 포트 블록의 위치를 감산함으로써 계산될 수 있다. 예를 들어, 서브-포트 세트 치환이 02143이면,

HijGLOBAL(0)=(0)-(0).

HijGLOBAL(1)=(N0+N2)-(N0).

HijGLOBAL(2)=(N0)-(N0+N1).

HijGLOBAL(3)=(N0+N2+N1+N4)-(N0+N1+N2).

HijGLOBAL(4)=(N0+N2+N1)-(N0+N1+N2+N3).

여기서, Nk는 k번째 서브-포트 세트에 있는 호핑 포트 블록들의 개수이다.

일 실시예에서, 랜덤 호핑 패턴들을 생성하기 위한 시스템 및 방법은 제 1 개수의 서브캐리어들과 제 2 개수의 호핑 포트들을 결정하는 과정을 포함한다. 호핑 포트들의 개수는 몇몇 서브캐리어들을 차지하는 가드 밴드들로 인하여 서브캐리어들의 개수보다 적을 수 있다. 상기 프로세스는 또한 위에서 설명된 바와 같이 제 3 개수의 시드들을 결정하는 과정을 포함할 수 있다. 상기 프로세서는 예컨대 위에서 설명된 바와 같이 파이스텔 네트워크를 이용하여 제 1 개수의 서브캐리어들, 제 2 개수의 호핑 포트들 및 제 3 개수의 시드들에 기반하여 적어도 하나의 호핑 패턴을 생성한다. 상기 시드들은 시스템 시간, 섹터 ID, 셀 ID 또는 이들의 조합에 기반하여 결정될 수 있다.

일 실시예에서, 생성된 호핑 패턴은 주파수 다이버시티를 보장하기 위해 빈번하게 업데이트되거나 또는 변경될 수 있다. 이러한 업데이트는 시스템 시간의 인자에 기반하여 이루어질 수 있다. 이러한 업데이트는 또한 미리 결정된 시간 주기마다 미리 결정된 양만큼 호핑 포트 엔티티의 서브캐리어 주파수를 변경하는 과정을 포함할 수 있다.

일 실시예에서, 호핑 포트들은 더 작은 호핑 포트들의 그룹으로 그룹화될 수 있으며, 각각의 그룹은 파이스텔 네트워크의 부분/유닛으로 제공되며, 그리하여 호핑 포트들의 각각의 더 작은 그룹에 대하여 적어도 하나의 호핑 패턴을 생성한다. 이러한 경우에, 각각의 서브캐리어 그룹은 동일한 또는 상이한 셀에 있는 상이한 섹터들에 대응할 수 있으며, 더 낮은 간섭을 받을 수 있다.

일 실시예에서, 호핑 포트들의 블록(예를 들어, 연속적인)이 사용자에게 할당될 수 있다. 채널 추정을 용이하게 하기 위해, 예를 들어, 상기 호핑 포트들의 블록에 대한 생성된 호핑 패턴은 인접한 주파수 서브캐리어들 및/또는 연속적인 주파수 서브캐리어들을 포함할 수 있다.

일 실시예에서, 호핑 포트들의 복수의 블록들이 사용자에게 할당될 수 있다. 상기 호핑 포트들의 블록들에 대한 대응하는 호핑 패턴들은 원하는 근접도(proximity)로 배치될 수 있다. 주파수 다이버시티 및 더 낮은 간섭을 보장하기 위해, 예를 들어, 상기 호핑 포트들의 블록들에 대한 호핑 패턴들은 서로에 대하여 떨어져 위치하도록 이루어질 수 있다. 그러나 상기 호핑 포트들의 블록들에 대한 호핑 패턴들이 서로에 대하여 너무 멀리 떨어져 있으면, 대역외(out of band) 방사가 증가할 수 있다.

일 실시예에서, 복수의 호핑 포트들에 대한 랜덤 호핑 패턴들을 생성하기 위한 방법은 트리의 제 1 계층(잎들)에서 차례대로 호핑 포트 엔티티들(호핑 포트 및/또는 호핑 포트들의 블록들)을 배치하는 단계 및 적어도 제 1 조건이 충족되면 하위 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환(swap)하여, 호핑 포트 엔티티들의 상위 계층을 생성하는 단계를 포함한다. 상기 프로세서는 적어도 제 2 조건이 충족되면 이러한 동작을 반복하고 상위 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환한다. 이러한 프로세서는 트리의 최상위(top)에 도달하고 랜덤 호핑 패턴이 생성될 때까지 반복된다. 호핑 포트 엔티티들은 적어도 하나의 연속적인 호핑 포트들의 블록을 포함할 수 있으며, 상기 연속적인 호핑 포트들의 블록은 연속적인 서브캐리어 주파수들의 블록에 대응할 수 있다.

예를 들어, 0, 1, 2 및 3으로 번호가 매겨진 호핑 포트 엔티티들의 세트를 고려한다. 가장 낮은 계층에서, 호핑 포트 쌍들 0-1 및 2-3이 존재한다. 제 1 조건, 예컨대 헤드가 나오도록 하는 동전 던지기가 하나의 쌍에 대하여 충족된다면, 상기 쌍은 교환된다. 예를 들어, 쌍 0-1은 교환되지 않을 수 있으나 쌍 2-3은 교환될 수 있으며, 그 결과 상위 계층에서 호핑 포트 엔티티들이 0-1 및 3-2가 된다. 이제, 상기 프로세스를 반복하여, 제 2 또는 동일한 조건이 충족된다면 상위 계층 쌍(0-1 및 3-2)이 교환된다. 예를 들어, 상위 계층 쌍이 교환될 수 있으며, 그 결과 호핑 패턴은 3, 2, 0 및 1이 된다. 임의의 수의 호핑 포트들을 가지는 임의의 수의 호핑 포트 엔티티들이 이러한 프로세스에 포함될 수 있다는 것을 유의하도록 한다.

제시된 실시예들은 다음과 같은 기술들 중 임의의 하나 또는 이들의 조합에 적용될 수 있다: 코드 분할 다중 액세스(CDMA) 시스템들, 다중-캐리어 CDMA(MC-CDMA), 광대역 CDMA(W-CDMA), 고속 다운링크 패킷 액세스(HSDPA), 시분할 다중 액세스(TDMA) 시스템들, 주파수 분할 다중 액세스(FDMA) 시스템들 및 직교 주파수 분할 다중 액세스(OFDMA) 시스템들.

여기에 설명된 시그널링 전송 기술들은 다양한 수단에 의해 구현될 수 있다. 예를 들어, 이러한 기술들은 하드웨어, 소프트웨어 또는 이들의 조합에 의해 구현될 수 있다. 하드웨어 구현에 있어서, 시그널링을 처리(예를 들어, 압축 및 인코딩)하기 위해 사용되는 프로세싱 유닛들은 하나 이상의 주문형 집적 회로(ASIC)들, 디지털 신호 처리기(DSP)들, 필드 프로그래밍 가능한 게이트 어레이(FPGA)들, 프로세서들, 제어기들, 마이크로-컨트롤러들, 마이크로프로세서들, 여기에 설명된 기능들을 수행하기 위해 설계된 다른 전자 유닛들 또는 이들의 조합으로 구현될 수 있다. 상기 시그널링을 디코딩 및 압축해제하기 위해 사용되는 프로세싱 유닛들은 또한 하나 이상의 ASIC들, DSP들 등을 통해 구현될 수 있다.

소프트웨어 구현에 있어서, 시그널링 전송 기술들은 여기서 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 기능들 등)을 통해 구현될 수 있다. 소프트웨어 코드들은 메모리 유닛(예를 들어, 도 2의 메모리 유닛(252 또는 292))에 저장되고 프로세서(예를 들어, 제어기(250 또는 290))에 의해 실행될 수 있다. 메모리 유닛은 프로세서 내부에 또는 프로세서 외부에서 구현될 수 있다.

제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims

랜덤 호핑(hopping) 패턴들을 생성하기 위한 방법으로서,

제 1 개수의 서브캐리어들을 결정하는 단계;

제 2 개수의 호핑 포트들을 결정하는 단계;

제 3 개수의 시드(seed)들을 결정하는 단계; 및

상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 사용하여 적어도 하나의 호핑 패턴을 생성하는 단계를 포함하는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 시스템 시간에 기반하여 결정되는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 섹터 ID에 기반하여 결정되는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 셀 ID에 기반하여 결정되는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 1 개수 및 상기 제 2 개수는 상이한, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 호핑 패턴을 변경하는 단계를 더 포함하는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 2 개수의 호핑 포트들을 호핑 포트들의 더 작은 그룹들로 그룹화하는 단계; 및

상기 호핑 포트들의 더 작은 그룹들에 대한 호핑 패턴이 디스조인트(disjoint)되도록, 호핑 포트들의 각각의 더 작은 그룹에 대한 적어도 하나의 호핑 패턴을 생성하는 단계를 더 포함하는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 2 개수의 호핑 포트들의 블록을 사용자에게 할당하는 단계; 및

상기 호핑 포트들의 블록에 대한 호핑 패턴이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 블록에 대한 적어도 하나의 호핑 패턴을 생성하는 단계를 더 포함하는, 랜덤 호핑 패턴 생성 방법.
제 8 항에 있어서,

상기 호핑 포트들의 블록에 대한 상기 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 랜덤 호핑 패턴 생성 방법.
제 1 항에 있어서,

상기 제 2 개수의 호핑 포트들의 복수의 블록들을 사용자에게 할당하는 단계; 및

상기 호핑 포트들의 블록들에 대한 호핑 패턴들이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 각각의 블록에 대한 적어도 하나의 호핑 패턴을 생성하는 단계를 더 포함하는, 랜덤 호핑 패턴 생성 방법.
제 10 항에 있어서,

상기 호핑 포트들의 적어도 하나의 블록에 대한 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 랜덤 호핑 패턴 생성 방법.
복수의 호핑 포트들에 대한 랜덤 호핑 패턴들을 생성하기 위한 방법으로서,

적어도 제 1 조건이 충족되면 제 1 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환(swap)함으로써, 호핑 포트 엔티티들의 제 2 계층을 생성하는 단계 - 상기 제 2 계층은 상기 제 1 계층보다 상위 계층임 -;

적어도 제 2 조건이 충족되면 상기 제 2 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환하는 단계; 및

상기 이전 동작들을 반복함으로써, 랜덤 호핑 패턴을 생성하는 단계를 포함하는, 랜덤 호핑 패턴 생성 방법.
제 12 항에 있어서,

상기 호핑 포트 엔티티들은 연속적인 호핑 포트들의 적어도 하나의 블록을 포함하는, 랜덤 호핑 패턴 생성 방법.
랜덤 호핑 패턴들을 생성하도록 프로그래밍된 적어도 하나의 프로세서로서,

제 1 개수의 서브캐리어들을 결정하기 위한 수단;

제 2 개수의 호핑 포트들을 결정하기 위한 수단;

제 3 개수의 시드들을 결정하기 위한 수단; 및

상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 수신하고, 상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 사용하여 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 포함하는, 프로세서.
제 14 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 시스템 시간에 기반하여 결정되는, 프로세서.
제 14 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 섹터 ID에 기반하여 결정되는, 프로세서.
제 14 항에 있어서,

상기 제 3 개수의 시드들 중 적어도 하나는 셀 ID에 기반하여 결정되는, 프로세서.
제 14 항에 있어서,

상기 제 1 개수 및 상기 제 2 개수는 상이한, 프로세서.
제 14 항에 있어서,

상기 호핑 패턴을 변경하기 위한 수단을 더 포함하는, 프로세서.
제 14 항에 있어서,

상기 제 2 개수의 호핑 포트들을 호핑 포트들의 더 작은 그룹들로 그룹화하기 위한 수단; 및

상기 호핑 포트들의 더 작은 그룹들에 대한 호핑 패턴이 디스조인트되도록, 호핑 포트들의 각각의 더 작은 그룹에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 프로세서.
제 14 항에 있어서,

상기 제 2 개수의 호핑 포트들의 블록을 사용자에게 할당하기 위한 수단; 및

상기 호핑 포트들의 블록에 대한 호핑 패턴이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 블록에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 프로세서.
제 19 항에 있어서,

상기 호핑 포트들의 블록에 대한 상기 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 프로세서.
제 14 항에 있어서,

상기 제 2 개수의 호핑 포트들의 복수의 블록들을 사용자에게 할당하기 위한 수단; 및

상기 호핑 포트들의 블록들에 대한 호핑 패턴들이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 각각의 블록에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 프로세서.
제 23 항에 있어서,

상기 호핑 포트들의 적어도 하나의 블록에 대한 상기 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 프로세서.
복수의 호핑 포트들에 대한 랜덤 호핑 패턴들을 생성하도록 프로그래밍된 적어도 하나의 프로세서로서,

적어도 제 1 조건이 충족되면 제 1 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환함으로써, 호핑 포트 엔티티들의 제 2 계층을 생성하기 위한 수단 - 상기 제 2 계층은 상기 제 1 계층보다 상위 계층임 -;

적어도 제 2 조건이 충족되면 상기 제 2 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환하기 위한 수단; 및

상기 이전 동작들을 반복함으로써, 랜덤 호핑 패턴을 생성하기 위한 수단을 포함하는, 프로세서.
제 25 항에 있어서,

상기 호핑 포트 엔티티들은 연속적인 호핑 포트들의 적어도 하나의 블록을 포함하는, 프로세서.
랜덤 호핑 패턴들을 생성하기 위한 장치로서,

제 1 개수의 서브캐리어들을 결정하기 위한 수단;

제 2 개수의 호핑 포트들을 결정하기 위한 수단;

제 3 개수의 시드들을 결정하기 위한 수단; 및

상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 수신하고, 상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 사용하여 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

시스템 시간에 기반하여 상기 제 3 개수의 시드들 중 적어도 하나를 결정하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

섹터 ID에 기반하여 상기 제 3 개수의 시드들 중 적어도 하나를 결정하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

셀 ID에 기반하여 상기 제 3 개수의 시드들 중 적어도 하나를 결정하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

상기 제 1 개수 및 상기 제 2 개수는 상이한, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

상기 호핑 패턴을 변경하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

상기 제 2 개수의 호핑 포트들을 호핑 포트들의 더 작은 그룹들로 그룹화하기 위한 수단; 및

상기 호핑 포트들의 더 작은 그룹들에 대한 호핑 패턴이 디스조인트되도록, 호핑 포트들의 각각의 더 작은 그룹에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

상기 제 2 개수의 호핑 포트들의 블록을 사용자에게 할당하기 위한 수단; 및

상기 호핑 포트들의 블록에 대한 호핑 패턴이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 블록에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 34 항에 있어서,

상기 호핑 포트들의 블록에 대한 상기 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 랜덤 호핑 패턴 생성 장치.
제 27 항에 있어서,

상기 제 2 개수의 호핑 포트들의 복수의 블록들을 사용자에게 할당하기 위한 수단; 및

상기 호핑 포트들의 블록들에 대한 호핑 패턴들이 인접한 주파수 서브캐리어들을 포함하도록, 상기 호핑 포트들의 각각의 블록에 대한 적어도 하나의 호핑 패턴을 생성하기 위한 수단을 더 포함하는, 랜덤 호핑 패턴 생성 장치.
제 36 항에 있어서,

상기 호핑 포트들의 적어도 하나의 블록에 대한 상기 호핑 패턴은 연속적인 주파수 서브캐리어들을 포함하는, 랜덤 호핑 패턴 생성 장치.
복수의 호핑 포트들에 대한 랜덤 호핑 패턴들을 생성하기 위한 장치로서,

적어도 제 1 조건이 충족되면 제 1 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환함으로써, 호핑 포트 엔티티들의 제 2 계층을 생성하기 위한 수단 - 상기 제 2 계층은 상기 제 1 계층보다 상위 계층임 -;

적어도 제 2 조건이 충족되면 상기 제 2 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환하기 위한 수단; 및

상기 이전 동작들을 반복하여, 랜덤 호핑 패턴을 생성하기 위한 수단을 포함하는, 랜덤 호핑 패턴 생성 장치.
제 38 항에 있어서,

상기 호핑 포트 엔티티들은 연속적인 호핑 포트들의 적어도 하나의 블록을 포함하는, 랜덤 호핑 패턴 생성 장치.
랜덤 호핑 패턴들을 생성하기 위한 방법을 구현하기 위한 수단을 포함하는 컴퓨터-판독 가능 매체로서, 상기 방법은,

제 1 개수의 서브캐리어들을 결정하는 단계;

제 2 개수의 호핑 포트들을 결정하는 단계;

제 3 개수의 시드들을 결정하는 단계; 및

상기 제 1 개수의 서브캐리어들, 상기 제 2 개수의 호핑 포트들 및 상기 제 3 개수의 시드들을 사용하여 적어도 하나의 호핑 패턴을 생성하는 단계를 포함하는, 컴퓨터-판독 가능 매체.
복수의 호핑 포트들에 대한 랜덤 호핑 패턴들을 생성하기 위한 방법을 구현하기 위한 수단을 포함하는 컴퓨터-판독 가능 매체로서, 상기 방법은,

적어도 제 1 조건이 충족되면 제 1 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환함으로써, 호핑 포트 엔티티들의 제 2 계층을 생성하는 단계 - 상기 제 2 계층은 상기 제 1 계층보다 상위 계층임 -;

적어도 제 2 조건이 충족되면 상기 제 2 계층에서 호핑 포트 엔티티들의 각각의 쌍을 교환하는 단계; 및

상기 이전 동작들을 반복함으로써, 랜덤 호핑 패턴을 생성하는 단계를 포함하는, 컴퓨터-판독 가능 매체.