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KR100935197B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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KR100935197B1
KR100935197B1 KR1020080008623A KR20080008623A KR100935197B1 KR 100935197 B1 KR100935197 B1 KR 100935197B1 KR 1020080008623 A KR1020080008623 A KR 1020080008623A KR 20080008623 A KR20080008623 A KR 20080008623A KR 100935197 B1 KR100935197 B1 KR 100935197B1
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spacer
forming
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gate
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문옥민
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 콘택 형성방법 형성방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계와, 상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계와, 상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계와, 상기 스페이서용 제2절연막을 제거하는 단계와, 상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계와, 상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계와, 상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 도전막을 매립하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택 형성방법{Method for forming of semiconductor device}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 콘택의 공정 마진을 확보할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
고집적화된 반도체 소자를 구현함에 있어서 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들 간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에, 반도체 제조 공정에서는 하부 패턴과 상부 패턴 간의 안정적인 콘택을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그콘택(landing plug contact)를 형성하고 있다.
이하에서는, 도 1a 내지 도 1d를 참조하여 종래의 SAC 공정에 따른 반도체 소자의 랜딩플러그콘택 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 소자분리막(110)이 형성된 반도체기판(100) 상부에 게이트(120)를 형성한다.
그런다음, 상기 게이트(120)를 포함한 반도체기판 상에 게이트 스페이서용 질화막(130) 및 게이트 스페이서 산화막(140)을 순차적으로 형성한다.
도 1b를 참조하면, 상기 반도체기판의 주변 지역(미도시)에만 상기 게이트 스페이서 산화막(140)이 존재하도록 셀(cell) 지역(101)에 형성된 게이트 스페이서 산화막을 선택적으로 제거한다.
도 1c를 참조하면, 상기 게이트 스페이서 산화막이 제거된 반도체기판의 셀 지역에 셀 스페이서 질화막(150)을 증착한다. 그런다음, 상기 셀 스페이서 질화막 상에 상기 게이트를 덮도록 층간절연막(160)을 증착한다.
도 1d를 참조하면, 상기 셀 지역(101)의 상기 층간절연막(160)과 셀 스페이서 질화막(150)을 식각하여 셀 지역에 콘택홀을 형성한다.
이후, 도시하지는 않았으나, 상기 콘택홀 내에 도전막을 매립하여 종래 기술에 따른 랜딩플러그콘택을 형성한다.
그런데, 반도체 소자의 고집적화가 진행됨에 따라, 게이트 간의 간격이 점점 작아지게 되면서 게이트 양측벽에 형성되는 스페이서들의 두께가 점점 증가하고 있다.
이러한 현상은, 상기 자기정렬콘택 공정을 통한 랜딩플러그콘택 형성시 공정의 마진 확보를 어렵게 하고 있다.
구체적으로, 스페이서들로 인하여 게이트들 간의 간격이 감소된 상태에서 랜딩플러그콘택 형성 공정을 진행하게 되면 콘택의 면적 부족 현상이 발생하게 되면서, 이로 인해, 콘택이 완전하게 오픈(open) 되지 않는 현상인, 낫-오픈 현상이 나 타나게 되고, 그래서, 소자의 수율 저하 및 특성 저하로 이어질 수 있다.
한편, 상기 층간절연막의 식각 공정시, 도 1d에 도시된 바와 같이, 상기 소자분리막(110) 내에 형성된 게이트의 측면 부분에 소자분리막이 노출하는 현상(170)이 나타나고 있는데, 이처럼 노출된 소자분리막(170) 부분은 후속의 세정 공정에 의해 조금씩 소실하게 되면서, 게이트들 간의 쇼트 발생을 유발시킨다.
본 발명은 콘택의 면적을 증가시킬 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 소자분리막의 소실을 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 다른 목적이 있다.
본 발명은 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계; 상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계; 상기 스페이서용 제2절연막을 제거하는 단계; 상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계; 상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계; 상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 포함하는 것을 특징으로 한다.
상기 도전 패턴은 게이트로 형성하는 것을 특징으로 한다.
상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 한다.
상기 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 한다.
상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되는 것을 특징으로 한다.
상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 한다.
또한, 본 발명은, 셀 지역 및 주변 지역으로 구획되며, 상기 각 지역에 활성 영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 셀 지역의 활성영역 내에 홈을 형성하는 단계; 상기 홈을 포함하여 상기 반도체기판 상부에 게이트를 형성하 는 단계; 상기 게이트가 형성된 반도체기판의 표면 상부에 게이트 스페이서용 제1절연막과 게이트 스페이서용 제2절연막을 순차적으로 형성하는 단계; 상기 셀 지역의 게이트 스페이서용 제2절연막을 제거하는 단계; 상기 셀 지역의 게이트 스페이서용 제2절연막 제거시 노출된 게이트 스페이서용 제1절연막이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 셀 지역 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계; 상기 스페이서 형태의 게이트 스페이서용 제1절연막 및 식각된 소자분리막 부분을 포함한 셀 지역의 반도체기판 표면 상부에 셀 스페이서용 절연막을 형성하는 단계; 상기 셀 스페이서용 절연막을 포함하여 상기 주변 지역의 게이트 스페이서용 제2절연막 상부에 층간절연막을 형성하는 단계; 상기 셀 지역의 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 한다.
상기 게이트 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 한다.
상기 게이트 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 한다.
상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리 막 부분이 반도체기판 부분 보다 더 깊게 식각되도록 수행하는 것을 특징으로 한다.
상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 셀 스페이서용 절연막은 질화막으로 형성하는 것을 특징으로 한다.
본 발명은 게이트 스페이서 질화막을 스페이서 형태로 잔류시키기 위한 식각 공정을 진행함으로써, 게이트 양측벽에 잔류되는 상기 게이트 스페이서 질화막의 두께를 감소시킬 수 있다
따라서, 본 발명은 게이트 스페이서 질화막의 두께 감소로 인하여 콘택홀의 면적을 증가시킬 수 있고, 그래서, 콘택홀의 낫-오픈 현상을 억제할 수 있다.
또한, 본 발명은 소자분리영역에 형성된 게이트의 측면 부분에 셀 스페이서 질화막이 형성되기 때문에 후속의 세정 공정시 게이트의 측면과 접하는 소자분리막 부분이 소실되는 것을 방지할 수 있다.
따라서, 본 발명은 게이트와의 쇼트 현상을 방지할 수 있다.
본 발명은, 도전 패턴인 게이트를 포함하여 반도체기판 상에 이중막으로 형성된 스페이서용 절연막 중에서 상기 도전 패턴 양측벽에 스페이서 형태로 잔류시 키기 위하여 스페이서용 제1절연막인 게이트 스페이서 질화막을 식각하는 공정시, 도전 패턴들 사이의 소자분리막 부분과 반도체기판 부분을 일정 깊이 식각한다.
이 상태에서, 스페이서용 제3절연막인 셀 스페이서 질화막과 층간절연막을 증착한 후, 상기 층간절연막을 식각하여 콘택홀을 형성한다.
이렇게 하면, 상기 층간절연막의 식각 공정시 소자분리영역 상에 형성된 게이트의 측면 부분과 접하는 소자분리막 부분이 셀 스페이서 질화막이 남겨지게 된다.
이처럼, 본 발명은 상기 소자분리영역에 형성된 게이트의 측면 부분에 셀 스페이서 질화막이 남겨지게 되면서 후속의 세정 공정시 상기 소자분리영역 상에 형성된 게이트의 측면 부분과 접하는 소자분리막 부분이 소실되는 현상을 방지할 수 있게 된다.
따라서, 본 발명은 게이트들 간의 쇼트 현상을 방지할 수 있다.
또한, 본 발명은 게이트 양측벽에 스페이서 형태로 잔류시키기 위한 스페이서용 제1절연막인 게이트 스페이서 질화막의 식각 공정으로 상기 게이트 양측벽에 형성된 게이트 스페이서 질화막의 두께가 감소시킬 수 있다.
이처럼, 본 발명은 게이트 스페이서 질화막의 두께 감소로 인하여 콘택홀의 면적을 증가시킬 수 있고, 그래서, 콘택홀의 낫-오픈 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 셀 지역(201) 및 주변 지역(202)으로 구획되며, 상기 각 지역에 소자분리영역 및 활성영역을 갖는 반도체기판의 소자분리영역 내에 공지된 공정에 따라 소자분리막(210)을 형성한다.
그런다음, 상기 셀 지역(201)의 활성영역 부분을 식각하여 홈을 형성한다.
여기서, 상기 소자분리막을 리세스(recess)하는 공정을 진행하여 상기 홈을 돌기형 형태로 형성할 수 있다.
다음으로, 상기 홈을 포함하여 반도체기판 상에 도전 패턴(220)을 형성한다.
바람직하게는, 상기 홈을 포함한 반도체기판(200) 상부에 게이트 절연막(221)과 폴리실리콘막(222) 및 게이트 금속막(223), 게이트 하드마스크막(224)의 적층막으로 이루어진 게이트(220)를 형성한다.
도 2b를 참조하면, 상기 게이트(220)를 포함한 반도체기판(200)의 표면 상부에 게이트 스페이서용 제1절연막(230)과 게이트 스페이서용 제2절연막(240)을 순차적으로 형성한다.
상기 게이트 스페이서용 제1절연막(230)은 질화막으로 형성하고, 상기 게이트 스페이서용 제2절연막(240)은 산화막으로 형성한다.
상기 산화막으로 이루어진 게이트 스페이서용 제2절연막(240)은 상기 주변 지역(202)의 스페이서 역할을 하게 되며, 상기 질화막으로 이루어진 게이트 스페이서용 제1절연막(230)은 상기 셀 지역(201)에 형성된 게이트 스페이서용 제2절연 막(240)을 식각하는 공정시 소자분리막 부분이 소실되는 것을 방지하는 역할을 한다.
도 2c를 참조하면, 상기 게이트 스페이서용 제2절연막(240) 상에 상기 셀 지역(202)을 노출시키는 마스크 패턴(M)을 형성한 후, 상기 마스크 패턴(M)에 의해 노출된 상기 셀 지역(201)의 게이트 스페이서용 제2절연막을 제거한다.
도 2d를 참조하면, 상기 셀 지역의 스페이서용 제2절연막 제거시 노출된 셀 지역(201)의 게이트 스페이서용 제1절연막(230)이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 스페이서용 제1절연막(230)을 식각함과 아울러 상기 게이트들 사이의 소자분리막(210) 부분 및 반도체기판(200) 부분을 일정 깊이 식각한다.
상기 게이트 스페이서용 제1절연막(230)의 식각시 게이트(220) 양측벽에 형성된 게이트 스페이서용 제1절연막 부분도 일부 식각되어진다.
상기 소자분리막(210)과 반도체기판(200) 부분을 식각할 때, 상기 소자분리막 (210)부분이 반도체기판(200) 보다 더 깊게 식각되도록 진행한다.
그런다음, 상기 식각된 소자분리막 부분이 더 식각되어 지도록 상기 식각된 소자분리막(210) 및 반도체기판에(200) 대해 습식 식각 공정을 수행한다.
도 2e를 참조하면, 상기 스페이서 형태의 게이트 스페이서용 제1절연막(230) 및 식각된 소자분리막(210) 부분을 포함하여 셀 지역(201)의 반도체기판 상에 질화막의 셀 스페이서용 절연막(250)을 형성한다.
바람직하게, 상기 소자분리막(210)의 식각에 의해 노출된 게이트 폴리실리콘 막의 측면 부분(222a)을 포함하여 상기 식각된 소자분리막(210) 부분 및 상기 게이트의 전면에 셀 스페이서용 절연막(250)을 형성한다.
그런다음, 상기 마스크 패턴을 제거한 상태에서 상기 셀 스페이서용 절연막(250)을 포함하여 상기 주변 지역(202)의 게이트 스페이서용 제2절연막(240) 상에 층간절연막(260)을 형성한다.
도 2f를 참조하면, 상기 셀 지역(201)의 층간절연막(260)을 식각하여 콘택 영역을 한정하는 콘택홀을 형성한다. 이때, 상기 셀 스페이서용 절연막(250) 부분도 같이 식각되어져 콘택홀의 저면 부분을 완전히 노출시킨다.
그리고, 상기 셀 스페이서용 절연막(250)은 상기 소자분리막의 식각 공정에 의해 노출된 게이트 폴리실리콘막의 측면(222a) 부분을 포함하여 상기 게이트 스페이서용 제1절연막(230) 상에 스페이서 형태로 잔류하게 된다.
그런다음, 상기 콘택홀을 형성하기 위한 식각 공정시 발생된 잔류물을 제거하기 위한 세정 공정을 수행한다.
종래의 기술에서는 상기 세정 공정시 폴리실리콘막의 측면(222a) 부분과 접하는 소자분리막 부분이 소실되는 현상이 나타났는데, 본 발명에서는 상기 폴리실리콘막의 측면(222a)에 질화막의 셀 스페이서용 절연막(250)이 보호하고 있으므로, 이로 인해, 상기 소자분리막이 소실되는 현상은 나타나지 않는다.
다음으로, 상기 셀 지역의 콘택홀을 포함하여 상기 게이트(120)를 덮도록 콘택용 도전막을 증착한 후, 상기 도전막을 식각하여 상기 셀 지역의 콘택홀 내에 본 발명의 실시예에 따른 콘택(280)을 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 랜딩플러그콘택 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210: 소자분리막
220: 게이트 230: 게이트 스페이서용 제1절연막
240: 게이트 스페이서용 제2절연막 250: 셀 스페이서용 절연막
260: 층간절연막 290: 콘택

Claims (15)

  1. 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계;
    상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계;
    상기 스페이서용 제2절연막을 제거하는 단계;
    상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계;
    상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계;
    상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 스페이서용 제3절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 도전 패턴은 게이트로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제 1 항에 있어서,
    상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제 1 항에 있어서,
    상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전,
    상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제 1 항에 있어서,
    상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 셀 지역 및 주변 지역으로 구획되며, 상기 각 지역에 활성 영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 셀 지역의 활성영역 내에 홈을 형성하는 단계;
    상기 홈을 포함하여 상기 반도체기판 상부에 게이트를 형성하는 단계;
    상기 게이트가 형성된 반도체기판의 표면 상부에 게이트 스페이서용 제1절연막과 게이트 스페이서용 제2절연막을 순차적으로 형성하는 단계;
    상기 셀 지역의 게이트 스페이서용 제2절연막을 제거하는 단계;
    상기 셀 지역의 게이트 스페이서용 제2절연막 제거시 노출된 게이트 스페이서용 제1절연막이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 셀 지역 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계;
    상기 스페이서 형태의 게이트 스페이서용 제1절연막 및 식각된 소자분리막 부분을 포함한 셀 지역의 반도체기판 표면 상부에 셀 스페이서용 절연막을 형성하는 단계;
    상기 셀 스페이서용 절연막을 포함하여 상기 주변 지역의 게이트 스페이서용 제2절연막 상부에 층간절연막을 형성하는 단계;
    상기 셀 지역의 층간절연막 및 상기 셀 스페이서용 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제 9 항에 있어서,
    상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  11. 제 9 항에 있어서,
    상기 게이트 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  12. 제 9 항에 있어서,
    상기 게이트 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  13. 제 9 항에 있어서,
    상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는,
    상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  14. 제 9 항에 있어서,
    상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 셀 스페이서용 절연막을 형성하는 단계 전,
    상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  15. 제 9 항에 있어서,
    상기 셀 스페이서용 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR20060014672A (ko) * 2004-08-11 2006-02-16 삼성전자주식회사 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들
KR20060127515A (ko) * 2005-06-07 2006-12-13 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법

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