KR100923762B1 - Method for fabricating gate oxide of semiconductor device - Google Patents
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Abstract
본 발명은 게이트 산화막을 형성하기 전에 기판 표면내에 일정 농도의 질소 이온을 주입하여 게이트 산화막과 기판과의 계면 특성을 높여 신뢰성을 높일 수 있도록한 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 반도체 기판의 표면내에 질소 이온 주입층을 형성하고 질소 원자가 반도체 기판 내로 치환되도록 하는 단계; 반도체 기판의 표면에 게이트 산화막을 성장시키고 비정질 실리콘층을 형성하는 단계; 열처리 공정으로 상기 비정실 실리콘의 그레인 사이즈를 크게 한 후에 질소 이온을 주입하여 확산시키는 단계; 비정질 실리콘층을 선택적으로 패터닝하여 게이트 산화막과 계면에 질소 이온이 집중된 계면 영역이 위치하도록 게이트 전극을 형성하는 단계를 포함한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate oxide film of a semiconductor device in which a certain concentration of nitrogen ions are implanted into a surface of a substrate before forming the gate oxide film, thereby improving reliability by increasing an interface property between the gate oxide film and the substrate. Forming a nitrogen ion implantation layer in the surface and allowing nitrogen atoms to be substituted into the semiconductor substrate; Growing a gate oxide film on the surface of the semiconductor substrate and forming an amorphous silicon layer; Increasing the grain size of the amorphous silicon by a heat treatment process and then injecting and diffusing nitrogen ions; Selectively patterning the amorphous silicon layer to form a gate electrode such that an interface region in which nitrogen ions are concentrated at an interface with the gate oxide film is positioned.
게이트 산화막, 미세 소자, CMOS, 질소 이온 주입층Gate oxide, fine element, CMOS, nitrogen ion implantation layer
Description
도 1a내지 도 1h는 본 발명에 따른 반도체 소자의 게이트 산화막 형성을 위한 공정 단면도1A to 1H are cross-sectional views of a process for forming a gate oxide film of a semiconductor device according to the present invention.
도 2는 본 발명에 따른 게이트 산화막의 질소 이온의 분포 특성 그래프
2 is a graph of distribution characteristics of nitrogen ions in the gate oxide film according to the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
11. 반도체 기판 12. 소자 격리층11.
13. 버퍼 산화막 14. 질소 이온 주입층13.
15. 산화막 16. 비정질 폴리 실리콘15.
17. 폴리 실리콘내의 질소 이온 주입 영역17. Nitrogen ion implantation region in polysilicon
18. 질소 이온 확산 영역 19. 계면 영역18. Nitrogen
20. 산화막
20. Oxide
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 게이트 산화막을 형성하기 전에 기판 표면 내에 일정 농도의 질소 이온을 주입하여 게이트 산화막과 기판과의 계면 특성을 높여 신뢰성을 높일 수 있도록 한 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices. Specifically, prior to forming a gate oxide film, a gate of a semiconductor device in which a certain concentration of nitrogen ions are implanted into a surface of a substrate to increase reliability by increasing an interface property between the gate oxide film and a substrate. It relates to an oxide film forming method.
반도체 소자가 고집적화 및 미세화됨에 따라 양호한 특성의 초박막 게이트 산화막을 형성하는 것이 요구되고 있다. As semiconductor devices become highly integrated and miniaturized, it is required to form ultra-thin gate oxide films having good characteristics.
이하에서 종래 기술의 반도체 소자의 게이트 산화막의 제조 공정에 관하여 설명한다.Hereinafter, the manufacturing process of the gate oxide film of the semiconductor element of the prior art is demonstrated.
종래 기술에서는 게이트 유전체를 형성하는 방법으로 퍼니스 등을 사용하여 순수 열 산화막(thermal oxide)을 성장시켜서 사용해 왔다.In the prior art, a pure thermal oxide film is grown by using a furnace or the like as a method of forming a gate dielectric.
그러나 소자가 발달하면서 게이트 선폭이 0.13 및 0.15㎛ 이하의 기술에서는 얇은 게이트 산화막(13~20Å의 두께)의 사용이 필수적이다.However, as the device develops, the use of a thin gate oxide film (thickness of 13 to 20 microseconds) is essential in a technique having a gate line width of 0.13 and 0.15 mu m or less.
그 이유는 낮은 동작 전압 특성에서의 구동 전류(driving current)가 요구되는데 구동 전류는 게이트 산화막의 유전율 및 두께에 영향을 받는다.The reason is that a driving current at a low operating voltage characteristic is required, and the driving current is influenced by the dielectric constant and thickness of the gate oxide film.
13~25Å 두께의 열 산화막의 사용은 핫 캐리어(hot carrier)와 TDDB(Time Dependent Dielectric Breakdown)등의 각종 신뢰성 측면과 유전체의 터널링(dielectric turneling)으로 인한 누설 전류 특성에도 문제가 된다.The use of a thermal oxide film with a thickness of 13 to 25 kHz is also a problem in various reliability aspects such as hot carrier and time dependent dielectric breakdown (TDDB) and leakage current characteristics due to dielectric turneling of the dielectric.
또한, PMOS 트랜지스터의 형성에 있어 보론 침투(boron penetration) 등의 영향으로 동작 전압 이전에 누설 현상이 발생이 일어날 수 있다.In addition, in the formation of the PMOS transistor, leakage may occur before the operating voltage due to boron penetration or the like.
여기서, 보론 침투 현상은 게이트 전극 형성 이후 각 이온 주입 및 열공정으로 인하여 폴리 게이트에 있는 보론이 게이트 산화막을 뚫고 기판으로 확산(diffusion)되어 소자 특성에 악영향을 주는 것을 말한다.Here, the boron penetration phenomenon means that boron in the poly gate is diffused through the gate oxide layer to the substrate due to each ion implantation and thermal process after the gate electrode is formed, thereby adversely affecting device characteristics.
이와 같은 종래 기술의 반도체 소자의 게이트 산화막의 제조 방법은 다음과 같은 문제점이 있다.Such a method of manufacturing a gate oxide film of a semiconductor device of the prior art has the following problems.
종래 기술에서는 이러한 문제를 해결하기 위하여 나이트라이드 산화막을 게이트 절연막으로 사용하기도 하는데, 이는 산화 공정(oxidation)시에 열처리 분위기를 N2, NO 가스의 농도를 조절하여 나이트라이드 산화막을 형성하지만 산화막 내에 이상적인 질소 분포를 유지하기는 어렵다.In order to solve this problem in the prior art, a nitride oxide film is used as a gate insulating film, which forms a nitride oxide film by adjusting the concentration of N 2 and NO gas in a heat treatment atmosphere during oxidation, but is ideal in the oxide film. It is difficult to maintain a nitrogen distribution.
또한, 최근 고유전 상수값(high-K)을 갖는 유전체를 사용하는 방법이 제시되고 있지만, 고유전 물질로 사용되는 ZrO2, HfO2등의 물질은 양산 적용에 어려움이 있다.
In addition, recently, a method of using a dielectric having a high dielectric constant (high-K) has been proposed, but materials such as ZrO 2 and HfO 2 used as high dielectric materials have difficulty in mass production.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 산화막 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 게이트 산화막을 형성하기 전에 기판 표면내에 일정 농도의 질소 이온을 주입하여 게이트 산화막과 기판과의 계면 특성을 높여 신뢰성을 높일 수 있도록 한 반도체 소자의 게이트 산화막 형성 방법을 제공하 는데 그 목적이 있다.
The present invention has been made to solve such a problem of the gate oxide film forming process of the semiconductor device of the prior art, and before the gate oxide film is formed, a certain concentration of nitrogen ions are implanted into the surface of the substrate to interface with the gate oxide film. It is an object of the present invention to provide a method for forming a gate oxide film of a semiconductor device capable of increasing reliability by increasing the reliability thereof.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 기판의 표면내에 질소 이온 주입층을 형성하고 질소 원자가 반도체 기판 내로 치환되도록 하는 단계; 반도체 기판의 표면에 게이트 산화막을 성장시키고 비정질 실리콘층을 형성하는 단계; 열처리 공정으로 상기 비정실 실리콘의 그레인 사이즈를 크게 한 후에 질소 이온을 주입하여 확산시키는 단계; 비정질 실리콘층을 선택적으로 패터닝하여 게이트 산화막과 계면에 질소 이온이 집중된 계면 영역이 위치하도록 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a gate oxide film of a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a nitrogen ion implantation layer in the surface of the semiconductor substrate and the nitrogen atom is substituted into the semiconductor substrate; Growing a gate oxide film on the surface of the semiconductor substrate and forming an amorphous silicon layer; Increasing the grain size of the amorphous silicon by a heat treatment process and then injecting and diffusing nitrogen ions; And selectively patterning the amorphous silicon layer to form a gate electrode such that an interface region in which nitrogen ions are concentrated at an interface with the gate oxide film is positioned.
본 발명의 다른 목적, 특성 및 이점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of the embodiments.
본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법에 관한 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the method for forming a gate oxide film of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a내지 도 1h는 본 발명에 따른 반도체 소자의 게이트 산화막 형성을 위한 공정 단면도이고, 도 2는 본 발명에 따른 게이트 산화막의 질소 이온의 분포 특성 그래프이다.1A to 1H are cross-sectional views of a process for forming a gate oxide film of a semiconductor device according to the present invention, and FIG. 2 is a graph illustrating distribution characteristics of nitrogen ions of the gate oxide film according to the present invention.
본 발명은 게이트 산화막 형성 공정을 진행하기 이전에 로우 에너지를 사용 하여 N2 이온 주입 공정을 실시하여 실리콘 표면에 일정량의 질소 농도를 갖도록 한 것이다.According to the present invention, the N 2 ion implantation process is performed using low energy before the gate oxide film formation process to have a certain amount of nitrogen concentration on the silicon surface.
이 상태에서 열산화막(thermal oxide)을 형성하여 도 2에서와 같이 기판과 게이트 산화막 경계 부분의 계면에 일정량의 질소가 분포되도록 한다.In this state, a thermal oxide film is formed so that a certain amount of nitrogen is distributed at the interface between the substrate and the gate oxide film boundary portion as shown in FIG. 2.
이후 폴리 실리콘을 증착하고 폴리에 일정량의 N2 이온 주입을 한 후 열처리를 하면 폴리 실리콘과 게이트 옥사이드 계면에 질소 농도가 증가하며 일부는 게이트 산화막으로 확산된다.After the deposition of polysilicon, a certain amount of N 2 ion implantation into the poly, and heat treatment, nitrogen concentration increases at the polysilicon and gate oxide interface, and part of it diffuses into the gate oxide layer.
이러한 과정으로 기판 부근의 게이트 산화막에는 질소의 농도 분포가 약 5%, 또한 게이트 폴리 실리콘과 인접한 지역의 게이트 산화막내의 질소의 농도 10%를 갖는 고 유전 상수 물질(high-K dielectric)의 형성이 가능하다.This process allows the formation of high-K dielectrics with a concentration distribution of approximately 5% nitrogen in the gate oxide film near the substrate and a concentration of 10% nitrogen in the gate oxide film adjacent to the gate polysilicon. Do.
게이트 산화막내의 농도 분포는 이온주입 공정으로 인하여 정확히 제어하는 것이 가능하여 각종 용도에 맞는 유전체 형성이 가능하다.The concentration distribution in the gate oxide film can be precisely controlled by the ion implantation process, and thus dielectric formation suitable for various applications can be achieved.
구체적인 공정은 먼저, 도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 STI(Shallow Trench Isolation)공정으로 소자 격리층(12)을 형성한다.First, as shown in FIG. 1A, the
이때, 반도체 기판(11)의 표면상에 버퍼 산화막(13)이 50 ~ 150Å이 남는다.At this time, 50-150 GPa of the
이어, 도 1b에서와 같이, N2 이온 주입 공정을 3KeV ~ 15KeV까지 비교적 로우 에너지 조건으로 진행하여 반도체 기판(11)의 표면 내에 질소 이온 주입층(14)을 형성한다.Subsequently, as shown in FIG. 1B, the N 2 ion implantation process is performed under relatively low energy conditions from 3 KeV to 15 KeV to form the nitrogen
여기서, 질소 이온 주입 공정을 0 ~ 30°각도의 틸트 이온 주입 공정으로 진 행한다.Here, the nitrogen ion implantation process is performed by a tilt ion implantation process of 0 to 30 degrees.
이는 질소가 반도체 기판(11)의 표면으로부터 깊이가 약 150Å의 깊이(project range)를 갖는 조건으로 하며 도우즈(dose)량은 1E13 ~ 1E16atoms/cm2으로 한다.This is a condition that nitrogen has a project range of about 150 microns in depth from the surface of the
이어, 1050℃의 온도에서 10초간 RTP(Rapid Thermal Process)를 실시하여 N2 이온 주입으로 인하여 반도체 기판(11)의 격자가 손상 입은 것을 복구하며 질소 원자를 반도체 기판(11)내에 치환(substitutional site)되도록 하기 위한 것이다.Subsequently, RTP (Rapid Thermal Process) is performed at a temperature of 1050 ° C. for 10 seconds to repair damage of the lattice of the
그리고 도 1c에서와 같이, HF + NH4F를 혼합한 가스를 사용하여 버퍼 산화막(13)을 제거한다.As shown in FIG. 1C, the
여기서, HF는 전체 케미컬의 1/19 ~ 1/99 정도로 하여 짧은 시간에 진행하여 반도체 기판(11)의 표면이 과도한 식각되는 것을 방지한다. 이는 고품질(high quality)의 게이트 산화막을 형성하기 위함이다.In this case, HF is about 1/19 to 1/99 of the entire chemical, and is performed in a short time to prevent excessive etching of the surface of the
그리고 도 1d에서와 같이, 반도체 기판(11)의 표면에 게이트 산화막(15)을 성장시킨다.As shown in FIG. 1D, the
산화 공정에서 챔버내에 800℃의 온도에서 N2 세정을 하고 900℃까지 온도 램프 업(ramp up)을 하고 온도 안정화가 이루어진 후에는 900℃에서 산소 가스를 흘려서 진행하는 건식 산화 공정(dry oxidation)을 사용한다.In the oxidation process, N 2 is cleaned in the chamber at 800 ° C, ramped up to 900 ° C, and after temperature stabilization, dry oxidation is performed by flowing oxygen gas at 900 ° C. use.
여기서, 반도체 기판(11)에 실시된 N2 이온 주입으로 인하여 게이트 산화막(15)의 성장 속도는 6Å/minute로 늦어진다.Here, the growth rate of the
이와 같이 게이트 산화막(15)의 성장 속도가 감소함에 따라 더욱 정확한 산화 두께(thickness)를 제어하는 것이 가능해진다.As such, as the growth rate of the
그리고 도 1e에서와 같이, 게이트 산화막(15) 형성 이후에 지연 없이(no time delay) 게이트 전극을 형성하기 위한 비정질 폴리 실리콘(16)을 증착한다.As shown in FIG. 1E, after forming the
이처럼 폴리 소오스를 비정질 실리콘으로 하는 이유는 보론 침투 현상(boron penetration)을 방지하기 위한 것이다.The reason for using polysilicon as amorphous silicon is to prevent boron penetration.
비정질 실리콘을 증착한 후 열처리를 퍼니스에서 560 ~ 650℃의 온도로 약 4~5시간 어닐을 실시한다.After depositing the amorphous silicon, the heat treatment is annealed at a temperature of 560-650 ° C. for about 4-5 hours in the furnace.
이러한 어닐 과정을 거치면 폴리 실리콘이 보다 큰 그레인 사이즈를 갖는데,이 경우 작은 그레인 사이즈의 폴리 실리콘보다 그레인 바운더리가 차지하는 면적이 줄어들어 보론의 확산 경로(diffusion path)가 감소된다.Through this annealing process, polysilicon has a larger grain size. In this case, the area of the grain boundary is smaller than that of the small grain size polysilicon, thereby reducing the diffusion path of boron.
이어, 도 1f에서와 같이, 증착된 비정질 폴리 실리콘(16)에 N2 이온 주입을 한다.Next, as shown in FIG. 1F, N 2 ion implantation is performed into the deposited
여기서, 이온 주입 에너지를 15KeV ~ 30KeV로 하고, 도우즈량을 1E14 ~ 1E15atoms/cm2으로 한다.Here, the ion implantation energy is 15 KeV to 30 KeV, and the dose is 1E14 to 1E15 atoms / cm 2 .
여기서, 질소 이온의 Rp는 폴리 실리콘의 증착 두께에 따라 차이가 있지만 0.15㎛ 게이트 선폭을 기준으로 폴리 게이트의 두께가 약 2000Å일 때 그 두께의 1/2의 깊이에 위치하도록 이온주입의 에너지를 조절한다. Here, the Rp of the nitrogen ions varies depending on the deposition thickness of the polysilicon, but the energy of the ion implantation is adjusted to be located at a depth of 1/2 of the thickness when the thickness of the polygate is about 2000 μs based on the gate line width of 0.15 μm. do.
이는 후속되는 열처리 공정시에 질소가 확산되어 폴리 실리콘과 게이트 산화막의 계면 또는 게이트 산화막 근처에 질소가 위치되도록 하기 위함이다.This is to allow nitrogen to diffuse during the subsequent heat treatment process so that nitrogen is positioned near the interface between the polysilicon and the gate oxide or near the gate oxide.
여기서, (17) 영역이 비정질 폴리 실리콘(16)내에 질소가 이온 주입되는 영역이다.Here, region (17) is a region where nitrogen is ion implanted into the
그리고 도 1g에서와 같이, 비정질 폴리 실리콘(16)에 N2 이온 주입을 실시한 이후 급격한 열처리 공정(RTP)을 통하여 주입된 N2의 활성 공정을 진행한다.As shown in FIG. 1G, N 2 ion implantation is performed in the
그리고 RTP 공정은 150℃/sec 온도 증가율을 갖는 RTP 장비에서 10초간 1000℃의 온도로 열처리한다.And the RTP process is heat-treated at a temperature of 1000 ℃ for 10 seconds in the RTP equipment having a temperature increase rate of 150 ℃ / sec.
여기서, (18)은 질소 이온이 확산되는 영역이다.Here, 18 is a region where nitrogen ions are diffused.
이는 후속되는 LDD 이온 주입시에 폴리 실리콘에도 이온 주입이 이루어지는데, 이때 보론이나 인(phosphrus)의 과도한 확산을 막는 역할을 하게 하기 위함이다.This is to implant the polysilicon during the subsequent LDD ion implantation, in order to prevent the excessive diffusion of boron or phosphorus (phosphrus).
이와 같이, RTP 공정을 진행한 후에 도 1h에서와 같이, 포토 및 식각 공정을 통하여 게이트 전극(16a)을 형성한다.As such, after the RTP process is performed, the
게이트 전극(16a)의 하부에는 게이트 산화막(15)과 게이트 전극(16a)의 계면에 질소 이온이 존재하는 계면 영역(19)이 위치한다.An
이후 게이트 전극(16a)의 측면에 얇은 층간 절연막으로 산화막(20)을 형성한다.Thereafter, the
이는 후속되는 LDD 이온 주입시에 도팬트가 채널링(channeling)되는 것을 방 지하기 위한 것으로, 채널링은 주입되는 이온이 이온 주입 에너지에 의해 일정한 Rp(project range)를 갖게되는데 실리콘 및 기타 물질의 격자가 이온 주입 방향과 동일하면 훨씬 더 깊은 지점에서 Rp가 형성되는 현상을 말한다.This is to prevent the dopant from channeling during subsequent LDD ion implantation. Channeling has a constant project range (Rp) due to ion implantation energy. If it is the same as the ion implantation direction, Rp is formed at a much deeper point.
산화막(20) 형성 공정은 850℃로 산소 분위기에서 5분간 실시하며 이후 고온 열처리(850℃ 30분)를 실시한다.The
이와 같은 공정으로 질소 이온이 확산을 통하여 폴리 실리콘과 게이트 산화막 계면에 집중이 되고, 일부의 질소 이온은 게이트 산화막 표면에 확산된다.In this process, nitrogen ions are concentrated at the interface between the polysilicon and the gate oxide through diffusion, and some nitrogen ions are diffused on the surface of the gate oxide.
도 2에서와 같이, 폴리 실리콘과 인접한 게이트 산화막의 질소 이온이 일정량 존재하며 그 농도는 SiO2내에 약 8%로 정도가 이상적이며, 이는 질소 이온 주입 공정의 조건을 조절하는 것에 의해 분포 농도를 조절할 수 있다.As shown in FIG. 2, a certain amount of nitrogen ions are present in the gate oxide film adjacent to the polysilicon, and the concentration is ideally about 8% in SiO 2 , which adjusts the distribution concentration by adjusting the conditions of the nitrogen ion implantation process. Can be.
이와 같은 본 발명은 CMOS 소자의 제조 공정에 적용될 수 있고, 특히 게이트 산화막의 형성시에 게이트 산화막에 질소 이온을 함유시켜 게이트 산화막에서 문제가 되는 핫 캐리어 효과(hot carrior effect), 직접 터널링(direct turneling), 보론 침투(boron penetration) 등의 문제의 발생을 억제할 수 있다.The present invention can be applied to the manufacturing process of a CMOS device, in particular, by forming nitrogen oxide in the gate oxide film during the formation of the gate oxide film, the hot carrier effect (direct turneling), which is a problem in the gate oxide film (direct turneling) ), The occurrence of problems such as boron penetration can be suppressed.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은 다음과 같은 효과가 있다.The gate oxide film forming method of the semiconductor device according to the present invention described above has the following effects.
본 발명은 게이트 산화막 형성 공정에서 N2 이온주입 공정을 사용하여 게이트 전극과의 계면에 질소 이온이 집중된 계면 영역을 갖도록 하여 게이트 산화막의 신뢰성을 높이는 효과가 있다.The present invention has the effect of increasing the reliability of the gate oxide film by having an interface region in which nitrogen ions are concentrated at the interface with the gate electrode by using an N 2 ion implantation process in the gate oxide film formation process.
게이트 산화막의 신뢰성을 높여 미세 소자 구현시에 사용되는 얇은 두께의 게이트 산화막을 제공할 수 있다.By increasing the reliability of the gate oxide film, a gate oxide film having a thin thickness used when implementing a micro device may be provided.
또한, 게이트 산화막의 유전 상수의 값을 증가시켜 두께 조절이 용이하다.In addition, it is easy to control the thickness by increasing the value of the dielectric constant of the gate oxide film.
그리고 게이트 산화막에 질소 이온을 함유시켜 게이트 산화막에서 문제가 되는 핫 캐리어 효과(hot carrior effect), 직접 터널링(direct turneling), 보론 침투(boron penetration) 등의 문제를 억제함으로서 디바이스의 성능 향상 및 신뢰성에 기여할 수 있다.
In addition, by incorporating nitrogen ions into the gate oxide layer, problems such as hot carrier effect, direct tunneling, and boron penetration, which are problematic in the gate oxide layer, are suppressed, thereby improving device performance and reliability. Can contribute.
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2002
- 2002-12-28 KR KR1020020086132A patent/KR100923762B1/en active IP Right Grant
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