KR100910221B1 - Method for manufacturing storage node contact in semiconductor device - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 스토리지노드 콘택 형성 방법에 관해 개시한 것으로서, 비트라인 및 상기 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기판 전면에 절연막 및 베리어막을 차례로 형성하는 단계와, 베리어막 위에 스토리지노드 콘택영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 베리어막 및 절연막을 선택 식각하여 기판의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 스토리지노드 콘택의 바닥면 면적을 확보하는 단계를 포함한다.The present invention relates to a method for forming a storage node contact of a highly integrated semiconductor device, comprising: providing a semiconductor substrate having a bit line and an insulating spacer covering the bit line, and sequentially forming an insulating film and a barrier film on the entire surface of the substrate. Forming a photoresist pattern that exposes the storage node contact region on the barrier layer, forming a storage node contact that exposes a portion of the substrate by selectively etching the barrier layer and the insulating layer using the photoresist pattern as a mask; Removing the photoresist pattern, and wet etching the insulating layer using the remaining barrier layer as a mask to secure a bottom surface area of the storage node contact.
Description
도 1a 내지 도 1b는 종래 기술에 따른 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.1A to 1B are cross-sectional views illustrating a method of forming a storage node contact according to the related art.
도 2a 내지 도 2b는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.Figure 2a to 2b is a cross-sectional view for explaining the problem according to the prior art.
도 3a 내지 도 3c는 본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.3A to 3C are cross-sectional views illustrating a method of forming a storage node contact in a semiconductor device according to a first embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.4A through 4C are cross-sectional views illustrating a method of forming a storage node contact in a semiconductor device according to a second exemplary embodiment of the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 소자의 스토리지노드 콘택 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a storage node contact of a highly integrated semiconductor device.
반도체 소자가 고집적화됨에 따라, 스토리지노드 콘택 크기는 점점 작아지고 있는 추세이다. 또한, 안정적인 반도체 소자의 동작특성을 확보하기 위해서는 셀 트랜지스터의 커런트 드라이브(current drive) 능력을 최대한 높여야 하며, 이를 위해서는 스토리지노드 콘택 자체의 저항을 최대한 줄여야 한다. 상기 스토리지노드 콘택의 저항을 줄이는 방안으로는, 스토리지노드 플러그 간의 접촉면적을 증가시키는 방법이 있지만, 이러한 방법은 반도체 소자가 고집적화될수록 스토리지노드 콘택 자체의 크기는 점점 작아지고, 이에 따라 스토리지노드 플러그 간의 접촉 면적은 감소되므로 적당치 않다.As semiconductor devices are highly integrated, storage node contact sizes are becoming smaller. In addition, in order to secure stable operating characteristics of the semiconductor device, the current drive capability of the cell transistor should be increased as much as possible, and to this end, the resistance of the storage node contact itself should be reduced as much as possible. As a method of reducing the resistance of the storage node contact, there is a method of increasing the contact area between the storage node plugs. However, in this method, as the semiconductor device becomes more integrated, the size of the storage node contact itself becomes smaller, and thus, between the storage node plugs. The contact area is reduced and therefore not suitable.
또한, 스토리지노드 콘택 형성 시, 셀프어라인 방식을 이용하기 때문에 조금만 미스어라인되어도 하부의 도전 플러그와의 접촉 면적은 줄어들 수 밖에 없는 실정이다.In addition, since the self-aligning method is used when forming the storage node contact, even if a little misalignment, the contact area with the conductive plug below is inevitably reduced.
도 1a 내지 도 1 은 종래 기술에 따른 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.1A through 1 are cross-sectional views illustrating a method of forming a storage node contact according to the related art.
종래 기술에 따른 스토리지노드 콘택 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 제 1절연막(2)을 형성한 다음, 상기 제 1절연막(2)을 식각하여 콘택(3)을 형성한다. 이때, 상기 기판(1)에는, 도면에는 도시되지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역을 포함한 트랜지스터가 제조되어 있다.In the storage node contact forming method according to the related art, as shown in FIG. 1A, a first insulating layer 2 is formed on a
이어, 상기 콘택(3)을 포함한 기판 전면에 다결정 실리콘막을 형성한 다음, 상기 다결정 실리콘막을 에치백하여 콘택(3)을 매립시키는 도전 플러그(4)를 형성한다. 그런 다음, 상기 제 1절연막(2)을 포함한 기판 상에 제 2절연막(5), 비트라인(6) 및 측벽 스페이서 형성용 실리콘 질화막(7)을 차례로 형성한다. 이 후, 상기 실리콘 질화막(7) 상에 제 3절연막(8)을 형성하고 평탄화시킨 다음, 감광막 패턴(20)을 이용하여 상기 제 3절연막, 실리콘 질화막, 비트라인 및 제 2절연막을 셀프 어라인( self align) 방식으로 건식 식각하여 도전 플러그(4)를 노출시키는 스토리지노드 콘택(SC1)을 형성한다. Subsequently, a polycrystalline silicon film is formed on the entire surface of the substrate including the
이어, 도 1b에 도시된 바와 같이, 감광막 패턴을 제거한다.Subsequently, as shown in FIG. 1B, the photoresist pattern is removed.
그런 다음, 도 1c에 도시된 바와 같이, 상기 제 3절연막 및 제 2절연막의 일부를 습식 식각한다. 이때, 상기 습식 식각 공정에서 제 2절연막의 일부가 식각됨으로서, 스토리지노드 콘택(SC1) 크기가 증가된다. Then, as shown in FIG. 1C, portions of the third and second insulating layers are wet etched. In this case, a portion of the second insulating layer is etched in the wet etching process, thereby increasing the size of the storage node contact SC1.
도 2a 내지 도 2b는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.2A to 2B are process cross-sectional views for explaining the problem according to the prior art.
종래의 기술에서는 감광막 패턴이 비트라인에 대해 정확히 어라인되지 않아 미스어라인된 경우, 도 2a에 도시된 바와 같이, 스토리지노드 콘택이 도전 플러그와 접촉되는 접촉 면적이 작아지게 된다. In the related art, when the photoresist pattern is misaligned due to misalignment with respect to the bit line, as shown in FIG. 2A, the contact area where the storage node contact is in contact with the conductive plug is reduced.
따라서, 도 2b에 도시된 바와 같이, 상기 스토리지노드 콘택의 바닥면 면적을 확보하기 위해 제 3절연막 및 제 2절연막을 과도하게 습식 식각 공정을 진행하게 된다. 그러나, 상기 과도 습식 식각 공정을 통해 스토리지노드 콘택의 바닥면 면적은 어느 정도 확보되는 반면에, 상기 스토리지노드 콘택의 상부도 함께 식각됨으로서, 이웃한 스토리지노드 콘택 간의 분리막인 제 3절연막의 간격이 매우 작아져 스토리지노드 콘택 간의 전기적 쇼트(short)를 유발시키는 문제점이 있었다.Therefore, as shown in FIG. 2B, the third insulating layer and the second insulating layer are excessively wet-etched to secure the bottom area of the storage node contact. However, while the bottom surface area of the storage node contact is secured to some extent through the transient wet etching process, the upper portion of the storage node contact is also etched, so that a gap between the third insulating layer, which is a separator between neighboring storage node contacts, is very large. There has been a problem in that the electrical short between the storage node contacts is reduced.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 스토리 지노드 콘택의 바닥면 면적을 확보하면서 동시에 이웃한 스토리지노드 콘택 간의 분리막인 제 3절연막이 과도 식각되는 것을 방지할 수 있는 반도체 소자의 스토리지노드 콘택 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and secures the bottom area of the storage node contact and at the same time prevents over-etching of the third insulating layer, which is a separator between neighboring storage node contacts. It is an object of the present invention to provide a method for forming a storage node contact.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은 비트라인 및 상기 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기판 전면에 절연막 및 베리어막을 차례로 형성하는 단계와, 베리어막 위에 스토리지노드 콘택영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 베리어막 및 절연막을 선택 식각하여 기판의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 스토리지노드 콘택의 바닥면 면적을 확보하는 단계를 포함한 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a storage node contact of a semiconductor device, the method including: providing a semiconductor substrate having bit lines and insulating spacers covering the bit lines, and sequentially forming an insulating film and a barrier film on the entire surface of the substrate; Forming a photoresist pattern exposing the storage node contact region on the barrier layer; forming a storage node contact exposing a portion of the substrate by selectively etching the barrier layer and the insulating layer using the photoresist pattern as a mask; And removing the photoresist pattern, and wet etching the insulating layer using the remaining barrier layer as a mask to secure a bottom surface area of the storage node contact.
상기 절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.The insulating film is any one of a BPSG, HDP, TEOS, and USG film, and is formed to a thickness of 1000 to 10000 GPa.
상기 베리어막은 실리콘 질화막을 이용하며, 상기 실리콘 질화막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성한다. 또한, 상기 실리콘 질화막은 100∼2000Å 두께로 형성한다.The barrier film uses a silicon nitride film, and the silicon nitride film is formed by one of PECVD and LPCVD. In addition, the silicon nitride film is formed to a thickness of 100 ~ 2000Å.
상기 습식 식각 공정은 BOE 및 HF 중 어느 하나를 이용한다.The wet etching process uses any one of BOE and HF.
본 발명에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은 비트라인 및 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기 판에 절연막을 형성하는 단계와, 절연막 위에 스토리지노드 콘택영역을 덮는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 상기 절연막을 식각하여 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 콘택을 매립시키는 베리어막을 형성하는 단계와, 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 기판의 일부분을 노출시키는 스토리지노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a storage node contact of a semiconductor device according to the present invention includes providing a semiconductor substrate having a bit line and an insulating spacer covering the bit line, forming an insulating film on the substrate, and forming a storage node contact region on the insulating film. Forming a photoresist pattern covering the photoresist, etching the insulating film using the photoresist pattern as a mask to form a contact, removing the photoresist pattern, forming a barrier film to fill the contact, and masking the barrier film And forming a storage node contact by wet etching the insulating layer to expose a portion of the substrate.
상기 절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.The insulating film is any one of a BPSG, HDP, TEOS, and USG film, and is formed to a thickness of 1000 to 10000 GPa.
상기 베리어막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하며, 1000∼5000Å 두께로 형성한다.The barrier film is formed using a silicon nitride film formed by one of PECVD and LPCVD, and is formed to a thickness of 1000 to 5000
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.3A to 3C are cross-sectional views illustrating a method of forming a storage node contact in a semiconductor device according to a first embodiment of the present invention.
본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(100) 상에 제 1절연막(102)을 형성한 다음, 상기 제 1절연막(102)을 식각하여 불순물영역(미도시)을 노출시키는 다수의 콘택홀(103)을 형성한다. 이때, 상기 반도체기판(100)에는, 도면에는 도시되지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역이 구비된 트랜지스터가 제조되어 있다. 이어, 상기 콘택홀(103)을 포함한 기판 전면에 다결정 실리콘막(미도시)을 형성한 후, 상기 다결정 실리콘막을 에치백 또는 화학적 기계적 연마하여 상기 콘택홀(103)을 각각 매립시키는 도전플러그(104)들을 형성한다.In the method of forming a storage node contact of a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 3A, first, a first
그런 다음, 상기 도전 플러그(104)를 포함한 기판 전면에 제 2절연막(105)을 형성하고, 상기 도전플러그(104)들 사이의 제 1절연막(102) 부분 상부에 대응하는 제 2절연막(105) 부분 상에 비트라인(106)을 형성한다. 그리고, 상기 비트라인(106)을 덮도록 절연 스페이서(107)를 각각 형성한다.Next, a second
이 후, 상기 비트라인 및 절연 스페이서가 형성된 반도체 기판의 결과물 상에 제 3절연막(108)을 증착하고 나서, 상기 절연 스페이서(107) 표면이 노출되는 시점까지 상기 제3절연막을 에치백 또는 화학적 기계적 연마하여 평탄화시킨다. 이때, 상기 제 3절연막(108)은 BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plasma), TEOS(TetraEthylOrtho Silicate) 및 USG(Undoped Silicon Glass)막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.Thereafter, after the third
이어, 상기 평탄화된 제 3절연막(108) 위에 실리콘 질화막(109)을 형성한다. 이때, 상기 실리콘 질화막(109)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하며, 100∼2000Å 두께로 형성한다. 또한, 상기 실리콘 질화막(109)은 이 후의 제 2및 제 3절연막의 습식 식각 공정에서 식각 베리어막의 역할을 한다.Subsequently, a
그런 다음, 도 3b에 도시된 바와 같이, 상기 실리콘 질화막(109) 위에 스토리지노드 콘택영역(미도시)을 노출시키는 감광막 패턴(120)을 형성한 다음, 상기 감광막 패턴(120)을 마스크로 하고 상기 도전 플러그(104)가 노출되는 시점까지 상기 실리콘 질화막(109), 제 3절연막(108) 및 제 2절연막(105)을 셀프 어라인 방식으로 건식 식각하여 상기 도전 플러그(104)의 일부를 노출시키는 스토리지노드 콘택(SC2)을 형성한다. 이때, 상기 건식 식각 공정에서, 감광막 패턴(120)이 비트라인(106)에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우, 스토리지노드 콘택(SC2)이 도전 플러그(104)와 접촉되는 접촉 면적이 작아지게 된다. 3B, a
따라서, 상기 스토리지노드 콘택(SC2)의 바닥면 면적을 확보하기 위해, 먼저, 상기 감광막 패턴을 제거하고 나서, 도 3c에 도시된 바와 같이, 잔류된 실리콘 질화막(109a)을 식각 베리어로 하고 상기 제 3 및 제 2절연막(108, 105)을 습식 식각한다. 이때, 상기 습식 식각 공정에서, 습식액으로 BOE(Buffer Oxide Etchant) 또는 HF용액을 이용한다. 또한, 상기 식각 베리어인 실리콘 질화막(109a)은 제 3절연막(108)이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택(SC2) 간의 전기적 쇼트를 방지하는 역할을 한다.Therefore, in order to secure the bottom area of the storage node contact SC2, first, the photoresist pattern is removed, and as shown in FIG. 3C, the remaining silicon nitride layer 109a is used as an etch barrier and the first photoresist layer is removed. The third and second insulating
도 4a 내지 도 4c는 본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.4A through 4C are cross-sectional views illustrating a method of forming a storage node contact in a semiconductor device according to a second exemplary embodiment of the present invention.
본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은, 도 4a에 도시된 바와 같이, 반도체기판(200) 상에 제 2절연막(205), 비트라인(206) 및 상기 비트라인(206)을 덮는 절연 스페이서(207) 형성 공정까지는 본 발명의 제 1실시예와 동일하게 진행된다. 도 4a에서, 미설명된 도면부호 202는 제 1절연막을, 도면부호 203은 제 1콘택을, 도면부호 204는 도전 플러그를 각각 나타낸 것이다.In the method of forming a storage node contact of a semiconductor device according to the second embodiment of the present invention, as shown in FIG. 4A, the second insulating
이어, 상기 비트라인(206) 및 절연 스페이서(207)가 형성된 반도체 기판의 결과물 상에 상기 비트라인(206) 및 절연 스페이서(207)을 덮도록 제 3절연막(208)을 증착하고 평탄화시킨 다음, 제 1실시예와는 반대로, 스토리지노드 콘택영역을 덮는 감광막 패턴(210)을 형성한다. 이때, 제 3절연막(208)은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다. 또한, 제 3절연막(208)의 평탄화 공정은 상기 절연 스페이서(207) 위로 500∼5000Å 두께 잔류되는 시점까지 상기 제 3절연막에 에치백 또는 화학적 기계적 연마 공정을 진행한다. 한편, 상기 감광막 패턴(210)은 네거티브(negative) 타입을 이용한다.Subsequently, a third
그런 다음, 감광막 패턴(210)을 마스크로 하고 상기 절연 스페이서(207) 표면이 노출되는 시점까지 상기 제 3절연막(208)을 건식 식각하여 제 2콘택홀(209)를 형성한다. 이때, 제 2콘택홀(209)은 상기 건식 식각 공정에서 감광막 패턴(210)이 비트라인(206)에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우, 스토리지노드 콘택이 도전 플러그(204)와 접촉되는 접촉 면적이 작아지게 된다. Next, the second
따라서, 상기 스토리지노드 콘택의 바닥면 면적을 확보하기 위해, 도 4b에 도시된 바와 같이, 상기 감광막 패턴을 제거하고 나서, 상기 제 2콘택홀(209)을 포함한 제 3절연막(208) 상에 실리콘 질화막(미도시)을 증착하고 에치백 또는 화학적 기계적 연마하여 평탄화한다. 이때, 상기 실리콘 질화막은 PECVD 또는 LPCVD 공정을 이용하며, 1000∼5000Å 두께로 형성한다. Therefore, in order to secure the bottom area of the storage node contact, as shown in FIG. 4B, after the photoresist pattern is removed, silicon is deposited on the third insulating
그런 다음, 100∼2000Å 두께 잔류되는 시점까지 상기 실리콘 질화막을 에치백 또는 화학적 기계적 연마하여 제 2콘택홀(209)을 매립시키는 베리어막(212)을 형성한다. Thereafter, the silicon nitride film is etched back or chemically mechanically polished to a point where the thickness remains 100 to 2000
이 후, 도 4c에 도시된 바와 같이, 상기 베리어막(212)을 마스크로 하고 상기 제 3절연막(208) 및 제 2절연막(205)을 습식 식각하여 도전 플러그(204)의 일부를 노출시키는 스토리지노드 콘택(SC3)을 형성한다. 이때, 상기 습식 식각 공정에서, 습식액으로 BOE 또는 HF용액을 이용한다. 한편, 상기 베리어막(212)은 제 3절연막(208)이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택(SC3) 간의 전기적 쇼트를 방지하는 역할을 한다.After that, as shown in FIG. 4C, the
이상에서와 같이, 본 발명은 베리어막을 이용하여 절연막을 습식 식각하여 스토리지노드 콘택을 식각함으로써, 감광막 패턴이 비트라인에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우에도 스토리지노드 콘택의 바닥면 접촉면적을 확보할 수 있다. 또한, 절연막이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택 간의 전기적 쇼트 발생을 방지할 수 있다.As described above, the present invention wets an insulating layer using a barrier layer to etch the storage node contact, so that even when a photoresist pattern is not accurately aligned with the bit line, a misalignment occurs, the bottom surface of the storage node contact. Contact area can be secured. In addition, even if the insulating film is excessively wet etched, electrical short between adjacent storage node contacts may be prevented.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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KR1020020084371A KR100910221B1 (en) | 2002-12-26 | 2002-12-26 | Method for manufacturing storage node contact in semiconductor device |
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Citations (2)
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---|---|---|---|---|
KR100195250B1 (en) | 1996-10-10 | 1999-06-15 | 윤종용 | Method for forming a contact hole of a semiconductor device |
KR20010058451A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming contact electrode using SAC etching |
-
2002
- 2002-12-26 KR KR1020020084371A patent/KR100910221B1/en not_active IP Right Cessation
Patent Citations (2)
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KR20010058451A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming contact electrode using SAC etching |
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Publication number | Priority date | Publication date | Assignee | Title |
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