[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100905977B1 - 광전자 적용 기판 제조방법 - Google Patents

광전자 적용 기판 제조방법 Download PDF

Info

Publication number
KR100905977B1
KR100905977B1 KR1020077014329A KR20077014329A KR100905977B1 KR 100905977 B1 KR100905977 B1 KR 100905977B1 KR 1020077014329 A KR1020077014329 A KR 1020077014329A KR 20077014329 A KR20077014329 A KR 20077014329A KR 100905977 B1 KR100905977 B1 KR 100905977B1
Authority
KR
South Korea
Prior art keywords
substrate
layer
semi
auxiliary
carrier
Prior art date
Application number
KR1020077014329A
Other languages
English (en)
Other versions
KR20070089821A (ko
Inventor
파브리스 레터트르
브루스 포레
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Publication of KR20070089821A publication Critical patent/KR20070089821A/ko
Application granted granted Critical
Publication of KR100905977B1 publication Critical patent/KR100905977B1/ko

Links

Images

Classifications

    • H01L31/1892—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H01L33/0093—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은 최종 캐리어 위에 하나 이상의 활성 질화물 층 및 그 사이에 금속성 중간층을 갖는, 광전자 적용을 위한 기판의 제조방법에 관한 것이며, 상기 방법은 하나의 반-도전 질화물 층을 보조 캐리어 위에 위치시킨 보조 기판을 마련하는 단계; 상기 질화물 층의 측면에 상기 보조 기판을 금속화하는 단계; 상기 금속화된 캐리어 기판을 상기 최종 캐리어와 결합하는 단계; 및 상기 결합 단계 후에 상기 보조 캐리어를 제거하는 단계를 포함한다. 따라서, 본 발명의 목적은 상기 활성 질화물 층의 결정 품질을 개선시킬 수 있는 상기된 형태의 방법을 제공하고자 하는 것이다. 상기 목적은 보조 기판의 제조단계가 반-도전 질화물 벌크 기판에서 일부를 분리하는 단계; 및 상기 부분을 보조 캐리어 위로 이동시켜 상기 반-도전 질화물층 위에 형성하는 단계를 포함하여 상기된 형태의 방법으로 해결된다.
광전자 적용 기판

Description

광전자 적용 기판 제조방법 {Method of Producing a Substrate for an Optoelectronic Application}
본 발명은 최종 캐리어 위에 하나 이상의 활성 질화물 층을 가지며, 그 사이에 금속성 중간층을 갖는, 광전자 적용 기판의 제조방법에 관한 것이며, 상기 방법은 하나의 반-도전 질화물 층을 보조 캐리어 상에 위치시킨 보조 기판을 마련하는 단계; 상기 질화물 층측에서 상기 보조 기판을 금속화하는 단계; 상기 금속화된 캐리어 기판을 최종 캐리어와 결합하는 단계; 및 상기 결합 단계 후에 상기 보조 캐리어를 제거하는 단계를 포함한다.
최근, 광학 적용의 분야에서는 발광 다이오드(LEDs) 및 레이져 다이오드를 포함하는 GaN계 발광장치가 주목을 받고 있다. 이러한 장치는 고밀 저장, 고속 데이타 처리, 고체 상태 광원, 평평한 패널 색상 디스플레이, 및 양자 컴퓨팅과 같이 대부분의 실질적인 적용을 가질 수 있는 UV 및 블루 영역에서 단파장 방출을 발생할 수 있기 때문이다. 그러나, GaN계 층은 GaAs계 층과 비교하여 상대적으로 근래에 인지된 것이다. 따라서, GaN계 층의 기술은 여전히 개발단계에 있고, 그 적용이 현실화되기에 앞서 처리하고 해결되어야할 기술적 이슈가 많이 남아있다.
기술적 수준을 고려하면, 블루 LED 대량 제조를 위한 GaN-온-사파이어 템플릿의 제조가 알려져 있다. 종래의 방식의, 제 1단계에서, GaN 결정핵생성 층이 사파이어 기판 위에서 성장된다. 제 2단계에서, 2 내지 4 마이크론 두께의 GaN 버퍼층이 상기 결정핵생성 층위에서 성장된다. 이러한 성장 단계는 매우 시간 소비적이며 보통 2 내지 4시간 걸린다. 마지막 단계에서, 클래딩층, 다중 양자 밸브 및 LED 구조의 전체 두께가 약 1㎛인 p-형 층을 포함하는 InGaN/AlGaN/GaN-LED 구조를 GaN 버퍼 층 위에서 성장시킨다.
이와 같이 알려진 기술을 이용하여 높은 장치 수율이 얻어질 수 있으나, 결과 구조는 몇몇의 불리한 점을 갖는다. 사파이어 기판은 고가인 GaN-기판에 비해 비용이 저가이고, 보다 일반적으로 선택되는 것이나, 이는 각각의 칩 상부에 두개의 와이어 본드가 요구되는 비-전도성인 것이다. 이러한 두개의 접촉 사이에서 측면으로 전기 전류가 이동하면서 패키징 효율성이 크게 감소한다. 사파이어는 투명해서 칩으로부터 보다 많은 광선이 누출될 수 있지만, 공교롭게도, 열을 잡는 단열재로 작용하며, 높은 조작 전류 효율성을 극적으로 감소시키고, 궁극적으로 그 이용가능한 적용을 억제한다.
더욱이, 사파이어 기판 위에 성장시킨 GaN 장치 구조는, 사파이어와 GaN 사이의 격자 부적합 및 온도 팽창 계수 차이로 인해, 장치 수행성에 영향을 미치는 대부분의 결함을 갖는 것으로 알려져 있다. 사파이어 물질의 단열 성질 및 비-균열과 같은 다른 요인이 통상의 기술을 이용한 GaN 발광 장치의 제조를 어렵게 한다.
사파이어 기판 대신에, SiC 기판이 GaN-층 위에 성장되도록 사용될 수 있다. 그러나, 전도성이기는 하나, SiC는 대량의 흡수가 UV 범위에서만 일어나기 때문에, 발광되는 실질적인 부분을 트랩한다.
따라서, 수직 GaN-LED 제조를 위한 다른 알려진 접근법으로서, 사파이어와 SiC 기판의 상기된 이로운 점과 불리한 점을 고려하여, 사파이어 기판을 초기 GaN 성장 기판으로 사용한 다음 전도성 금속층을 GaN의 상부에 열적 및 전기적으로 결합시켜 사용한다. 그 다음 적합한 리프트오프 (lift-off) 기술을 이용하여, 상기 사파이어 기판은 GaN을 리프트 오프시키며, 이와 함께 수직 장치의 제조를 위해 준비된 반사 베이스를 남겨둔다.
저 내열성 및 고 전기 전도성을 나타내는 반사 금속층에 결합된 수직 장치는 종래의 다이-실장 기술로 강화성(comfortability)이 얻어지기에 충분한 거침성을 유지하면서, 보다 얇은 LED 패키징을 제공하는 효율적인 장치로 결과된다. 높은 광택성으로 인해서, 이러한 접근법은 특히 보다 얇은 다이로 상당한 공간을 확보하는 핸드폰과 같은 백라이트 적용 뿐 아니라, 고체 상태 백색 광원과 같은 높은 전력/극상의 광택적용에 이로운 것이다.
그럼에도 불구하고, 이러한 접근법은 사파이어 기판과 그 위에 성장시킨 GaN-층 사이의 상이한 물질적 특성으로 인한 불리함을 방지할 수 없다. 특히, 일반적으로 전위밀도가 대략 108/cm2인 기판의 활성 질화물층은 이러한 기판으로 제조되는 광학 장치의 효율성을 강하게 억제한다.
따라서, 본 발명의 목적은 활성 질화물 층의 결정 품질을 개선시킬 수 있는 상기된 형태의 방법을 제공하고자 하는 것이다.
이러한 목적은, 보조 기판을 마련하는 단계가 반-도전 질화물 벌크 기판에서 일부를 분리하는 단계; 및 상기 부분을 보조 캐리어 위로 이동시켜 그 위에 상기 반-도전 질화물 층을 형성하는 단계를 포함하는 상기된 형태의 방법에 의해 해결된다.
본 발명의 방법으로, 저 밀도의 결정 결함을 갖는 활성층(들)을 갖는 광전자 적용을 위한 기판이 제조될 수 있다. 특히, 상기 활성층(들)은 활성층의 전위밀도가 108/cm2 이하일 수 있으며, 얇은 두께로 제조될 수 있다. 이러한 기판을 사용하여 제조되는 광전자 장치는 낮은 치수 및 중량에서 높은 효율성 및 수명을 달성할 수 있다는 점에서 이로운 것이다.
또한, 중간 금속 층은 활성 질화물층(들) 및 캐리어 기판 사이에서 우수한 전기 전도성을 보장하며 상기 활성층과 상기 캐리어 기판 사이의 열 유출로서 추가의 목적을 제공할 수 있다. 이에, 최종 기판은 전기적으로 잘 접촉되며, 조작 도중에 열 응력은 낮은 값으로 유지될 수 있다.
본 발명의 이로운 구현에 따라서, 반-도전 질화물 벌크 기판은 GaN-기판 또는 AlN 기판이다. GaN 및 AlN은 이러한 물질의 성장 뿐만 아니라 그 물성이 상대적으로 잘 알려져 있어 이러한 물질을 높은 결정 품질을 갖는 것으로 제공할 수 있다는 것이 이로운 점이다.
본 발명의 바람직한 실시예에 있어서, 반-도전 질화물 벌크(bulk) 기판은 106/cm2이하의 전위밀도로 제조된다. 상기 반-도전 질화물층이 분리되는 반-도전 질화물 벌크 기판의 매우 낮은 전위밀도로 인해서, 보조 캐리어 위에 형성된 질화물 층은 이동된 반-도전 질화물 층 위에 후속적으로 낮은 전위밀도의 층의 성장이 결과되어 매우 낮은 전위밀도를 갖게 된다. 이러한 방법으로, 결과된 기판의 활성 부분은 최종 캐리어의 물성과 관계없이 매우 우수한 결정성을 갖는다.
본 발명의 바람직한 실시예에 있어서, 상기 분리(detaching) 및 이동(transferring)단계는: 상기 반-도전 질화물 벌크 기판 위에 유전층을 부착하는 단계; 상기 반도전 질화물 벌크 기판의 유전층을 통해 특정 깊이로 스피시즈(species)를 주입하여 그 안에 예비 결정된 분할(splitting) 영역을 형성하는 단계; 상기 주입된 면 상의 상기 반도전 질화물 벌크 기판을 상기 보조 캐리어와 결합하는 단계; 및 상기 반도전 질화물 벌크 기판을 열 및/또는 기계적으로 처리하여 상기 예비 결정된 분할 영역을 따라 상기 기판을 분할하는 단계를 포함한다. 이러한 단계는 공지된 Smart CutTM 기술로 수행되며, 이는 상기 보조 캐리어 위에 한정된 두께를 갖는 고 품질의 질화물 층을 매끄럽게 하고 매우 정확하게 이동시킨다.
본 발명의 이로운 구현에 있어서, 상기 보조 캐리어는 실리콘, GaAs 및 ZnO를 포함하는 물질의 그룹으로부터 선택되는 기판이다. 이러한 기판은 상기 보조 캐리어가 상대적으로 높은 기계적 응력하에서 분리 및 이동 단계 도중에 확실하게 바람직한 높은 기계적 강도를 제공한다. 나아가, GaAs 및 ZnO의 열적 팽착 계수는 GaN 또는 AlN과 같은 일반적인 반-도전 질화물층의 열적 팽창 계수보다 약간 높고, 이는 그 활성 층에 균열 발생을 방지하는 단지 약간의 압착을 갖는 최종 기판의 활성층으로 결과된다.
본 발명의 다른 이로운 변형에 따라서, 상기 보조 기판은 분리 및 이동 단계 이후에 어닐링된다. 상기 어닐링 단계는 상기 이동된 질화물층 및 상기 보조 캐리어 사이의 접면에서의 연결을 강화시킨다.
본 발명의 추가적인 실시예에 있어서, 보호층은 어닐링 단계전에 상기 이동된 질화물 층위로 옮겨지며 그 다음 제거된다. 이에, 상기 이동된 질화물 층은, 상기 질화물 층과의 화학반응 또는 상기 질화물 층의 의도하지 않은 결정성 또는 순도의 변화가 결과되는, 상기 어닐링 환경에서의 화학작용으로부터 보호될 수 있다.
본 발명의 다른 바람직한 구현에 있어서, 상기 이동된 질화물층의 표면은 분리 및 이동 단계 이후에 또는 어닐링 단계 이후에 매끄러워진다. 상기 이동된 질화물 층 표면의 특정한 거칠음 정도의 제거는 매끄러운 표면위에 부착될 수 있는 후속적인 층의 기초로서 바람직하게 사용된다. 이러한 평활화 단계는 상기 어닐링 단계 이전 또는 이후에 주입될 수 있다.
나아가, 상기 보조 기판의 이동된 질화물 층 위에 N-도핑 GaN, InGaN, AlGaN, 비도핑 GaN 및 p-도핑 GaN을 포함하는 그룹의 물질 중 하나 이상의 에피택셜 질화물 층을 부착하는 것이 또한 이롭다. 추가의 에피택셜 층은 광전자 구조의 활성층을 형성하기에 매우 적합하다.
본 발명의 추가의 바람직한 구현에 있어서, 상기 금속성 중간층은 하나 이상의 에피택셜 질화물 층 위에 부착된다. 이에, 상기 금속성 중간층이 하나 이상의 에피택셜 질화물 층에 전기저항(Ohmic) 접촉을 형성할 수 있다. 중간층을 형성하기 위해 선택되는 금속 종류에 따라서, 사용되는 질화물 물질 및 금속 사이에 합금을 형성하기 위해 어닐링 단계를 적용하는 것이 유용할 것이다. 이는 Schottky 접촉특성에서 전기저항(Ohmic) 접촉특성으로의 이동을 허용한다.
본 발명의 다른 실시예에 있어서, 상기 방법은 최종 캐리어를 제공하는 단계 및 보조 기판의 금속화면에 상기 최종 캐리어를 결합하는 단계를 추가로 포함한다. 상기 최종 캐리어는 상기 이동된 질화물 층 및 그 반대면에서부터 상기 보조 캐리어까지 부착된 적어도 하나의 에피택셜 층에 우수한 기계적 지지체를 제공한다.
본 발명의 이로운 변형에 있어서, 상기 최종 캐리어의 물질은 실리콘, 실리콘 카바이드 및 구리를 포함하는 그룹으로부터 선택된다. 이러한 물질은 이하 제조되는 기판의 광전자 적용에 특히 적합한 우수한 전기 및 열적 전도성을 제공하며, 여기서 상기 전기 전도성은 최종 캐리어 위에 전기저항 접촉을 형성하기 위해 사용될 수 있으며, 상기 열적 전도성은 최종 캐리어를 갖는 광전자 장치의 우수한 열배출을 제공하기 위해 제공된다.
본 발명의 추가적인 이로움에 있어서, 하나 이상의 반사층을 상기 최종 캐리어와 상기 보조 기판의 결합 단계 이전에 최종 캐리어 위에 부착시킨다. 상기 반사층은 상기 활성층으로부터 방출되는 광선이 상기 최종 캐리어에 의해 흡수될 수 없도록 상기 활성층과 상기 최종 캐리어 사이에 거울로서 제공된다.
본 발명의 일반적인 다른 구현에 따라서, 상기 보조 캐리어는 결합단계 이후에 기계적으로 및/또는 화학적으로 제거되며, 여기서 상기 질화물층은 상기 제거단계를 위한 정지층으로 사용된다, 이 단계에서, 상기 최종 기판의 활성층이 파일수 있다(excavate).
본 발명의 다른 이로운 실시예에 있어서, 상기 이동된 질화물층은 상기 보조 캐리어의 제거 단계 이후에 기판에서 제거된다. 이동된 질화물층과 같이, 비-필수적인 층의 제거는, 무익한(inutile) 층이 상기 활성층으로부터 방출되는 원하지 않는 광자의 흡수로 결과되기 때문에 전체 구조의 효율성을 증가시킨다.
본 발명의 이로운 추가 구현은 이하 도면에 따라 보다 상세히 설명될것이다.
도 1은 본 발명의 구현에 따른 대형 반-도전 질화물 벌크 기판을 제공하는 단계를 도식적으로 나타내는 것이다.
도 2는 도 1의 기판 상에 유전층 부착단계를 도식적으로 나타내는 것이다.
도 3은 도 2의 구조에서 주입 단계를 도식적으로 나타내는 것이다.
도 4는 도 3의 구조와 보조 캐리어의 결합 단계를 도식적으로 나타내는 것이다.
도 5는 도 4 구조의 분할 단계를 도식적으로 나타내는 것이다.
도 6은 도 5의 분할 구조의 연마 단계를 도식적으로 나타내는 것이다.
도 7은 도 6의 구조 위에 보호층 부착 단계를 도식적으로 나타내는 것이다.
도 8은 도 7 구조의 어닐링 단계를 도식적으로 나타내는 것이다.
도 9는 도 8의 어닐링 단계 후에 도 7 구조의 보호층 제거단계를 도식적으로 나타내는 것이다.
도 10은 도 9 구조 위에 에피택셜 층 성장 단계를 도식적으로 나타내는 것이다.
도 11은 도 10 구조 상의 금속층 부착 단계를 도식적으로 나타내는 것이다.
도 12는 반사층을 갖는 최종 캐리어층을 도식적으로 나타내는 것이다.
도 13은 도 11 및 12 구조 사이의 결합 단계를 도식적으로 나타내는 것이다.
도 14는 보조 캐리어 및 유전층의 제거 단계 후에 도 13 구조를 도식적으로 나타내는 것이다.
도 15는 반-도전 질화물 층의 제거 이후에 도 14의 구조를 도식적으로 나타내는 것이다.
도 16은 도 15의 구조 위에 전기접촉의 준비를 도식적으로 나타내는 것이다.
상기 도면의 치수는 실제의 스케일과 상이함을 주지해야 한다.
본 발명은 이하 상세한 설명에 개시된 구현 뿐만 아니라, 도면에 따라 개시되나, 이하 개시된 특정한 구현으로 상세한 설명 및 도면이 본 발명을 한정하는 것은 아니며, 개략적인 구현은 단계 본 발명의 다양한 견지, 본 발명의 청구항의 범주를 설명하는 것이다.
본 발명에 따라서, LED 구조 또는 레이져 다이오드와 같은 광전자 장치를 제조하기 위해 사용될 수 있는 광전자 적용을 위한 기판의 효율적인 제조 방법이 제공된다.
도 1 내지 16은 본 발명의 구현에 따른 개략적인 공정 흐름을 나타내는 것이다.
도 1에서는, 대형 반-도전 질화물 벌크 기판의 제공단계를 나타낸다. 구현에 있어서, 상기 반-도전 질화물 벌크 기판은 그 상부에 질소면 (18) 및 그 하부에 갈륨면 (19)을 갖는 GaN-기판이다. 상기 대형 GaN-기판은 106/cm2 이하의 전위밀도를 갖는 6각형 결정 구조를 갖는다. 기판 (8)의 평면은 20㎛의 범위이다. 반도전 질화물 벌크 기판 (8)은 약 150 내지 750㎛의 두께를 갖는다. 반도전 질화물 벌크 기판 (8)의 질소면 (18)을 연마시키고, 이는 일부 1 X 1㎛2의 범위에 대하여 0.3nm 이하의 표면 거침성을 갖는다(원자현미경으로 측정).
상기된 기술은 또한 입방 결정 구조를 갖는 GaN의 반-도전 질화물 벌크 기판 또는 6각형의 GaN-기판 대신에 입방 또는 6각형의 단일결정성 AlN이 사용됨이 인지될 수 있다. 이러한 모든 경우에, 상기 기판 (8)의 전위 밀도는 105 내지 106/cm2 또는 그 이하이어야 한다.
도 2는 반-도전 질화물 벌크 기판 (8)에 유전층 (9)의 부착단계를 도식적으로 나타내는 것이다. 이러한 부착단계는 반도전 질화물 벌크 기판 (8)의 질소면 (18) 위에서 수행된다. 상기 유전층 (9)는 실리콘 디옥사이드, 실리콘 니트라이드, 이러한 물질의 조합 또는 GaN-기판 (8)의 질소면 (18)에 우수한 부착성을 갖는 다른 유전성 물질을 포함하는 그룹으로부터 선택되는 물질일 수 있다. 상기 유전층 (9)는 화학적 증착에 의해 바람직하게 부착된다. 반드시 필요한 것은 아니나, 도 2에 나타내어지는 구조는 상기 유전층 (9)를 치밀화를 위해 열적으로 어닐링될 수 있다.
도 3에 나타낸 바와 같이, 도 2의 구조는 주입 단계에서 스피시즈 (10)으로 주입된다. 상기 스피시즈 (10)은 수소, 헬륨 또는 다른 원소가 단독으로 또는 조합될 수 있다. 구현에 나타낸 바와 같이, 상기 스피시즈 (10)은 20 내지 200keV 사이의 에너지로, 1015 내지 1018at/cm2의 선량을 이용하여 주입된다. 상기 스피시즈 (10)은 대략 주입 깊이 d 정도로, 예비 결정된 분할 영역 (11)을 형성하는 반도전 질화물 벌크 기판 (8)의 특정한 깊이로 주입된다.
도 4에 따라서, 도 3의 주입 구조는 그 주입된 측면에서 보조 캐리어 (6)과 결합된다. 상기 보조 캐리어 (6)은 바람직하게 실리콘 기판, GaAs 기판 또는 ZnO 기판이나, 이러한 물질이 반도전 질화물 벌크 기판 (8)이 분리되는 다음 Smart CutTM 공정 도중에 고도로 스트레스되기 때문에 상대적으로 높은 기계적 안정성을 갖는 다른 물질일 수 있다. 보조 캐리어 (6)으로서 GaAs 또는 ZnO의 경우에, 상기 보조 캐리어 (6)의 열적 팽창 계수는 GaN의 열적 팽창 계수 보다 천천히 높아지는 방식으로 선택되거나 적용되며, 이러한 층의 균열을 방지하는 다소 압축과 함께 GaN-층을 갖는 구조가 결과된다.
도 5에 나타낸 바와 같이, 도 4의 구조는 열 및/또는 기계적 처리로 두개 부분으로 분리된다. 이러한 처리로 인해 적용되는 응력으로 예비 결정된 분할 영역 (11)을 따라 도 4의 구조가 분리된다. 상기 분리단계로 2개의 구조, 즉 이전의 반-도전 질화물 벌크 기판 (8)의 잔류부 및 상기 보조 캐리어 (6), 상기 유전층 (9) 및 이전의 반-도전 질화물 벌크 기판 (8)의 일부인 반-도전 질화물 층 (2)로 구성되는 보조 기판 (5)가 결과된다. 상기 분할 구조는 분할단계 이후에 증가된 거침성을 갖는 분할 표면 (14) 및 (22)를 갖는다.
도 6과 관련하여, 상기 보조 기판 (5)는 상기 질화물층 (2)의 분리 표면 (14)위에 적용되는 연마단계에서 매끄러워 진다. 이러한 연마단계 이후에, GaN-층 (2)의 표면 거침성은 AFM으로 측정시 단지 몇 옹스트롬인 극소의 수준이다.
다음 단계에서, 도 7에 나타낸 바와 같이, 보호층 (13)은 GaN-층 (2)의 표면 (14)상에 부착된다. 상기 보호층 (13)은 바람직하게 유전층이다.
도 8에 나타낸 바와 같이, 도 7의 구조는 어닐링 장치 (20)에서 열적으로 어닐링된다. 상기 구조는 GaN-층 (2)의 결정성 품질을 보존하는 가스 분위기에서 500 내지 1100℃의 온도범위로 열처리된다. 도 8의 어닐링 단계는 도 6의 연마 단계 전에 적용될 수 있으며 또한 상기 어닐링 단계 전에 보호층 (13)의 부착없이 상기 보조 기판 5에 바로 적용될 수 있다. 상기 열적 어닐링 단계로 상기 보조 캐리어 (6) 및 상기 유전층 (9) 사이의 경계면에서 결합력이 강화된다.
도 9에 나타낸 바와 같이, 도 8에 나타낸 어닐링 단계 전에 부착될 수 있는 보호층 (13)이 제거단계에서 제거된다. 본 발명의 바람직한 실시예에 있어서, 상기 보호층 (13)은 화학적 처리, 예를 들어, HF로 제거될 수 있다. 상기 제거 단계로 GaN-층 (2)의 상부에 매끄럽고 깨끗한 갈륨 표면 (14)을 갖는 보조 기판 (5)가 결과된다. 상기 GaN-2 층은 도 1에 나타낸 바와 같이, 반-도전 질화물 벌크 기판 (8)의 결정성 품질과 동등한 결정성 품질을 갖는 단일 결정성이다. GaN-층 (2)의 표면은 입자로부터 거의 유리된다. 본 발명의 바람직한 일 실시예에 있어서, GaN-층 (2)의 두께는, 약 200nm이다.
도 10에서는, 추가 단계에서, 에피택셜 (15)를 GaN-층 (2)의 갈륨면 (14)에 부착시킨다. 상기 에피택셜 층 (15)는 MOCVD, MBE 또는 HVPE와 같이 알려진 에피택시 방법으로 부착될 수 있다. 상기 에피택셜 부착 단계 도중에 적용되는 온도는 700 내지 1100℃이다.
예를 들어, 도 10에 나타낸 단계에서, 상기 부착된 에피택셜 층은: 약 0.2㎛의 두께를 갖는 Si로 도핑된 n-형 GaN, InGaN, AlGaN 및/또는 Mg로 도핑된 p-형 GaN일 수 있다. 상기 에피택셜 층 (15)의 전체 두께는, 본 발명의 바람직한 실시예에 있어서, 약 0.5㎛이다. 상기 에피택셜 층의 조성은 결과 기판으로 제조될 수 있는 광전자 구조의 효율성 및 파장에 의존한다. 상기 에피택셜 층 (15)의 전위밀도는 원래 GaN-기판 (8)의 전위밀도와 거의 동일하며, 이는 즉, 106/cm2 이하를 의미한다. 일반적으로, 결과 구조의 활성층에 전류 전파를 촉진하는 증가된 두께를 갖는 에피택셜 층을 갖는 것이 이롭다.
다음 단계에서, 도 11에 나타낸 바와 같이, 금속층 (4)는 에피택셜 층 (15) 위에 부착된다. 상기 금속층 (4)는 결과 구조를 전기적으로 접촉하는 저항 접촉으로서 나중에 제공된다. 금속층 (4)는 Ni/Au, Pt, 로듐 또는 다른 전도성 물질일 수 있다.
도 12와 관련하여, 최종 캐리어 (7)은 부착될 반사층 (17) 상에 제공된다. 상기 최종 캐리어 (7)은 낮은 전기 저항성 및 우수한 열전도성을 갖는 전기 전도성인 지지 기판으로서 제공된다. 상기 최종 캐리어 (7)은 실리콘, SiC, 구리 또는 다른 전도성 또는 반-도전 물질일 수 있다. 상기 반사층 (17)은 예를 들어, 우수한 반사성을 갖는 금, 알루미늄, 또는 은일 수 있다. 상기 반사층 (17)은 최종 캐리어 (7)과 에피택셜 층 (15) 사이에 배열된 거울층으로서 나중에 작용한다. 상기 거울은 결과 구조의 방출되는 파장에 따라 선택된다.
도 13에 나타낸 바와 같이, 도 11 및 12의 구조는 결합 단계에서 금속층 (4)와 반사층 (17)에 연결된다. 상기 결합 단계는 기계적 압력 및 특정 온도를 사용하여 그 사이에 접촉을 제공하기 위하여 도 11 및 12의 구조 사이에서 분자를 접착한다.
도 14에 나타낸 바와 같이, 추가의 단계에 있어서, 상기 보조 캐리어 (6) 및 상기 유전층 (9)는 제거 단계에서 결합된 구조로부터 제거된다. 상기 제거단계는 기계적 래핑(lapping) 및/또는 연마 뿐만 아니라, 에칭 정지층으로서 갈륨 질화물 층 (2)를 사용하는 화학적 공격을 포함할 수 있다. 최종 캐리어 (7)가 실리콘인 경우, 제거는 기계적 처리 후에 TMAH 또는 HF/HNO3 용액을 기초로 하는 화학적 처리를 사용할 수 있다. 상기 화학적 공격은 상기 구조가 차례로 유지될 수 있고 상기 보조 캐리어가 화학용액에 노출될 수 있는 장치를 사용하여 상기 용액의 전해조에 상기 구조를 침지함이 인지될 수 있다. 상기 보조 캐리어의 제거는 단지 화학적 처리만을 사용함이 인지될 수 있다.
다음 단계에서 도 15에 나타낸 바와 같이, 상기 갈륨 질화물 층 (2)는 도 14에 나타낸 구조로부터 제거된다. 단지 이러한 층이 광자 흡수를 불리하게 하기 때문에, 비-도핑된 GaN-층 (2)와 같이 무익한 층의 제거로 결과 구조의 효율성을 강화시킬 수 있다. GaN은 예를 들어 UV 방사선을 흡수한다.
도 16과 관련하여, 전기 접촉 (21)은 상기 에피택셜 층 (15) 위에 제공된다.
결과 구조는 최종 캐리어 (7), 반사층 (17), 금속 층 (4), 에피택셜 층 (15) 및 전기 접촉 (21)로 이루어진다. 상기 금속층 (4) 및 반사층 (17)은 함께 금속접합을 형성하거나 상기 캐리어 기판 (7)과 상기 에피택셜 층 (15) 사이에 금속성 중간층을 형성한다. 상기 금속 중간층은 반사층 (17)을 포함하거나 포함하지 않을 수 있다.
도시되지는 않으나, 다음 단계에서, 도 16의 구조는 칩 제조를 위한 리소그라피 및 에칭단계, 구조 유지를 위한 유전층의 부착단계 및 금속층의 부착단계를 이용 처리하여 구조의 양면에 접촉을 추가로 제공한다. 마지막 단계로서, 상기 제조된 구조는 칩으로 분리되고 최종적으로 패키지된다.
본 발명의 방법에 따라서, 매우 우수한 결정질 및 무익한 층이 제거된 활성층을 갖는 기판이 광전자 적용을 위한 것으로 인지될 수 있다. 우수한 결정성 품질 은 구조의 고효율성 및 장시간 수명 연장, 특히 레이져 다이오드의 LED 구조에 있어 매우 중요한 것이다. 나아가, 본 발명의 방법에서, 무익한 GaN 층의 제거로 인해, 상기 활성층의 광자 흡수가 최소화되며, 방사선의 고효율성이 결과된다.
본 발명의 기술은 상기 최종 기판에 상기 기판의 일부를 바로 이동시키는 질화물 벌크 기판의 매우 우수한 결정도를 이용한 것이다. 이에, 최종 활성 에피택셜 층을 동일한 우수 결정성을 갖는 고 품질의 이동된 부분 위에 바로 성장시켜 고품질의 최종 구조가 결과될 수 있다.

Claims (15)

  1. 하나의 반-도전 질화물 층 (2)를 보조 캐리어 (6)상에 위치시킨 보조 기판 (5)를 마련하는 단계;
    상기 반-도전 질화물층(2) 측에서 상기 보조 기판(5)을 금속화하는 단계;
    상기 금속화된 보조 기판 (5)을 최종 캐리어 (7)와 결합하는 단계; 및
    상기 결합 단계 후에 상기 보조 캐리어 (6)를 제거하는 단계;를 포함하며,
    상기 보조 기판 (5)을 마련하는 단계는:
    질소면 (18)을 갖는 반-도전 질화물 벌크 기판 (8)과 상기 보조 캐리어 (6)를 상기 반-도전 질화물 벌크 기판 (8)의 질소면(18) 상에서 결합시키는 단계;
    상기 반-도전 질화물 벌크 기판 (8)에서 일부를 분리하여 상기 보조 캐리어 (6)상에 상기 반-도전 질화물 층 (2)를 형성하여 이동시키는 단계;를 포함하는 것을 특징으로 하는, 최종 캐리어(7) 상에 하나 이상의 활성 질화물 층 (2, 15) 및 그 사이에 금속성 중간층 (4)를 갖는 광전자 적용을 위한 기판 (1)의 제조방법.
  2. 제 1항에 있어서, 상기 반-도전 질화물 벌크 기판 (8)은 GaN-기판 또는 AlN 기판인 것을 특징으로 광전자 적용을 위한 기판 (1)의 제조방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 반-도전 질화물 벌크 기판 (8)은 106/cm2 미만의 전위밀도로 제조되는 것을 특징으로 광전자 적용을 위한 기판 (1)의 제조방법.
  4. 제 1항 또는 제 2항 중 어느 한항에 있어서,
    상기 분리 및 이동 단계는:
    상기 반-도전 질화물 벌크 기판 (8) 상에 유전층 (9)을 부착시키는 단계;
    상기 반-도전 질화물 벌크 기판 (8)을 상기 유전층 (9)을 통해 특정깊이 (d)로 스피시즈 (10)을 주입하여 그 안에 예비결정된 분할 영역(11)을 형성하는 단계;
    상기 반-도전 질화물 벌크 기판 (8)을 상기 스피시즈가 주입된 측의 상기 반-도전 질화물 벌크 기판(9)의 일면과 상기 보조 캐리어(6)를 결합시키는 단계; 및
    상기 반-도전 질화물 벌크 기판 (8)을 열처리, 기계처리 또는 열처리와 기계처리를 함께 처리하여 상기 예비 결정된 분할영역 (11)을 따라 상기 기판(8)을 분할하는 단계;
    를 포함하는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 보조 캐리어 (6)는 실리콘, GaAs 및 ZnO를 포함하는 물질의 그룹으로부터 선택되는 기판인 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 보조 기판 (5)은 상기 분리 및 이동 단계 이후에 어닐링되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  7. 제 6항에 있어서,
    상기 어닐링 단계 전에 상기 이동된 질화물 층 (2) 위에 보호층(13)을 부착하여 상기 어닐링 단계 이후에 제거하는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  8. 제 6항에 있어서,
    상기 이동된 질화물 층 (2)의 표면 (14)는 상기 분리 및 이동 단계 후에 또는 어닐링 단계 후에 평활화되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  9. 제 1항 또는 제 2항에 있어서,
    n-형 GaN, InGaN, AlGaN, 비도핑 GaN 및 p-형 GaN을 포함하는 그룹의 물질 중 하나 이상의 에피택셜 질화물 층 (15)을 상기 보조 기판 (5)의 상기 이동된 질화물 층 (2) 상에 부착시키는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  10. 제 9항에 있어서, 상기 금속성 중간 층 (4)는 상기 하나 이상의 에피택셜 질화물 층 (15) 상에 부착되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  11. 제 10항에 있어서, 상기 방법은 상기 최종 캐리어 (7)을 제공하는 단계 및 상기 최종 캐리어 (7)를 상기 보조 기판 (5)의 금속화 면 상에서 결합하는 단계를 추가로 포함하는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  12. 제 11항에 있어서, 상기 최종 캐리어 (7)의 물질은 실리콘, 실리콘 카바이드, 및 구리를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  13. 제 11항에 있어서,
    상기 최종 캐리어 (7)과 상기 보조 기판 (5)의 결합 단계 전에 상기 최종 캐리어 (7) 위에 하나 이상의 반사층(17)을 부착하는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  14. 제 11항에 있어서, 상기 보조 캐리어 (6)은 상기 결합 단계 이후에 기계적으로 또는 화학적으로 제거되며, 이때 상기 질화물 층 (2)는 상기 제거단계를 위한 정지층으로 사용되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
  15. 제 14항에 있어서, 상기 이동된 질화물 층 (2)는 상기 보조 캐리어 (6)의 제거 단계 이후에 상기 기판 (1)로부터 제거되는 것을 특징으로 하는 광전자 적용을 위한 기판 (1)의 제조방법.
KR1020077014329A 2005-01-13 2006-01-12 광전자 적용 기판 제조방법 KR100905977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP05290082A EP1681712A1 (en) 2005-01-13 2005-01-13 Method of producing substrates for optoelectronic applications
EP05290082.6 2005-01-13

Publications (2)

Publication Number Publication Date
KR20070089821A KR20070089821A (ko) 2007-09-03
KR100905977B1 true KR100905977B1 (ko) 2009-07-06

Family

ID=34941890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077014329A KR100905977B1 (ko) 2005-01-13 2006-01-12 광전자 적용 기판 제조방법

Country Status (6)

Country Link
US (3) US7537949B2 (ko)
EP (1) EP1681712A1 (ko)
JP (1) JP5312797B2 (ko)
KR (1) KR100905977B1 (ko)
CN (1) CN100580880C (ko)
WO (1) WO2006074933A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
TWI267946B (en) * 2005-08-22 2006-12-01 Univ Nat Chiao Tung Interconnection of group III-V semiconductor device and fabrication method for making the same
CN100474642C (zh) * 2005-10-27 2009-04-01 晶能光电（江西）有限公司 含有金属铬基板的铟镓铝氮半导体发光元件及其制造方法
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
FR2914494A1 (fr) * 2007-03-28 2008-10-03 Soitec Silicon On Insulator Procede de report d'une couche mince de materiau
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20080303033A1 (en) * 2007-06-05 2008-12-11 Cree, Inc. Formation of nitride-based optoelectronic and electronic device structures on lattice-matched substrates
WO2009015337A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Methods for producing improved epitaxial materials
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
EP2105972A3 (en) * 2008-03-28 2015-06-10 Semiconductor Energy Laboratory Co, Ltd. Photoelectric conversion device and method for manufacturing the same
US7781780B2 (en) 2008-03-31 2010-08-24 Bridgelux, Inc. Light emitting diodes with smooth surface for reflective electrode
US20100295088A1 (en) * 2008-10-02 2010-11-25 Soraa, Inc. Textured-surface light emitting diode and method of manufacture
FR2936903B1 (fr) * 2008-10-07 2011-01-14 Soitec Silicon On Insulator Relaxation d'une couche de materiau contraint avec application d'un raidisseur
JP5907730B2 (ja) 2008-10-30 2016-04-26 エス・オー・アイ・テック・シリコン・オン・インシュレーター・テクノロジーズ 低減した格子ひずみを備えた半導体材料、同様に包含する半導体構造体、デバイス、および、加工された基板を製造する方法
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US8247886B1 (en) 2009-03-09 2012-08-21 Soraa, Inc. Polarization direction of optical devices using selected spatial configurations
US8791499B1 (en) 2009-05-27 2014-07-29 Soraa, Inc. GaN containing optical devices and method with ESD stability
US8409366B2 (en) * 2009-06-23 2013-04-02 Oki Data Corporation Separation method of nitride semiconductor layer, semiconductor device, manufacturing method thereof, semiconductor wafer, and manufacturing method thereof
US9000466B1 (en) 2010-08-23 2015-04-07 Soraa, Inc. Methods and devices for light extraction from a group III-nitride volumetric LED using surface and sidewall roughening
US9293644B2 (en) 2009-09-18 2016-03-22 Soraa, Inc. Power light emitting diode and method with uniform current density operation
CN102630349B (zh) 2009-09-18 2017-06-13 天空公司 功率发光二极管及利用电流密度操作的方法
US8933644B2 (en) 2009-09-18 2015-01-13 Soraa, Inc. LED lamps with improved quality of light
US9583678B2 (en) 2009-09-18 2017-02-28 Soraa, Inc. High-performance LED fabrication
US8648387B2 (en) * 2009-12-30 2014-02-11 Industrial Technology Research Institute Nitride semiconductor template and method of manufacturing the same
US10147850B1 (en) 2010-02-03 2018-12-04 Soraa, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US8905588B2 (en) 2010-02-03 2014-12-09 Sorra, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US8740413B1 (en) 2010-02-03 2014-06-03 Soraa, Inc. System and method for providing color light sources in proximity to predetermined wavelength conversion structures
US9450143B2 (en) 2010-06-18 2016-09-20 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
US8786053B2 (en) 2011-01-24 2014-07-22 Soraa, Inc. Gallium-nitride-on-handle substrate materials and devices and method of manufacture
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US8686431B2 (en) 2011-08-22 2014-04-01 Soraa, Inc. Gallium and nitrogen containing trilateral configuration for optical devices
KR101254716B1 (ko) * 2011-11-07 2013-04-15 삼성코닝정밀소재 주식회사 패턴을 갖는 전이기판 제조방법
US8912025B2 (en) 2011-11-23 2014-12-16 Soraa, Inc. Method for manufacture of bright GaN LEDs using a selective removal process
JP5879964B2 (ja) * 2011-11-25 2016-03-08 住友電気工業株式会社 複合基板の製造方法および半導体デバイスの製造方法
CN104247052B (zh) 2012-03-06 2017-05-03 天空公司 具有减少导光效果的低折射率材料层的发光二极管
JP2013247362A (ja) * 2012-05-29 2013-12-09 Samsung Corning Precision Materials Co Ltd 半導体素子用薄膜貼り合わせ基板の製造方法
US8971368B1 (en) 2012-08-16 2015-03-03 Soraa Laser Diode, Inc. Laser devices having a gallium and nitrogen containing semipolar surface orientation
US9978904B2 (en) 2012-10-16 2018-05-22 Soraa, Inc. Indium gallium nitride light emitting devices
US8802471B1 (en) 2012-12-21 2014-08-12 Soraa, Inc. Contacts for an n-type gallium and nitrogen substrate for optical devices
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US8994033B2 (en) 2013-07-09 2015-03-31 Soraa, Inc. Contacts for an n-type gallium and nitrogen substrate for optical devices
US9548247B2 (en) 2013-07-22 2017-01-17 Infineon Technologies Austria Ag Methods for producing semiconductor devices
US9419189B1 (en) 2013-11-04 2016-08-16 Soraa, Inc. Small LED source with high brightness and high efficiency
JP6803232B2 (ja) * 2014-11-11 2020-12-23 出光興産株式会社 新規な積層体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057891A (ko) * 1999-02-05 2000-09-25 마리 오 휴버 발광 소자 제조 장치 및 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2540791B2 (ja) * 1991-11-08 1996-10-09 日亜化学工業株式会社 ｐ型窒化ガリウム系化合物半導体の製造方法。
JP3325713B2 (ja) * 1994-08-22 2002-09-17 ローム株式会社 半導体発光素子の製法
JP4024994B2 (ja) * 2000-06-30 2007-12-19 株式会社東芝 半導体発光素子
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP2002284600A (ja) 2001-03-26 2002-10-03 Hitachi Cable Ltd 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP3886341B2 (ja) * 2001-05-21 2007-02-28 日本電気株式会社 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
US6936357B2 (en) * 2001-07-06 2005-08-30 Technologies And Devices International, Inc. Bulk GaN and ALGaN single crystals
KR20050044643A (ko) * 2001-12-04 2005-05-12 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼 및 접합 웨이퍼의 제조방법
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
FR2835095B1 (fr) 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
TW577178B (en) 2002-03-04 2004-02-21 United Epitaxy Co Ltd High efficient reflective metal layer of light emitting diode
US6791120B2 (en) 2002-03-26 2004-09-14 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and method of fabricating the same
US20030189215A1 (en) * 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
CN100483612C (zh) * 2003-06-04 2009-04-29 刘明哲 用于制造垂直结构的复合半导体器件的方法
TWI240434B (en) 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
US7118813B2 (en) * 2003-11-14 2006-10-10 Cree, Inc. Vicinal gallium nitride substrate for high quality homoepitaxy
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US20060124956A1 (en) * 2004-12-13 2006-06-15 Hui Peng Quasi group III-nitride substrates and methods of mass production of the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057891A (ko) * 1999-02-05 2000-09-25 마리 오 휴버 발광 소자 제조 장치 및 방법

Also Published As

Publication number Publication date
CN101091234A (zh) 2007-12-19
CN100580880C (zh) 2010-01-13
KR20070089821A (ko) 2007-09-03
JP2008527731A (ja) 2008-07-24
US7537949B2 (en) 2009-05-26
US20090200569A1 (en) 2009-08-13
WO2006074933A1 (en) 2006-07-20
US20110237008A1 (en) 2011-09-29
EP1681712A1 (en) 2006-07-19
JP5312797B2 (ja) 2013-10-09
US20060166390A1 (en) 2006-07-27
US8541290B2 (en) 2013-09-24

Similar Documents

Publication Publication Date Title
KR100905977B1 (ko) 광전자 적용 기판 제조방법
JP5441297B2 (ja) Ｉｉｉ−ｖ族発光デバイス
KR100773997B1 (ko) 질화 갈륨계 디바이스 및 그 제조 방법
KR101535764B1 (ko) 고체 상태 조명 장치들을 위한 질화 갈륨 웨이퍼 기판, 및 관련된 시스템들 및 방법들
TWI240434B (en) Method to produce semiconductor-chips
TWI532209B (zh) 一種用於形成一埋入式金屬層結構的方法
CN100505164C (zh) 氮化物半导体衬底的制造方法及复合材料衬底
JP2006521984A (ja) Ｉｉｉ族の窒化物装置を製作する方法およびそのように製作された装置
JPH10321911A (ja) 単結晶シリコン上に化合物半導体のエピタキシヤル層を製造する方法及びそれにより製造された発光ダイオード
KR20130029455A (ko) ＧａＮ계 반도체 디바이스의 제조방법
US8502264B2 (en) Composite substrate, and method for the production of a composite substrate
SG178573A1 (en) Solid state lighting devices with selected thermal expansion and/or surface characteristics, and associated methods
KR20090100230A (ko) 샌드위치 구조의 웨이퍼 결합 및 포톤 빔을 이용한 단결정 반도체 박막 전이
US9331236B2 (en) Engineered substrates having epitaxial formation structures with enhanced shear strength and associated systems and methods
KR20070100852A (ko) 호모에피택셜 기판 및 발광 다층구조체 성장용 템플렛을 이용한 그룹 3족 질화물계 반도체 수직구조의 발광소자 제작
TW201003988A (en) Device structure
KR101231118B1 (ko) 반도체 발광소자용 지지기판 및 상기 지지기판을 이용한고성능 수직구조의 반도체 발광소자
US7446346B2 (en) Semiconductor substrate for optoelectronic components and method for fabricating it
KR100858362B1 (ko) 수직구조 발광다이오드 소자의 제조방법
US8658446B2 (en) Method for fabricating semiconductor substrate for optoelectronic components
KR101381985B1 (ko) 수직형 발광소자 제조 방법
Faure Review of compound materials bonding and layer transfer for optoelectronic applications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150611

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180601

Year of fee payment: 10