KR100905595B1 - Manufacturing Method of Image Sensor - Google Patents
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Abstract
실시예에 따른 이미지센서의 제조방법은 하부배선을 포함하는 회로(circuitry)를 기판상에 형성하는 단계; 상기 기판상에 하부전극용 금속과 제1 절연층을 순차적으로 형성하는 단계; 상기 제1 절연층과 하부전극용 금속을 선택적으로 제거하여 픽셀별로 제1 절연층과 하부전극을 분리시키는 단계; 상기 분리된 제1 절연층을 포함하는 기판의 전면에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 평탄화하여 상기 제1 절연층을 노출시키는 단계; 상기 노출된 제1 절연층을 제거하여 하부전극을 노출시키는 단계; 상기 노출된 하부전극 상에 포토다이오드를 형성하는 단계; 상기 포토다이오드 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.In another embodiment, a method of manufacturing an image sensor includes forming a circuit including a lower wiring on a substrate; Sequentially forming a lower electrode metal and a first insulating layer on the substrate; Selectively removing the metal for the first insulating layer and the lower electrode to separate the first insulating layer and the lower electrode for each pixel; Forming a second insulating layer on an entire surface of the substrate including the separated first insulating layer; Planarizing the second insulating layer to expose the first insulating layer; Removing the exposed first insulating layer to expose a lower electrode; Forming a photodiode on the exposed lower electrodes; And forming an upper electrode on the photodiode.
이미지센서, 포토다이오드, CMP Image Sensor, Photodiode, CMP
Description
실시예는 이미지센서의 제조방법에 관한 것이다. An embodiment relates to a method of manufacturing an image sensor.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and is largely a charge coupled device (CCD) and a CMOS (Complementary Metal Oxide Silicon) image sensor. It is divided into (Image Sensor) (CIS).
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.In the CMOS image sensor, a photo diode and a MOS transistor are formed in a unit pixel to sequentially detect an electrical signal of each unit pixel in a switching manner to implement an image.
종래기술에 의한 CIS소자는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역과, 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다.The CIS device according to the related art can be divided into a photo diode region for receiving a light signal and converting the light signal into an electrical signal, and a transistor region for processing the electrical signal.
그런데, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.However, the CMOS image sensor according to the related art has a structure in which a photodiode is horizontally disposed with a transistor.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서 의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.Of course, although the disadvantages of the CCD image sensor are solved by the horizontal CMOS image sensor according to the prior art, there is still a problem in the horizontal CMOS image sensor according to the prior art.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.That is, according to the horizontal CMOS image sensor of the prior art, a photodiode and a transistor are manufactured to be adjacent to each other horizontally on a substrate. Accordingly, an additional area for the photodiode is required, thereby reducing the fill factor area and limiting the possibility of resolution.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.In addition, according to the horizontal CMOS image sensor according to the prior art there is a problem that it is very difficult to achieve optimization for the process of manufacturing the photodiode and the transistor at the same time. That is, in a fast transistor process, a shallow junction is required for low sheet resistance, but such shallow junction may not be appropriate for a photodiode.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.In addition, according to the horizontal CMOS image sensor according to the prior art, the size of the unit pixel is increased to maintain the sensor sensitivity of the image sensor as additional on-chip functions are added to the image sensor. The area for the photodiode must be reduced to maintain the pixel size. However, when the pixel size is increased, the resolution of the image sensor is reduced, and when the area of the photodiode is reduced, the sensor sensitivity of the image sensor is reduced.
실시예는 트랜지스터 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서의 제조방법을 제공하고자 한다.Embodiments provide a method of manufacturing an image sensor that can provide new integration of a transistor circuit and a photodiode.
또한, 실시예는 트랜지스터 회로 상측에 포토다이오드를 위한 하부전극을 안정적으로 형성할 수 있는 이미지센서의 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a method of manufacturing an image sensor that can stably form a lower electrode for the photodiode on the transistor circuit.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서의 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a method of manufacturing an image sensor that can improve the resolution (Resolution) and sensor sensitivity (sensitivity) together.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서의 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a method of manufacturing an image sensor that can prevent the defect in the photodiode while employing a vertical photodiode.
실시예에 따른 이미지센서의 제조방법은 하부배선을 포함하는 회로(circuitry)를 기판상에 형성하는 단계; 상기 기판상에 하부전극용 금속과 제1 절연층을 순차적으로 형성하는 단계; 상기 제1 절연층과 하부전극용 금속을 선택적으로 제거하여 픽셀별로 제1 절연층과 하부전극을 분리시키는 단계; 상기 분리된 제1 절연층을 포함하는 기판의 전면에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 평탄화하여 상기 제1 절연층을 노출시키는 단계; 상기 노출된 제1 절연층을 제거하여 하부전극을 노출시키는 단계; 상기 노출된 하부전극 상에 포토다이오드를 형성하는 단계; 상기 포토다이오드 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.In another embodiment, a method of manufacturing an image sensor includes forming a circuit including a lower wiring on a substrate; Sequentially forming a lower electrode metal and a first insulating layer on the substrate; Selectively removing the metal for the first insulating layer and the lower electrode to separate the first insulating layer and the lower electrode for each pixel; Forming a second insulating layer on an entire surface of the substrate including the separated first insulating layer; Planarizing the second insulating layer to expose the first insulating layer; Removing the exposed first insulating layer to expose a lower electrode; Forming a photodiode on the exposed lower electrodes; And forming an upper electrode on the photodiode.
실시예에 따른 이미지센서의 제조방법에 의하면, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.According to the manufacturing method of the image sensor according to the embodiment, it is possible to provide a vertical integration of the transistor circuit (circuitry) and the photodiode.
또한, 실시예에 의하면 포토다이오드를 위한 하부전극 상에 질화막을 형성한 후 평탄화공정을 진행함으로써 하부전극의 손상을 방지할 수 있다.In addition, according to the embodiment, the nitride electrode is formed on the lower electrode for the photodiode and then the planarization process is performed to prevent damage to the lower electrode.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.In addition, according to the embodiment, the fill factor can be approached to 100% by vertical integration of the transistor circuit and the photodiode.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.Further, according to the embodiment, it is possible to provide higher sensitivity at the same pixel size by vertical integration than in the prior art.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.In addition, according to the embodiment it is possible to reduce the process cost for the same resolution (Resolution) than the prior art.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.In addition, according to the exemplary embodiment, each unit pixel may implement a more complicated circuit without reducing the sensitivity.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.In addition, the additional on-chip circuitry that can be integrated by the embodiment can increase the performance of the image sensor and further reduce the size and manufacturing cost of the device.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.Further, according to the embodiment, it is possible to prevent defects in the photodiode while employing a vertical photodiode.
이하, 실시예에 따른 이미지센서의 제조방법을 첨부된 도면을 참조하여 상세 히 설명한다.Hereinafter, a method of manufacturing an image sensor according to an embodiment will be described in detail with reference to the accompanying drawings.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiments, where it is described as being formed "on / under" of each layer, it is understood that the phase is formed directly or indirectly through another layer. It includes everything.
실시예의 설명에 있어서 씨모스이미지센서(CIS)에 대한 구조의 도면을 이용하여 설명하나, 본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 모든 이미지센서에 적용이 가능하다.In the description of the embodiment will be described with reference to the structure of the CMOS image sensor (CIS), the present invention is not limited to the CMOS image sensor, it is applicable to all image sensors, such as CCD image sensor.
(실시예)(Example)
이하, 도 1 내지 도 5를 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.Hereinafter, a manufacturing method of an image sensor according to an embodiment will be described with reference to FIGS. 1 to 5.
우선, 도 1과 같이 하부배선(120)을 포함하는 회로(circuitry)(미도시)를 기판(미도시) 상에 형성한다. 상기 회로는 트랜지스터(미도시)를 포함할 수 있으며, 트랜지스터의 개수에 따라 3Tr CIS, 4Tr CIS, 5Tr CIS 등이 가능하다.First, a circuit (not shown) including a
상기 하부배선(120)은 하부플러그(미도시)와 하부메탈(미도시)를 포함할 수 있다. 상기 하부배선(120)은 트랜지스터가 형성된 기판상의 층간절연층(110) 내에 형성될 수 있다.The
다음으로, 상기 기판상에 하부전극용 금속(140a)과 제1 절연층(150)을 순차적으로 형성한다.Next, the
이때, 하부전극용 금속(140a)이 형성되기 전에 하부배선(120)을 포함하는 기판상에 배리어 메탈(130)을 형성할 수 있다. 상기 배리어 메탈(130)은 텅스텐, 타 이타늄, 탄탈륨 또는 이들의 질화물 등으로 형성될 수 있다.In this case, the
이후, 상기 배리어 메탈(130) 상에 하부전극용 금속(140a)을 형성한다. 상기 하부전극용 금속(140a)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질로 형성할 수 있다. 예를 들어, 상기 하부전극용 금속(140a)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 구리(Cu), 코발트(Co) 등으로 형성할 수 있다. 예를 들어, Cr을 이용하여 약 100~2000Å의 하부전극용 금속(140a)을 형성할 수 있으나 이에 한정되는 것은 아니다.Thereafter, a
이후, 상기 하부전극용 금속(140a) 상에 제1 절연층(150)을 형성한다. 실시예에서는 하부전극(140) 상에 제1 절연층(150)을 형성한 상태에서 평탄화공정을 진행함으로써 하부전극(140)의 손상을 방지할 수 있다.Thereafter, a first
예를 들어, 상기 하부전극용 금속(140a) 상에 질화막에 의한 제1 절연층(150)을 형성할 수 있다. 예를 들어, SiN에 의한 제1 절연층(150)을 형성할 수 있으나 이에 한정되는 것은 아니다.For example, the first
또한, 실시예에서는 상기 제1 절연층(150)을 약 500 내지 1500Å 형성함으로써 추후 진행되는 제2 절연층(160)의 평탄화공정에서 하부전극(140)의 손상을 방지할 수 있다.In addition, in the exemplary embodiment, the first
다음으로, 도 2와 같이 상기 제1 절연층(150)과 하부전극용 금속(140a)을 선택적으로 제거하여 픽셀별로 제1 절연층(150)과 하부전극(140)을 분리시킨다.Next, as shown in FIG. 2, the first
예를 들어, 픽셀의 경계를 노출시키는 감광막 패턴(미도시)을 식각마스크로 하여 픽셀별로 제1 절연층(150)과 하부전극(140)을 분리시킬 수 있다. 이러한 분리 공정에 의해 단위 픽셀간의 크로스 토크 등을 방지할 수 있다.For example, the
다음으로, 도 3과 같이 상기 분리된 제1 절연층(150)을 포함하는 기판의 전면에 제2 절연층(160)을 형성한다. 예를 들어, 상기 제2 절연층(160)은 SiO2와 같은 산화막일 수 있으나 이에 한정되는 것은 아니며, 저 유전성 물질(low-k dielectric)로 형성할 수 있다. 상기 제2 절연층(160)에 의해 단위 픽셀간의 절연이 확실하게 이루어질 수 있다. Next, as shown in FIG. 3, the second
다음으로, 도 4와 같이 상기 제2 절연층(160)을 평탄화하여 상기 제1 절연층(150)을 노출시킨다. 실시예에서는 제2 절연층(160)을 미리 평탄화함으로써 이후 형성되는 진성층(미도시) 등에 대한 평탄화공정을 진행하지 않음으로써 포토다이오드 내에 디펙트 발생을 최소화하여 디펙트에 의한 암전류 등을 방지할 수 있다.Next, as shown in FIG. 4, the second
이때, 실시예에서는 상기 제1 절연층(150)과 제2 절연층(160)의 선택비가 1: 60~200인 슬러리를 사용하여 CMP에 의해 평탄화를 진행함으로써 하부전극(140) 상의 제1 절연층(150)에 의해 하부전극(140)의 손상을 방지할 수 있다.In this embodiment, the first
이때, CMP에 의해 제2 절연층(160)이 오버 CMP됨으로써 잔존하는 제2 절연층(160)의 높이가 제1 절연층(150) 보다는 낮고 하부전극(140)의 높이와 같아질 수 있다. 이로써, 이후 제1 절연층(150) 제거 후 형성되는 포토다이오드(미도시)의 평탄한 형성이 가능할 수 있다.In this case, the height of the second
다음으로, 도 5와 같이 상기 노출된 제1 절연층(150)을 제거하여 하부전극(140)을 노출시킨다.Next, as shown in FIG. 5, the exposed first
이후, 상기 노출된 하부전극(140) 상에 제1 도전형 전도층(미도시), 진성층(intrinsic layer)(미도시) 및 제2 도전형 전도층(미도시)을 순차적으로 형성하여 포토다이오드를 형성할 수 있다.Subsequently, a first conductive type conductive layer (not shown), an intrinsic layer (not shown), and a second conductive type conductive layer (not shown) are sequentially formed on the exposed
예를 들어, 제1 도전형 전도층은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 도전형 전도층은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다. 한편, 제1 도전형 전도층은 필수적인 공정은 아니다.For example, the first conductivity type conductive layer may be formed using N-doped amorphous silicon, but is not limited thereto. The first conductivity type conductive layer is a-Si: H, a-SiGe: H, a-SiC, a-SiN: H a-SiO: H and the like by adding germanium, carbon, nitrogen or oxygen to amorphous silicon It may be formed. On the other hand, the first conductivity type conductive layer is not an essential process.
또한, 진성층은 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층은 화학기상증착(CVD) 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.In addition, the intrinsic layer may be formed using n-doped amorphous silicon. The intrinsic layer may be formed by chemical vapor deposition (CVD) or the like. For example, the intrinsic layer may be formed of amorphous silicon by PECVD using silane gas (SiH 4 ).
또한, 제2 도전형 전도층은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 전도층은 화학기상증착(CVD) 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.In addition, the second conductivity type conductive layer may be formed using P-doped amorphous silicon, but is not limited thereto. The second conductivity type conductive layer may be formed by chemical vapor deposition (CVD) or the like. For example, the second conductivity type conductive layer may be formed of amorphous silicon by PECVD by mixing boron and the like with silane gas (SiH 4 ).
이후, 상기 제2 도전형 전도층 상에 상부전극(미도시)을 형성할 수 있다.Thereafter, an upper electrode (not shown) may be formed on the second conductivity type conductive layer.
상기 제2 전극은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다. The second electrode may be formed of a transparent electrode having high light transmittance and high conductivity. For example, the second electrode may be formed of indium tin oxide (ITO) or cardium tin oxide (CTO).
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.The present invention is not limited to the described embodiments and drawings, and various other embodiments are possible within the scope of the claims.
도 1 내지 도 5는 실시예에 따른 이미지센서의 제조방법의 공정단면도.1 to 5 are cross-sectional views of a manufacturing method of an image sensor according to an embodiment.
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