[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100904740B1 - Internal Voltage Compensation Circuit - Google Patents

Internal Voltage Compensation Circuit Download PDF

Info

Publication number
KR100904740B1
KR100904740B1 KR1020080006371A KR20080006371A KR100904740B1 KR 100904740 B1 KR100904740 B1 KR 100904740B1 KR 1020080006371 A KR1020080006371 A KR 1020080006371A KR 20080006371 A KR20080006371 A KR 20080006371A KR 100904740 B1 KR100904740 B1 KR 100904740B1
Authority
KR
South Korea
Prior art keywords
level
voltage
external voltage
selection signal
signal
Prior art date
Application number
KR1020080006371A
Other languages
Korean (ko)
Other versions
KR20090019664A (en
Inventor
정봉화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US12/215,794 priority Critical patent/US8836410B2/en
Publication of KR20090019664A publication Critical patent/KR20090019664A/en
Application granted granted Critical
Publication of KR100904740B1 publication Critical patent/KR100904740B1/en
Priority to US14/485,512 priority patent/US9374092B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 제1 외부전압 또는 제2 외부전압의 레벨에 응답하여 파워업신호를 생성하는 파워업신호 생성부;

상기 제1 외부전압 및 상기 제2 외부전압의 레벨을 비교하여 선택신호를 생성하는 선택신호 생성부; 및

상기 선택신호에 응답하여 내부전압을 상기 제1 외부전압 또는 제2 외부전압에 전기적으로 연결하는 전압보상부를 포함하는 내부전압 보상회로를 제공한다.

Figure R1020080006371

파워업신호, 고전압 보상회로

The present invention provides a power-up signal generator for generating a power-up signal in response to a level of a first external voltage or a second external voltage;

A selection signal generator configured to generate a selection signal by comparing the levels of the first external voltage and the second external voltage; And

An internal voltage compensation circuit including a voltage compensator electrically connecting an internal voltage to the first external voltage or the second external voltage in response to the selection signal.

Figure R1020080006371

Power-Up Signal, High Voltage Compensation Circuit

Description

내부전압 보상회로{Internal Voltage Compensation Circuit}Internal Voltage Compensation Circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 파워업구간에서 2개의 상이한 외부전압에 대응하여 내부전압의 레벨을 적절하게 보상할 수 있도록 하는 내부전압 보상회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage compensation circuit for properly compensating a level of an internal voltage in response to two different external voltages in a power-up section.

일반적으로, 반도체 장치에서 파워업신호 생성회로는 반도체 장치의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 장치를 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다. 이때, 반도체 장치의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 반도체 장치는 파워업신호 생성회로를 구비하여 파워업신호(Power-up signal)를 인에이블시킴으로써, 외부전압(VDD)이 안정적인 전압레벨이 된 이후에 각 회로에 공급되도록 하고 있다. 이와 같은 동작을 파워업에 의해 반도체 장치는 초기화된다.In general, the power-up signal generation circuit in the semiconductor device refers to a circuit that is responsible for initializing the semiconductor device. In order to operate the semiconductor device, an external voltage VDD is externally supplied. The voltage level of the external voltage VDD starts from 0 [V] and rises to a target voltage level with a constant slope. At this time, when all the circuits of the semiconductor device are directly applied with the external voltage VDD, a malfunction occurs due to the influence of the rising external voltage. Therefore, in order to prevent such chip malfunction, the semiconductor device includes a power-up signal generation circuit to enable a power-up signal, whereby each circuit after the external voltage VDD has reached a stable voltage level. To be supplied. The semiconductor device is initialized by powering up such an operation.

한편, 디램 메모리 셀에 주로 사용되는 NMOS 트래지스터를 온시키기 위해서는 소스전압보다 문턱전압(Vt) 이상으로 더 높은 전압을 게이트로 인가하여야 하는데, 일반적으로 디램에 인가되는 최대전압은 외부전압(VDD) 레벨이기 때문에, 완전한 외부전압(VDD)의 전압을 셀 또는 비트라인으로부터 리드하거나 셀 또는 비트라인에 라이트하기 위해서는 상기 NMOS 트랜지스터의 게이트에 외부전압(VDD) + Vt 이상의 승압 전압을 인가하여야만 한다. 따라서, 외부전압(VDD)을 전압펌핑하여 고전압(VPP)을 발생시키고 있다.On the other hand, in order to turn on the NMOS transistor mainly used in DRAM memory cells, a voltage higher than the threshold voltage (Vt) than the source voltage should be applied to the gate. In general, the maximum voltage applied to the DRAM is the external voltage (VDD). Because of the level, in order to read the voltage of the complete external voltage VDD from the cell or the bit line or to write to the cell or the bit line, a boost voltage of more than the external voltage VDD + Vt must be applied to the gate of the NMOS transistor. Therefore, the high voltage VPP is generated by voltage pumping the external voltage VDD.

그런데, 고전압(VPP)을 펌핑하는 데 있어 고전압(VPP)의 레벨이 외부전압(VDD)의 레벨보다 낮은 경우 펌핑이 제대로 수행되지 않는다. 따라서, 외부전압(VDD)의 레벨이 목적 전압 레벨까지 상승되기 전, 즉 파워업구간에서는 고전압(VPP)을 외부전압(VDD)에 전기적으로 연결하여 고전압(VPP)의 레벨이 외부전압(VDD)의 레벨을 따라 상승하도록 하고 있다.However, in the pumping of the high voltage VPP, when the level of the high voltage VPP is lower than the level of the external voltage VDD, the pumping may not be performed properly. Therefore, before the level of the external voltage VDD is raised to the target voltage level, that is, in the power-up section, the high voltage VPP is electrically connected to the external voltage VDD so that the level of the high voltage VPP is the external voltage VDD. To rise along the level.

도 1은 종래기술에 따른 고전압 보상회로를 도시한 구성도이다.1 is a block diagram showing a high voltage compensation circuit according to the prior art.

도시된 바와 같이, 종래기술에 따른 고전압 보상회로는 파워업신호(pwrup)를 생성하는 파워업신호 생성부(10) 및 파워업신호(pwrup)에 응답하여 고전압(VPP)을 외부전압(VDD)에 전기적으로 연결하는 고전압 보상부(12)로 구성된다. As shown in the drawing, the high voltage compensation circuit according to the related art converts the high voltage VPP into the external voltage VDD in response to the power up signal generator 10 and the power up signal pwrup that generate the power up signal pwrup. It consists of a high voltage compensation unit 12 electrically connected to.

파워업신호 생성부(10)는 외부전압(VDD)의 레벨이 목적 전압 레벨에 도달하기 전, 즉 파워업구간동안에는 외부전압(VDD)의 레벨에 따라 상승하는 파워업신호(pwrup)를 생성하고, 외부전압(VDD)의 레벨이 목적 전압 레벨에 도달한 후에는 하이레벨에서 로우레벨로 천이하는 파워업신호(pwrup)를 생성한다. 이와 같은 파워 업신호(pwrup)는 고전압 보상부(12)에 입력되어 파워업구간동안 고전압(VPP)을 외부전압(VDD)에 전기적으로 연결한다. 이에 따라 고전압(VPP)의 레벨이 외부전압(VDD)의 레벨을 따라 상승한다. 이후 외부전압(VDD)의 레벨이 목적 전압 레벨에 도달한 후에는 고전압(VPP)과 외부전압(VDD)의 전기적 연결은 차단되고, 고전압(VPP)은 고전압 펌핑회로(미도시)를 통해 펌핑된다.The power-up signal generator 10 generates a power-up signal pwrup that rises according to the level of the external voltage VDD before the level of the external voltage VDD reaches the target voltage level, that is, during the power-up period. After the level of the external voltage VDD reaches the target voltage level, a power-up signal pwrup that transitions from the high level to the low level is generated. The power up signal pwrup is input to the high voltage compensator 12 to electrically connect the high voltage VPP to the external voltage VDD during the power up period. As a result, the level of the high voltage VPP increases along with the level of the external voltage VDD. After the level of the external voltage VDD reaches the target voltage level, the electrical connection between the high voltage VPP and the external voltage VDD is cut off, and the high voltage VPP is pumped through a high voltage pumping circuit (not shown). .

종래기술에 따른 고전압 보상회로는 한가지 종류의 외부전압(VDD)이 입력되는 경우에 파워업구간에서 고전압(VPP)의 레벨을 적절하게 보상할 수 있다. 그러나, 서로 다른 종류의 제1 외부전압(VDD1), 제2 외부전압(VDD2)이 입력되는 경우에는 적절히 대응하지 못하는 문제가 있다. 즉, 도 2에 도시된 바와 같이 파워업구간에서 고전압(VPP)을 제1 외부전압(VDD1)에 전기적으로 연결하는 경우 A구간에서 고전압(VPP)이 제2 외부전압(VDD2)의 레벨보다 작아지고, 고전압(VPP)을 제2 외부전압(VDD2)에 전기적으로 연결하는 경우 B구간에서 고전압(VPP)이 제1 외부전압(VDD1)의 레벨보다 작아지는 현상이 발생한다. 고전압(VPP)이 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2)의 레벨보다 작아지는 경우 래치업(Latch Up)등의 문제가 발생된다.The high voltage compensation circuit according to the related art can properly compensate the level of the high voltage VPP in the power-up section when one kind of external voltage VDD is input. However, when different types of first external voltages VDD1 and second external voltages VDD2 are input, there is a problem in that they cannot be properly handled. That is, when the high voltage VPP is electrically connected to the first external voltage VDD1 in the power-up period as shown in FIG. 2, the high voltage VPP is smaller than the level of the second external voltage VDD2 in the section A. FIG. When the high voltage VPP is electrically connected to the second external voltage VDD2, a phenomenon in which the high voltage VPP becomes smaller than the level of the first external voltage VDD1 in section B occurs. When the high voltage VPP is lower than the level of the first external voltage VDD1 or the second external voltage VDD2, problems such as latch up may occur.

따라서, 본 발명은 다수의 상이한 외부전압이 입력되는 경우 파워업구간에서 고전압(VPP)을 다수의 외부전압 중 가장 큰 레벨의 외부전압에 전기적으로 연결하여, 내부전압의 레벨이 외부전압의 레벨보다 낮아지는 것을 방지할 수 있도록 하는 내부전압 보상회로를 개시한다.Therefore, the present invention electrically connects the high voltage VPP to the largest level of the plurality of external voltages in the power-up section when a plurality of different external voltages are input, so that the level of the internal voltage is higher than the level of the external voltage. An internal voltage compensation circuit is disclosed to prevent the voltage from falling.

이를 위해 본 발명은 파워업신호를 생성하는 파워업신호 생성부; 제1 외부전압 및 제2 외부전압의 레벨을 비교하여 제1 및 제2 선택신호를 생성하되, 상기 제2 선택신호는 상기 파워업신호에 응답하여 생성되는 선택신호 생성부; 및 상기 제1 및 제2 선택신호에 응답하여 내부전압을 상기 제1 외부전압 또는 제2 외부전압에 전기적으로 연결하는 전압보상부를 포함하는 내부전압 보상회로를 제공한다.To this end, the present invention is a power-up signal generator for generating a power-up signal; A selection signal generation unit configured to generate first and second selection signals by comparing levels of a first external voltage and a second external voltage, wherein the second selection signal is generated in response to the power-up signal; And a voltage compensator electrically connecting an internal voltage to the first external voltage or the second external voltage in response to the first and second selection signals.

본 발명에서, 상기 파워업신호 생성부는 상기 제1 외부전압 또는 제2 외부전압의 레벨에 응답하여 파워업신호를 생성하는 것이 바람직하다.In the present invention, the power-up signal generation unit preferably generates a power-up signal in response to the level of the first external voltage or the second external voltage.

본 발명에서, 상기 선택신호 생성부는 제1 외부전압과 제2 외부전압을 비교하여 비교신호를 생성하는 비교부; 상기 비교신호를 레벨 시프트하여 상기 제1 선택신호를 생성하는 레벨시프터; 및 상기 파워업신호와 상기 제1 선택신호를 입력받아 논리연산을 수행하여 상기 제2 선택신호를 생성하는 논리부를 포함한다.In an embodiment of the present invention, the selection signal generation unit may include a comparison unit configured to generate a comparison signal by comparing a first external voltage and a second external voltage; A level shifter for level shifting the comparison signal to generate the first selection signal; And a logic unit configured to receive the power-up signal and the first selection signal and perform a logic operation to generate the second selection signal.

본 발명에서, 상기 비교부는 상기 제1 외부전압을 전압분배하는 제1 전압분배부; 상기 제2 외부전압을 전압분배하는 제2 전압분배부; 및 상기 제1 전압분배부의 출력신호 및 상기 제2 전압분배부의 출력신호를 차등증폭하여 상기 비교신호를 생성하는 차등증폭부를 포함한다.In the present invention, the comparator includes: a first voltage divider configured to voltage divide the first external voltage; A second voltage divider configured to voltage divide the second external voltage; And a differential amplifier configured to differentially amplify the output signal of the first voltage divider and the output signal of the second voltage divider to generate the comparison signal.

본 발명에서, 상기 제1 전압분배부는 제1 외부전압단과 제1 노드 사이에 연결된 제1 저항소자; 및 상기 제1 노드와 접지단 사이에 연결된 제2 저항소자를 포함한다.In the present invention, the first voltage divider comprises: a first resistor connected between a first external voltage terminal and a first node; And a second resistor connected between the first node and a ground terminal.

본 발명에서, 상기 제2 전압분배부는 제2 외부전압단과 제1 노드 사이에 연결된 제1 저항소자; 및 상기 제1 노드와 접지단 사이에 연결된 제2 저항소자를 포함한다.In the present invention, the second voltage divider includes: a first resistor connected between a second external voltage terminal and a first node; And a second resistor connected between the first node and a ground terminal.

본 발명에서, 상기 레벨시프터는 상기 비교신호에 응답하여 제1 노드를 풀다운 구동하는 제1 풀다운소자; 상기 비교신호에 응답하여 상기 제1 선택신호를 풀다운 구동하는 제2 풀다운소자; 상기 제1 선택신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및 상기 제1 노드의 신호에 응답하여 상기 제1 선택신호를 풀업구동하는 제2 풀업소자를 포함한다.In an embodiment, the level shifter may include: a first pull-down device configured to pull down a first node in response to the comparison signal; A second pull-down device configured to pull-down the first selection signal in response to the comparison signal; A first pull-up element configured to pull-up the first node in response to the first selection signal; And a second pull-up element configured to pull-up the first selection signal in response to the signal of the first node.

본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic unit preferably performs a negative logical operation.

본 발명에서, 상기 전압보상부는 상기 제1 선택신호에 응답하여 상기 내부전압을 상기 제1 외부전압에 전기적으로 연결하는 제1 스위치; 및 상기 제2 선택신호에 응답하여 상기 내부전압을 상기 제2 외부전압에 전기적으로 연결하는 제2 스위치를 포함한다.The voltage compensating part may include a first switch electrically connecting the internal voltage to the first external voltage in response to the first selection signal; And a second switch electrically connecting the internal voltage to the second external voltage in response to the second selection signal.

본 발명에서, 상기 선택신호 생성부는 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 큰 경우 제1 레벨의 제1 선택신호와 제2 레벨의 제2 선택신호를 생성하고, 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 작은 경우 제2 레벨의 제1 선택신호와 제1 레벨의 제2 선택신호를 생성하는 것이 바람직하다.The select signal generator generates a first select signal of a first level and a second select signal of a second level when the level of the first external voltage is greater than the level of the second external voltage. When the level of the first external voltage is smaller than the level of the second external voltage, it is preferable to generate the first selection signal of the second level and the second selection signal of the first level.

본 발명에서, 상기 제1 레벨은 로우레벨이고, 상기 제2 레벨은 하이레벨일 때, 상기 제1 및 제2 스위치는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, when the first level is low level and the second level is high level, the first and second switches are preferably PMOS transistors.

본 발명에서, 상기 제1 레벨은 하이레벨이고 상기 제2 레벨은 로우레벨일 때 상기 제1 및 제2 스위치는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first and second switches are NMOS transistors when the first level is high level and the second level is low level.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 4는 본 발명의 제1 실시예에 따른 고전압 보상회로를 도시한 구성도이다.4 is a block diagram showing a high voltage compensation circuit according to a first embodiment of the present invention.

도시된 바와 같이, 본 발명의 일 실시예에 따른 고전압 보상회로는 파워업신호(pwrup)를 생성하는 파워업신호 생성부(20)와, 파워업신호(pwrup)에 응답하여 동작하며 제1 외부전압(VDD1) 및 제2 외부전압(VDD2)의 레벨을 비교하여 선택신호(sel)를 생성하는 선택신호 생성부(22); 및 선택신호(sel)에 응답하여 고전압(VPP)을 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2)에 전기적으로 연결하는 고전압보상부(24)로 구성된다.As shown, the high voltage compensation circuit according to an embodiment of the present invention operates in response to a power-up signal generator 20 that generates a power-up signal pwrup, and operates in response to a power-up signal pwrup. A selection signal generator 22 for generating a selection signal sel by comparing the levels of the voltage VDD1 and the second external voltage VDD2; And a high voltage compensator 24 electrically connecting the high voltage VPP to the first external voltage VDD1 or the second external voltage VDD2 in response to the selection signal sel.

파워업신호 생성부(20)는 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달하기 전, 즉 파워업구간동안에는 제1 외부전압(VDD1)의 레벨에 따라 상승하는 파워업신호(pwrup)를 생성하고, 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달한 후에는 하이레벨에서 로우레벨로 천이하는 파워업신호(pwrup)를 생성한다. 실시예에 따라서는 파워업신호 생성부(20)가 제2 외부전압(VDD2)의 레벨에 따라 파워업신호(pwrup)를 생성하도록 구현할 수도 있다.The power-up signal generator 20 increases the power-up signal pwrup before the level of the first external voltage VDD1 reaches the target voltage level, that is, according to the level of the first external voltage VDD1 during the power-up period. ), And after the level of the first external voltage VDD1 reaches the target voltage level, a power-up signal pwrup that transitions from the high level to the low level is generated. In some embodiments, the power-up signal generator 20 may generate the power-up signal pwrup according to the level of the second external voltage VDD2.

선택신호 생성부(22)는 도5에 도시된 바와 같이, 전류미러를 형성하는 PMOS 트랜지스터(P1, P2)와 각각 제1 외부전압(VDD1) 및 제2 외부전압(VDD2)을 입력받는 NMOS 트랜지스터(N1, N2)와 파워업신호(pwrup)를 입력받아 제1 외부전압(VDD1) 및 제2 외부전압(VDD2)의 레벨을 비교하는 동작을 인에이블하는 NMOS 트랜지스터(N3)로 구성된다. 이와 같이 구성된 선택신호 생성부(22)는 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2)의 레벨보다 큰 경우 로우레벨의 선택신호(sel)를 출력하고, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2)의 레벨보다 작은 경우 하이레벨 의 선택신호(sel)를 출력한다.As shown in FIG. 5, the selection signal generator 22 receives the PMOS transistors P1 and P2 forming the current mirror, and the NMOS transistors receiving the first external voltage VDD1 and the second external voltage VDD2, respectively. An NMOS transistor N3 is configured to receive the N1 and N2 and the power-up signal pwrup and to enable an operation of comparing the levels of the first external voltage VDD1 and the second external voltage VDD2. When the level of the first external voltage VDD1 is greater than the level of the second external voltage VDD2, the selection signal generation unit 22 configured as described above outputs a selection signal sel having a low level. When the level of VDD1) is smaller than the level of the second external voltage VDD2, the high selection signal sel is output.

고전압보상부(24)는 선택신호(sel)에 응답하여 고전압(VPP)을 제1 외부전압(VDD1)에 전기적으로 연결하는 제1 고전압보상부(26) 및 선택신호(sel)에 응답하여 고전압(VPP)을 제2 외부전압(VDD2)에 전기적으로 연결하는 제2 고전압보상부(28)로 구성된다. 여기서, 제1 고전압보상부(26)는 도 6에 도시된 바와 같이, 로우레벨의 선택신호(sel)를 입력받아 고전압(VPP)을 제1 외부전압(VDD1)에 전기적으로 연결하는 PMOS 트랜지스터(P5)로 구성된다. 또한, 제2 고전압보상부(28)는 도 7에 도시된 바와 같이, 하이레벨의 선택신호(sel)를 입력받아 고전압(VPP)을 제2 외부전압(VDD2)에 전기적으로 연결하는 NMOS 트랜지스터(N5)로 구성된다. 실시예에 따라서는 제1 고전압보상부(26)를 하이레벨의 선택신호(sel)를 입력받아 동작하는 NMOS 트랜지스터로, 제2 고전압보상부(28)를 로우레벨의 선택신호(sel)를 입력받아 동작하는 PMOS 트랜지스터로 구현할 수도 있다.The high voltage compensator 24 is configured to electrically connect the high voltage VPP to the first external voltage VDD1 in response to the selection signal sel and a high voltage in response to the selection signal sel. And a second high voltage compensator 28 electrically connecting the VPP to the second external voltage VDD2. As illustrated in FIG. 6, the first high voltage compensator 26 receives a low-level selection signal sel to electrically connect the high voltage VPP to the first external voltage VDD1. P5). In addition, as illustrated in FIG. 7, the second high voltage compensator 28 receives an NMOS transistor having a high level selection signal sel and electrically connects the high voltage VPP to the second external voltage VDD2. N5). According to an exemplary embodiment, the first high voltage compensator 26 is an NMOS transistor operated by receiving a high level select signal sel, and the second high voltage compensator 28 is input a low level select signal sel. It can also be implemented as a PMOS transistor that operates.

이와 같이 구성된 본 발명의 고전압 보상회로의 동작을 도 8을 참고하여 설명하면 다음과 같다.The operation of the high voltage compensation circuit of the present invention configured as described above will be described with reference to FIG. 8.

우선, 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달하기 전, 즉 파워업구간에서 파워업신호 생성부(20)에서 생성되는 파워업신호(pwrup)는 파워업구간 초기구간을 제외하고는 하이레벨이다. 따라서, 하이레벨의 파워업신호(pwrup)를 입력받은 선택신호 생성부(22)는 인에이블되어 제1 외부전압(VDD1) 및 제2 외부전압(VDD2)의 레벨을 비교하여 선택신호(sel)를 생성한다. 즉, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2)의 레벨보다 큰 경우 로우레벨의 선택신호(sel)를 출력하고, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2)의 레벨보다 작은 경우 하이레벨의 선택신호(sel)를 출력한다. First, before the level of the first external voltage VDD1 reaches the target voltage level, that is, the power-up signal pwrup generated by the power-up signal generator 20 in the power-up period is excluded from the initial period of the power-up period. And high level. Therefore, the selection signal generator 22 receiving the high level power-up signal pwrup is enabled to compare the levels of the first external voltage VDD1 and the second external voltage VDD2 to select the signal sel. Create That is, when the level of the first external voltage VDD1 is greater than the level of the second external voltage VDD2, the select signal sel having the low level is output, and the level of the first external voltage VDD1 is the second external voltage. If the level is smaller than the level of VDD2, the selection signal sel having a high level is output.

로우레벨의 선택신호(sel)가 생성되는 경우 제1 고전압보상부(26)가 동작하여 고전압(VPP)을 제1 외부전압(VDD1)에 전기적으로 연결한다. 한편, 하이레벨의 선택신호(sel)가 생성되는 경우 제2 고전압보상부(28)가 동작하여 고전압(VPP)을 제2 외부전압(VDD2)에 전기적으로 연결한다. 따라서, 고전압(VPP)은 파워업 구간에서 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2) 중 높은 레벨을 갖는 외부전압에 따라 증가한다.When the low level select signal sel is generated, the first high voltage compensator 26 operates to electrically connect the high voltage VPP to the first external voltage VDD1. Meanwhile, when the high level selection signal sel is generated, the second high voltage compensator 28 operates to electrically connect the high voltage VPP to the second external voltage VDD2. Therefore, the high voltage VPP increases with an external voltage having a higher level among the first external voltage VDD1 or the second external voltage VDD2 in the power-up period.

다음으로, 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달한 후에는 파워업신호 생성부(20)에서 생성되는 파워업신호(pwrup)는 하이레벨에서 로우레벨로 천이한다. 따라서, 로우레벨의 파워업신호(pwrup)를 입력받은 선택신호 생성부(22)는 구동을 중단한다.Next, after the level of the first external voltage VDD1 reaches the target voltage level, the power-up signal pwrup generated by the power-up signal generator 20 transitions from the high level to the low level. Therefore, the selection signal generator 22 receiving the low level power-up signal pwrup stops driving.

이상 설명한 본 실시예에 따른 고전압 보상회로에서 생성된 고전압(VPP)의 파형은 도 8을 통해 확인할 수 있다. 도시된 바와 같이, 서로 다른 종류의 제1 외부전압(VDD1), 제2 외부전압(VDD2)이 입력되는 경우에 고전압(VPP)을 보다 높은 레벨을 갖는 외부전압에 연결하여, 파워업 구간에서 고전압(VPP)이 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2)의 레벨보다 작아지는 경우 발생되는 래치업(Latch Up)등의 현상을 방지할 수 있다.The waveform of the high voltage VPP generated by the high voltage compensation circuit according to the present embodiment described above can be confirmed through FIG. 8. As shown, when different types of first external voltages VDD1 and second external voltages VDD2 are input, the high voltage VPP is connected to an external voltage having a higher level, thereby providing a high voltage in the power-up period. It is possible to prevent a phenomenon such as latch up that occurs when VPP is lower than the level of the first external voltage VDD1 or the second external voltage VDD2.

도 9는 본 발명의 제2 실시예에 따른 고전압 보상회로를 도시한 구성도이다.9 is a block diagram showing a high voltage compensation circuit according to a second embodiment of the present invention.

도시된 바와 같이, 본 실시예에 따른 고전압 보상회로는 파워업신호(pwrup)를 생성하는 파워업신호 생성부(30)와, 제1 외부전압(VDD1) 및 제2 외부전압(VDD2)의 레벨을 비교하여 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)를 생성하는 선택신호 생성부(32)와, 제1 선택신호(SEL1)에 응답하여 고전압(VPP)을 제1 외부전압(VDD1)에 전기적으로 연결하는 제1 고전압보상부(34)와, 제2 선택신호(SEL2)에 응답하여 고전압(VPP)을 제2 외부전압(VDD2)에 전기적으로 연결하는 제2 고전압보상부(36)로 구성된다. 제2 외부전압(VDD2)은 파워업신호(pwrup)에 응답하여 생성된다.As shown, the high voltage compensation circuit according to the present embodiment includes a power-up signal generator 30 that generates a power-up signal pwrup, and levels of the first external voltage VDD1 and the second external voltage VDD2. In response to the selection signal generator 32 generating the first selection signal SEL1 and the second selection signal SEL2 and the first selection signal SEL1, the high voltage VPP is applied to the first external voltage ( The first high voltage compensator 34 electrically connected to the VDD1 and the second high voltage compensator electrically connecting the high voltage VPP to the second external voltage VDD2 in response to the second selection signal SEL2. 36). The second external voltage VDD2 is generated in response to the power up signal pwrup.

파워업신호 생성부(30)는 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달하기 전, 즉 파워업구간동안에는 제1 외부전압(VDD1)의 레벨에 따라 상승하는 파워업신호(pwrup)를 생성하고, 제1 외부전압(VDD1)의 레벨이 목적 전압 레벨에 도달한 후에는 하이레벨에서 로우레벨로 천이하는 파워업신호(pwrup)를 생성한다. 실시예에 따라서는 파워업신호 생성부(30)가 제2 외부전압(VDD2)의 레벨에 따라 파워업신호(pwrup)를 생성하도록 구현할 수도 있다.The power-up signal generator 30 increases the power-up signal pwrup before the level of the first external voltage VDD1 reaches the target voltage level, that is, according to the level of the first external voltage VDD1 during the power-up period. ), And after the level of the first external voltage VDD1 reaches the target voltage level, a power-up signal pwrup that transitions from the high level to the low level is generated. In some embodiments, the power-up signal generator 30 may generate the power-up signal pwrup based on the level of the second external voltage VDD2.

선택신호 생성부(32)는 도 10에 도시된 바와 같이, 제1 외부전압(VDD1)과 제2 외부전압(VDD2)을 비교하여 비교신호(PPE)를 생성하는 비교부(320)와, 비교신호(PPE)를 레벨 시프트하여 제1 선택신호(SEL1)를 생성하는 레벨시프터(326)와, 파워업신호(pwrup)와 제1 선택신호(SEL1)를 입력받아 부정 논리곱 연산을 수행하여 제2 선택신호(SEL2)를 생성하는 논리부(328)로 구성된다.As shown in FIG. 10, the selection signal generator 32 compares the first external voltage VDD1 and the second external voltage VDD2 to the comparison unit 320 to generate a comparison signal PPE. A level shifter 326 for level shifting the signal PPE to generate the first selection signal SEL1, a power-up signal pwrup, and a first selection signal SEL1 are input to perform a negative AND operation. And a logic unit 328 for generating two selection signals SEL2.

비교부(320)는 저항소자(R1, R2)로 구성되어 제1 외부전압(VDD1)을 전압분배하는 제1 전압분배부(322)와, 저항소자(R3, R4)로 구성되어 제2 외부전압(VDD2)을 전압분배하는 제2 전압분배부(324)와, 제1 전압분배부(322)의 출력신호 및 제2 전압분배부(324)의 출력신호를 차등증폭하여 비교신호(PPE)를 생성하는 차등증폭부(326)로 구성된다. 여기서, 저항소자(R1, R2, R3, R4)의 저항값은 제1 외부전압(VDD1)이 제2 외부전압(VDD2)보다 큰 경우 제1 전압분배부(322)의 출력신호가 제2 전압분배부(324)의 출력신호보다 크게 되도록 설정되는 것이 바람직하다.The comparator 320 is composed of resistors R1 and R2, and includes a first voltage divider 322 for voltage-dividing the first external voltage VDD1, and resistors R3 and R4, respectively. Comparing signal PPE by differentially amplifying the second voltage divider 324 for dividing the voltage VDD2, the output signal of the first voltage divider 322, and the output signal of the second voltage divider 324. It consists of a differential amplifier 326 to generate. Herein, the resistance values of the resistors R1, R2, R3, and R4 may be output when the first external voltage VDD1 is greater than the second external voltage VDD2. It is preferable that the distribution unit 324 is set to be larger than the output signal.

레벨시프터(326)는 노드(nd1)와 접지단 사이에 연결되어 비교신호(PPE)의 반전신호에 응답하여 노드(nd1)를 풀다운 구동하는 NMOS 트랜지스터(N14)와, 노드(nd2)와 접지단 사이에 연결되어 비교신호(PPE)에 응답하여 노드(nd2)를 풀다운 구동하는 NMOS 트랜지스터(N16)와, 고전압단(VPP)과 노드(nd1) 사이에 연결되어 노드(nd2)의 신호에 응답하여 노드(nd1)를 풀업 구동하는 PMOS 트랜지스터(P14)와, 고전압단(VPP)과 노드(nd2) 사이에 연결되어 노드(nd1)의 신호에 응답하여 노드(nd2)를 풀업 구동하는 PMOS 트랜지스터(P16)로 구성된다. The level shifter 326 is connected between the node nd1 and the ground terminal and NMOS transistor N14 that pulls down and drives the node nd1 in response to an inverted signal of the comparison signal PPE, and the node nd2 and the ground terminal. Connected between the NMOS transistor N16 that pulls down the node nd2 in response to the comparison signal PPE, and is connected between the high voltage terminal VPP and the node nd1 in response to the signal of the node nd2. PMOS transistor P14 driving pull-up of node nd1 and PMOS transistor P16 connected between high voltage terminal VPP and node nd2 to pull-up driving node nd2 in response to a signal from node nd1. It is composed of

도 11을 참고하면 제1 고전압보상부(34)는 제1 외부전압단(VDD1)과 접지단 사이에 연결되어 제1 선택신호(SEL1)에 응답하여 턴온되는 PMOS 트랜지스터(P30)로 구성된다. 도 12을 참고하면 제2 고전압보상부(36)는 제2 외부전압단(VDD2)과 접지단 사이에 연결되어 제2 선택신호(SEL2)에 응답하여 턴온되는 PMOS 트랜지스터(P32)로 구성된다.Referring to FIG. 11, the first high voltage compensator 34 includes a PMOS transistor P30 connected between the first external voltage terminal VDD1 and the ground terminal and turned on in response to the first selection signal SEL1. Referring to FIG. 12, the second high voltage compensator 36 includes a PMOS transistor P32 connected between the second external voltage terminal VDD2 and the ground terminal to be turned on in response to the second selection signal SEL2.

이와 같이 구성된 본 실시예에 따른 고전압 보상회로의 동작을 도 13을 참고하여 설명하면 다음과 같다.The operation of the high voltage compensation circuit according to the present embodiment configured as described above will be described with reference to FIG. 13 as follows.

도 13을 참고하면 파워업구간에서 약 15(μsec) 이전까지는 제1 외부전압(VDD1)이 제2 외부전압(VDD2) 보다 레벨이 크고, 파워업구간에서 약 15(μsec) 이후에는 제2 외부전압(VDD2)이 제1 외부전압(VDD1) 보다 레벨이 크다. 또한 파워업구간이 종료된 후 즉, 약 18(μsec) 이후에는 제1 외부전압(VDD1)의 레벨이 원하는 레벨까지 상승하여 파워업 신호(pwrup)가 하이레벨에서 로우레벨로 천이된다.Referring to FIG. 13, the first external voltage VDD1 is higher than the second external voltage VDD2 until about 15 (μsec) in the power-up section, and the second external voltage after about 15 (μsec) in the power-up section. The voltage VDD2 is greater than the first external voltage VDD1. After the power-up period ends, that is, after about 18 (μsec), the level of the first external voltage VDD1 rises to a desired level so that the power-up signal pwrup transitions from a high level to a low level.

우선, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2) 보다 큰 15(μsec) 이전 구간에서 비교부(320)는 하이레벨의 비교신호(PPE)를 생성한다. 즉, 제1 전압분배부(322)의 출력신호가 제2 전압분배부(324)의 출력신호보다 커져 NMOS 트랜지스터(N10)의 턴온정도가 NMOS 트랜지스터(N12)의 턴온정도보다 커지므로 비교신호(PPE)는 하이레벨이 된다.First, the comparator 320 generates a high level comparison signal PPE in a period before 15 (μsec) when the level of the first external voltage VDD1 is greater than the second external voltage VDD2. That is, since the output signal of the first voltage divider 322 is greater than the output signal of the second voltage divider 324, the turn-on degree of the NMOS transistor N10 is greater than the turn-on degree of the NMOS transistor N12. PPE) goes high level.

레벨시프터(326)는 하이레벨의 비교신호(PPE)를 입력받아 로우레벨의 제1 선택신호(SEL1)를 생성한다. 이는 하이레벨의 비교신호(PPE)가 NMOS 트랜지스터(N16)를 턴온시켜 노드(nd2)를 풀다운 구동하기 때문이다. 레벨시프터(326)는 입력된 비교신호(PPE)를 반전버퍼링하여 제1 선택신호(SEL1)를 생성한다.The level shifter 326 receives the high level comparison signal PPE and generates a low level first selection signal SEL1. This is because the high level comparison signal PPE turns on the NMOS transistor N16 to pull down the node nd2. The level shifter 326 generates the first selection signal SEL1 by inverting the input comparison signal PPE.

로우레벨의 제1 선택신호(SEL1)는 논리부(328)의 일단에 입력된다. 따라서, 논리부(328)는 하이레벨의 제2 선택신호(SEL2)를 생성한다. The low level first selection signal SEL1 is input to one end of the logic unit 328. Accordingly, the logic unit 328 generates the high selection second select signal SEL2.

이와 같이, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2) 보다 큰 15(μsec) 이전 구간에서 제1 선택신호(SEL1)는 로우레벨로 생성되고, 제2 선택신 호(SEL2)는 하이레벨로 생성된다. 로우레벨의 제1 선택신호(SEL1)는 제1 고전압보상부(34)의 PMOS 트랜지스터(P30)는 턴온시키고, 하이레벨의 제2 선택신호(SEL2)는 제2 고전압보상부(36)의 PMOS 트랜지스터(P32)는 턴오프시키므로, 고전압(VPP)은 제1 외부전압단(VDD1)에 전기적으로 연결된다. 따라서, 고전압(VPP)의 레벨은 제1 외부전압(VDD1)에 따라 상승한다.As described above, the first selection signal SEL1 is generated at a low level in the period before 15 (μsec) when the level of the first external voltage VDD1 is greater than the second external voltage VDD2, and the second selection signal SEL2 is generated. ) Is generated at a high level. The low level first select signal SEL1 turns on the PMOS transistor P30 of the first high voltage compensator 34, and the high level second select signal SEL2 turns on the PMOS of the second high voltage compensator 36. Since the transistor P32 is turned off, the high voltage VPP is electrically connected to the first external voltage terminal VDD1. Therefore, the level of the high voltage VPP increases according to the first external voltage VDD1.

다음으로, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2) 보다 작은 15(μsec)에서 18(μsec) 사이의 구간에서 비교부(320)는 로우레벨의 비교신호(PPE)를 생성한다.Next, the comparator 320 receives the low level comparison signal PPE in a period between 15 μm and 18 μm in which the level of the first external voltage VDD1 is smaller than the second external voltage VDD2. Create

레벨시프터(326)는 로우레벨의 비교신호(PPE)를 입력받아 하이레벨의 제1 선택신호(SEL1)를 생성한다. 이는 로우레벨의 비교신호(PPE)가 NMOS 트랜지스터(N14)를 턴온시켜 노드(nd1)를 풀다운 구동하고, PMOS 트랜지스터(P16)을 턴온시켜 노드(nd2)를 풀업 구동하기 때문이다. The level shifter 326 receives the low level comparison signal PPE and generates a high level first selection signal SEL1. This is because the low-level comparison signal PPE turns on the NMOS transistor N14 to pull down the node nd1, and turns on the PMOS transistor P16 to pull up the node nd2.

하이레벨의 제1 선택신호(SEL1)는 논리부(328)의 일단에 입력된다. 이때, 파워업신호(pwrup)는 도 13에 도시된 바와 같이, 파워업구간 초기 구간을 제외하고는 파워업구간에서 제1 외부전압(VDD1)의 레벨을 따라 상승하므로 하이레벨로 논리부(328)의 타단에 입력된다. 따라서, 논리부(328)는 로우레벨의 제2 선택신호(SEL2)를 생성한다. The high level first selection signal SEL1 is input to one end of the logic unit 328. At this time, the power-up signal pwrup rises along the level of the first external voltage VDD1 in the power-up section except for the initial section of the power-up section, as shown in FIG. Is entered at the other end. Accordingly, the logic unit 328 generates the low level second selection signal SEL2.

이와 같이, 제1 외부전압(VDD1)의 레벨이 제2 외부전압(VDD2) 보다 작은 15(μsec)에서 18(μsec) 사이의 구간에서 제1 선택신호(SEL1)는 하이레벨로 생성되고, 제2 선택신호(SEL2)는 로우레벨로 생성된다. 하이레벨의 제1 선택신호(SEL1) 는 제1 고전압보상부(34)의 PMOS 트랜지스터(P30)는 턴오프시키고, 하이레벨의 제2 선택신호(SEL2)는 제2 고전압보상부(36)의 PMOS 트랜지스터(P32)는 턴온시키므로, 고전압(VPP)은 제2 외부전압단(VDD2)에 전기적으로 연결된다. 따라서, 고전압(VPP)의 레벨은 제2 외부전압(VDD2)에 따라 상승한다.As such, the first selection signal SEL1 is generated at a high level in a period between 15 μm and 18 μm in which the level of the first external voltage VDD1 is smaller than the second external voltage VDD2. The two select signals SEL2 are generated at a low level. The high level first select signal SEL1 turns off the PMOS transistor P30 of the first high voltage compensator 34, and the high level second select signal SEL2 is applied to the second high voltage compensator 36. Since the PMOS transistor P32 is turned on, the high voltage VPP is electrically connected to the second external voltage terminal VDD2. Therefore, the level of the high voltage VPP increases according to the second external voltage VDD2.

다음으로, 18(μsec) 이후의 구간에서는 파워업신호(pwrup)가 하이레벨에서 로우레벨로 천이하므로 논리부(328)는 하이레벨의 제2 선택신호(SEL2)를 생성한다. 따라서, 제2 고전압보상부(36)의 PMOS 트랜지스터(P32)도 턴오프되어 고전압(VPP)과 제2 외부전압단(VDD2)의 전기적 연결도 차단된다. 18(μsec) 이후의 구간에서는 제1 외부전압(VDD1)이 원하는 레벨까지 상승하였으므로 고전압(VPP)을 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2)에 전기적으로 연결하지 않고, 고전압(VPP) 펌핑회로(미도시)를 통해 펌핑한다. 고전압(VPP) 펌핑회로는 공지의 구성이므로 자세한 설명은 생략한다.Next, since the power-up signal pwrup transitions from the high level to the low level in the period after 18 (μsec), the logic unit 328 generates the second selection signal SEL2 of the high level. Accordingly, the PMOS transistor P32 of the second high voltage compensator 36 is also turned off to cut off the electrical connection between the high voltage VPP and the second external voltage terminal VDD2. In the period after 18 (μsec), since the first external voltage VDD1 has risen to a desired level, the high voltage VPP is not electrically connected to the first external voltage VDD1 or the second external voltage VDD2. VPP) to pump through a pumping circuit (not shown). Since the high voltage (VPP) pumping circuit is a well-known configuration, detailed description thereof will be omitted.

이상 설명한 바와 같이, 본 실시예에 따른 고전압 보상회로는 서로 다른 종류의 제1 외부전압(VDD1), 제2 외부전압(VDD2)이 입력되는 경우에 파워업구간에서 고전압(VPP)을 보다 높은 레벨을 갖는 외부전압에 연결하여, 고전압(VPP)이 제1 외부전압(VDD1) 또는 제2 외부전압(VDD2)의 레벨보다 작아지는 경우 발생되는 래치업(Latch Up)등의 현상을 방지하고 있다.As described above, the high voltage compensation circuit according to the present embodiment has a higher level of the high voltage VPP in the power-up period when different types of the first external voltage VDD1 and the second external voltage VDD2 are input. By connecting to an external voltage having a voltage, a phenomenon such as latch up that occurs when the high voltage VPP becomes lower than the level of the first external voltage VDD1 or the second external voltage VDD2 is prevented.

도 1은 종래기술에 따른 고전압 보상회로를 도시한 구성도이다.1 is a block diagram showing a high voltage compensation circuit according to the prior art.

도 2 및 도 3은 도 1에 포함된 내부신호 파형을 개략적으로 도시한 파형도이다.2 and 3 are waveform diagrams schematically showing internal signal waveforms included in FIG. 1.

도 4는 본 발명의 제1 실시예에 따른 고전압 보상회로를 도시한 구성도이다.4 is a block diagram showing a high voltage compensation circuit according to a first embodiment of the present invention.

도 5는 도 4에 포함된 선택신호 생성부의 구성을 도시한 도면이다.5 is a diagram illustrating a configuration of a selection signal generator included in FIG. 4.

도 6은 도 4 에 포함된 제1 고전압 보상부의 회로도이다.6 is a circuit diagram of a first high voltage compensator included in FIG. 4.

도 7은 도 4 에 포함된 제2 고전압 보상부의 회로도이다.FIG. 7 is a circuit diagram of a second high voltage compensator included in FIG. 4.

도 8은 도 4에 포함된 내부신호 파형을 보다 구체적으로 도시한 파형도이다.FIG. 8 is a waveform diagram illustrating the internal signal waveform included in FIG. 4 in more detail.

도 9는 본 발명의 제2 실시예에 따른 고전압 보상회로를 도시한 구성도이다.9 is a block diagram showing a high voltage compensation circuit according to a second embodiment of the present invention.

도 10은 도 9에 포함된 선택신호 생성부의 구성을 도시한 도면이다.FIG. 10 is a diagram illustrating a configuration of a selection signal generator included in FIG. 9.

도 11은 도 9에 포함된 제1 고전압 보상부의 회로도이다.FIG. 11 is a circuit diagram of a first high voltage compensator included in FIG. 9.

도 12는 도 9에 포함된 제2 고전압 보상부의 회로도이다.FIG. 12 is a circuit diagram of a second high voltage compensator included in FIG. 9.

도 13은 도 9에 포함된 내부신호 파형을 보다 구체적으로 도시한 파형도이다.FIG. 13 is a waveform diagram illustrating in more detail an internal signal waveform included in FIG. 9.

Claims (22)

제1 외부전압 또는 제2 외부전압의 레벨에 응답하여 파워업신호를 생성하는 파워업신호 생성부; A power up signal generator configured to generate a power up signal in response to a level of the first external voltage or the second external voltage; 상기 제1 외부전압 및 상기 제2 외부전압의 레벨을 비교하여 선택신호를 생성하는 선택신호 생성부; 및A selection signal generator configured to generate a selection signal by comparing the levels of the first external voltage and the second external voltage; And 상기 선택신호에 응답하여 내부전압을 상기 제1 외부전압 또는 제2 외부전압에 전기적으로 연결하는 전압보상부를 포함하는 내부전압 보상회로.And a voltage compensator for electrically connecting an internal voltage to the first external voltage or the second external voltage in response to the selection signal. 삭제delete 제 1 항에 있어서, 상기 전압보상부는 The method of claim 1, wherein the voltage compensation unit 상기 선택신호에 응답하여 상기 내부전압을 상기 제1 외부전압에 전기적으로 연결하는 제1 스위치; 및A first switch electrically connecting the internal voltage to the first external voltage in response to the selection signal; And 상기 선택신호에 응답하여 상기 내부전압을 상기 제2 외부전압에 전기적으로 연결하는 제2 스위치를 포함하는 내부전압 보상회로.And a second switch electrically connecting the internal voltage to the second external voltage in response to the selection signal. 제 3 항에 있어서, 상기 선택신호 생성부는 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 큰 경우 제1 레벨의 선택신호를 생성하고, 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 작은 경우 제2 레벨의 선택신호를 생성하는 내부전압 보상회로.The method of claim 3, wherein the selection signal generator generates a selection signal having a first level when the level of the first external voltage is greater than the level of the second external voltage, and wherein the level of the first external voltage is the second. An internal voltage compensation circuit for generating a selection signal of a second level when the voltage is less than the level of the external voltage. 제 4 항에 있어서, 상기 제1 레벨은 로우레벨이고 상기 제2 레벨은 하이레벨인 내부전압 보상회로.The internal voltage compensation circuit of claim 4, wherein the first level is a low level and the second level is a high level. 제 5 항에 있어서, 상기 제1 스위치는 PMOS 트랜지스터이고, 상기 제2 스위치는 NMOS 트랜지스터인 내부전압 보상회로.6. The internal voltage compensation circuit as claimed in claim 5, wherein the first switch is a PMOS transistor and the second switch is an NMOS transistor. 제 4 항에 있어서, 상기 제1 레벨은 하이레벨이고 상기 제2 레벨은 로우레벨인 내부전압 보상회로.The internal voltage compensation circuit of claim 4, wherein the first level is a high level and the second level is a low level. 제 7 항에 있어서, 상기 제1 스위치는 NMOS 트랜지스터이고, 상기 제2 스위치는 PMOS 트랜지스터인 내부전압 보상회로.8. The internal voltage compensation circuit as claimed in claim 7, wherein the first switch is an NMOS transistor and the second switch is a PMOS transistor. 제1 외부전압 또는 제2 외부전압의 레벨에 응답하여 파워업신호를 생성하는 파워업신호 생성부;A power up signal generator configured to generate a power up signal in response to a level of the first external voltage or the second external voltage; 상기 제1 외부전압 및 상기 제2 외부전압의 레벨을 비교하여 제1 및 제2 선택신호를 생성하되, 상기 제1 및 제2 선택신호는 상기 파워업신호에 응답하여 생성되는 선택신호 생성부; 및A selection signal generation unit configured to generate first and second selection signals by comparing levels of the first external voltage and the second external voltage, wherein the first and second selection signals are generated in response to the power-up signal; And 상기 제1 및 제2 선택신호에 응답하여 내부전압을 상기 제1 외부전압 또는 제2 외부전압에 전기적으로 연결하는 전압보상부를 포함하는 내부전압 보상회로.And a voltage compensator configured to electrically connect an internal voltage to the first external voltage or the second external voltage in response to the first and second selection signals. 삭제delete 제 9 항에 있어서, 상기 선택신호 생성부는The method of claim 9, wherein the selection signal generator 상기 파워업 신호에 응답하여 제1 외부전압과 제2 외부전압을 비교하여 비교신호를 생성하는 비교부;A comparator configured to generate a comparison signal by comparing a first external voltage and a second external voltage in response to the power-up signal; 상기 비교신호를 레벨 시프트하여 상기 제1 선택신호를 생성하는 레벨시프터; 및A level shifter for level shifting the comparison signal to generate the first selection signal; And 상기 파워업신호와 상기 제1 선택신호를 입력받아 논리연산을 수행하여 상기 제2 선택신호를 생성하는 논리부를 포함하는 내부전압 보상회로. And a logic unit configured to receive the power-up signal and the first selection signal and perform a logic operation to generate the second selection signal. 제 11 항에 있어서, 상기 비교부는The method of claim 11, wherein the comparison unit 상기 제1 외부전압을 전압분배하는 제1 전압분배부;A first voltage divider configured to voltage divide the first external voltage; 상기 제2 외부전압을 전압분배하는 제2 전압분배부; 및A second voltage divider configured to voltage divide the second external voltage; And 상기 제1 전압분배부의 출력신호 및 상기 제2 전압분배부의 출력신호를 차등증폭하여 상기 비교신호를 생성하는 차등증폭부를 포함하는 내부전압 보상회로. And a differential amplifier configured to differentially amplify the output signal of the first voltage divider and the output signal of the second voltage divider to generate the comparison signal. 제 12 항에 있어서, 상기 제1 전압분배부는The method of claim 12, wherein the first voltage divider is 제1 외부전압단과 제1 노드 사이에 연결된 제1 저항소자; 및A first resistor connected between the first external voltage terminal and the first node; And 상기 제1 노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 내부전압 보상회로. And a second resistor connected between the first node and a ground terminal. 제 12 항에 있어서, 상기 제2 전압분배부는The method of claim 12, wherein the second voltage divider is 제2 외부전압단과 제1 노드 사이에 연결된 제1 저항소자; 및A first resistor connected between the second external voltage terminal and the first node; And 상기 제1 노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 내부전압 보상회로.And a second resistor connected between the first node and a ground terminal. 제 11 항에 있어서, 상기 레벨시프터는The method of claim 11, wherein the level shifter 상기 비교신호에 응답하여 제1 노드를 풀다운 구동하는 제1 풀다운소자;A first pull-down device configured to pull down the first node in response to the comparison signal; 상기 비교신호에 응답하여 상기 제1 선택신호를 풀다운 구동하는 제2 풀다운소자;A second pull-down device configured to pull-down the first selection signal in response to the comparison signal; 상기 제1 선택신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및A first pull-up element configured to pull-up the first node in response to the first selection signal; And 상기 제1 노드의 신호에 응답하여 상기 제1 선택신호를 풀업구동하는 제2 풀업소자를 포함하는 내부전압 보상회로. And a second pull-up element configured to pull-up the first selection signal in response to the signal of the first node. 제 11 항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 내부전압 보상회로.12. The internal voltage compensation circuit of claim 11, wherein the logic unit performs a negative logical product operation. 제 9 항에 있어서, 상기 전압보상부는 The method of claim 9, wherein the voltage compensation unit 상기 제1 선택신호에 응답하여 상기 내부전압을 상기 제1 외부전압에 전기적으로 연결하는 제1 스위치; 및A first switch electrically connecting the internal voltage to the first external voltage in response to the first selection signal; And 상기 제2 선택신호에 응답하여 상기 내부전압을 상기 제2 외부전압에 전기적으로 연결하는 제2 스위치를 포함하는 내부전압 보상회로.And a second switch electrically connecting the internal voltage to the second external voltage in response to the second selection signal. 제 17 항에 있어서, 상기 선택신호 생성부는 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 큰 경우 제1 레벨의 제1 선택신호와 제2 레벨의 제2 선택신호를 생성하고, 상기 제1 외부전압의 레벨이 상기 제2 외부전압의 레벨보다 작은 경우 제2 레벨의 제1 선택신호와 제1 레벨의 제2 선택신호를 생성하는 내부전압 보상회로.18. The method of claim 17, wherein the selection signal generator generates a first selection signal of a first level and a second selection signal of a second level when the level of the first external voltage is greater than the level of the second external voltage. And generating a first selection signal of a second level and a second selection signal of a first level when the level of the first external voltage is less than the level of the second external voltage. 제 18 항에 있어서, 상기 제1 레벨은 로우레벨이고 상기 제2 레벨은 하이레벨인 내부전압 보상회로.19. The internal voltage compensation circuit according to claim 18, wherein the first level is low level and the second level is high level. 제 19 항에 있어서, 상기 제1 및 제2 스위치는 PMOS 트랜지스터인 내부전압 보상회로.20. The internal voltage compensation circuit according to claim 19, wherein said first and second switches are PMOS transistors. 제 18 항에 있어서, 상기 제1 레벨은 하이레벨이고 상기 제2 레벨은 로우레벨인 내부전압 보상회로.19. The internal voltage compensation circuit as claimed in claim 18, wherein the first level is high level and the second level is low level. 제 21 항에 있어서, 상기 제1 및 제2 스위치는 NMOS 트랜지스터인 내부전압 보상회로.22. The internal voltage compensation circuit as claimed in claim 21, wherein the first and second switches are NMOS transistors.
KR1020080006371A 2007-08-20 2008-01-21 Internal Voltage Compensation Circuit KR100904740B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/215,794 US8836410B2 (en) 2007-08-20 2008-06-30 Internal voltage compensation circuit
US14/485,512 US9374092B2 (en) 2007-08-20 2014-09-12 Internal voltage compensation circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070083697 2007-08-20
KR20070083697 2007-08-20

Publications (2)

Publication Number Publication Date
KR20090019664A KR20090019664A (en) 2009-02-25
KR100904740B1 true KR100904740B1 (en) 2009-06-26

Family

ID=40687428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080006371A KR100904740B1 (en) 2007-08-20 2008-01-21 Internal Voltage Compensation Circuit

Country Status (1)

Country Link
KR (1) KR100904740B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172242B1 (en) * 1995-10-10 1999-03-30 김주용 High voltage occurence circuit
KR20020068598A (en) * 2001-02-21 2002-08-28 삼성전자 주식회사 Power generator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172242B1 (en) * 1995-10-10 1999-03-30 김주용 High voltage occurence circuit
KR20020068598A (en) * 2001-02-21 2002-08-28 삼성전자 주식회사 Power generator

Also Published As

Publication number Publication date
KR20090019664A (en) 2009-02-25

Similar Documents

Publication Publication Date Title
JP4926275B2 (en) Level shifter circuit incorporating transistor snapback protection
KR20160121246A (en) Power control device
KR20160025938A (en) Power control device
KR100762873B1 (en) An internal voltage generator
US6476664B2 (en) Integrated device with voltage selector
KR20180047208A (en) Power control device and semiconductor memory device including the same
US6469942B1 (en) System for word line boosting
US9557788B2 (en) Semiconductor memory device including array e-fuse
KR20000004192A (en) Level shifter and a semiconductor memory device using the same
US8081016B2 (en) Input buffer
US9374092B2 (en) Internal voltage compensation circuit
KR100521360B1 (en) Delay circuit with reduced Vdd dependence and semiconductor memory device having the same
KR100507701B1 (en) Boostrap circuit
KR100904740B1 (en) Internal Voltage Compensation Circuit
US20070139029A1 (en) Robust start-up circuit and method for on-chip self-biased voltage and/or current reference
US8369174B2 (en) Power up signal generation circuit
US11688434B2 (en) Internal voltage generation circuit and semiconductor memory apparatus including the same
US20040001379A1 (en) Semiconductor memory storage
US7084675B2 (en) Circuit and method of generating a boosted voltage
KR20090074550A (en) Internal voltage compensation circuit
JP4578882B2 (en) Semiconductor integrated circuit
US8106686B2 (en) Integrated circuit
US20020113627A1 (en) Input buffer circuit capable of suppressing fluctuation in output signal and reducing power consumption
KR100642402B1 (en) Initializing Signals Generating Circuit of Semiconductor Device
KR20160115484A (en) Power driving device and semiconductor device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee