[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100899568B1 - Semiconductor device and operation method thereof - Google Patents

Semiconductor device and operation method thereof Download PDF

Info

Publication number
KR100899568B1
KR100899568B1 KR1020070138017A KR20070138017A KR100899568B1 KR 100899568 B1 KR100899568 B1 KR 100899568B1 KR 1020070138017 A KR1020070138017 A KR 1020070138017A KR 20070138017 A KR20070138017 A KR 20070138017A KR 100899568 B1 KR100899568 B1 KR 100899568B1
Authority
KR
South Korea
Prior art keywords
signal
latching
output
input
address
Prior art date
Application number
KR1020070138017A
Other languages
Korean (ko)
Inventor
이도윤
양선석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070138017A priority Critical patent/KR100899568B1/en
Application granted granted Critical
Publication of KR100899568B1 publication Critical patent/KR100899568B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단과, 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단과, 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단과, 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단과, 상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단과, 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단, 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단을 구비하는 반도체 소자를 제공한다.

Figure R1020070138017

미러 펑션, 프리 래칭부, 스큐, 레이 아웃

According to an embodiment of the present invention, first latching means latches a first input signal applied through a first pad in response to an internal clock signal, and latches a second input signal applied through a second pad in response to the internal clock signal. A second latching means, output means for outputting signals input through the first and second input terminals in response to an internal command signal, and a first latching means in response to a delay clock signal delayed by a predetermined time from the internal clock signal. First pre-latching means for latching an output signal, second pre-latching means for latching an output signal of the second latching means in response to the delay clock signal, and the first and second pre-latching according to mirror function information. A first multiplexing means for outputting any one of the output signals of the means to the first input terminal, and one of the output signals of the first and second pre-latching means according to the mirror function information; A semiconductor device having a second multiplexing means for outputting to a stage is provided.

Figure R1020070138017

Mirror Function, Free Latching, Skew, Layout

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}Semiconductor device and driving method thereof {SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 미러 펑션(mirror function) 동작이 가능한 반도체 소자와 그의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to a semiconductor device capable of operating a mirror function and a driving method thereof.

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 대용량화, 고속화, 및 저전력화 방향으로 발전하고 있다. 이 중 대용량화를 이루기 위하여 다수의 메모리 칩을 모듈화하여 사용하는 것이 일반적이다. 이러한 모듈은 모듈 기판상에 장착 또는 실장된 다수의 메모리 칩과, 각 메모리 칩과 모듈 기판 간의 커넥터에 전기적으로 연결되는 복수의 접속 단자들을 구비하며, 접속 단자들의 배열 형태에 따라 노말 패키지와 미러 패키지로 구분할 수 있다.BACKGROUND ART In general, semiconductor devices including DDR SDRAM (Double Data Rate Synchronous DRAM) are developing toward higher capacity, higher speed, and lower power. In order to achieve a large capacity among these, it is common to use a plurality of memory chips in a modular manner. Such a module has a plurality of memory chips mounted or mounted on a module substrate, and a plurality of connection terminals electrically connected to a connector between each memory chip and the module substrate, and the normal package and the mirror package according to the arrangement of the connection terminals. Can be divided into

미러 패키지는 양면 모듈 기판(double side module substrate)에 메모리 칩을 장착 또는 실장할 때 모듈 기판의 양면에 형성되는 금속 배선의 배열이 일면을 기준으로 서로 대칭을 이룬다. 이때 메모리 칩의 핀 배열 역시 대칭 구조를 가져야 하며, 그렇기 때문에 서로 동일한 핀 배열을 갖는 메모리 칩의 경우 미러 펑션 동작을 수행하여 메모리 칩의 핀 배열을 대칭구조로 만들어 주어야 한다. 즉, 두 개의 메모리 칩은 대응되는 패드가 서로 반대로 연결되기 때문에, 칩 내부에서는 미러 펑션 동작을 통해 다시 재구성해 주어야 한다.In the mirror package, when the memory chip is mounted or mounted on a double side module substrate, an array of metal wires formed on both sides of the module substrate is symmetrical with respect to one surface. At this time, the pin array of the memory chip must also have a symmetrical structure. Therefore, in the case of memory chips having the same pin array, the mirror array operation must be performed to make the pin array of the memory chip symmetrical. That is, since the two memory chips have opposite pads connected to each other, the memory chips need to be reconfigured again through a mirror function operation.

이러한 미러 펑션 동작을 통해 예컨대, ×16으로 동작하는 메모리 칩 두 개를 핀이 마주보게 겹쳐서 사용할 수 있으며, 하나의 모듈이 마치 ×32로 동작하게끔 할 수 있다. Through this mirror function operation, for example, two memory chips operating at x16 may be overlapped with pins facing each other, and one module may be operated at x32.

도 1은 두 개의 메모리 칩이 마주보게 연결되는 형태를 설명하기 위한 도면이다.1 is a view for explaining a form in which two memory chips are connected to face each other.

도 1을 참조하면, 제1 메모리 칩(110)은 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)를 구비하고, 제2 메모리 칩(130)도 제1 메모리 칩(110)과 동일하게 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)를 구비한다. 설명의 편의를 위해 제1 및 제2 메모리 칩(110, 130) 모두 8개의 패드만 도시하였다.Referring to FIG. 1, the first memory chip 110 may include a plurality of address pads A <0>, A <1>, A <2>, A <3>, A <4>, A <5>, and A. <6>, A <7>, and the second memory chip 130 also has the same number of address pads A <0>, A <1>, and A <2>, similarly to the first memory chip 110. , A <3>, A <4>, A <5>, A <6>, and A <7>. For convenience of description, only eight pads of the first and second memory chips 110 and 130 are illustrated.

제1 메모리 칩(110)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)는 상측에서 바라본 상태에서의 배열이고, 제2 메모리 칩(130)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)는 하측에서 바라본 상태에서의 배열이다. 여기서, 서로 대응되는 어드레스 패드(예컨대, 제1 메모리 칩(110)의 'A<0>' 어드레스 패드와 제2 메모리 칩(130)의 'A<1>' 어드레스 패드)는 하나의 채널(도시되지 않음.)을 공유하게 된다. 때문에, 미러 펑션을 하고자하는 제2 메모리 칩(130)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>) 배열은 채널에 대응될 수 있도록 다시 재구성되어야 한다.A plurality of address pads A <0>, A <1>, A <2>, A <3>, A <4>, A <5>, A <6>, and A <of the first memory chip 110. 7> is an arrangement in a state as viewed from the upper side, and a plurality of address pads A <0>, A <1>, A <2>, A <3>, and A <4> of the second memory chip 130. , A <5>, A <6>, and A <7> are arrays as seen from the lower side. Here, the address pads corresponding to each other (for example, 'A <0>' address pads of the first memory chip 110 and 'A <1>' address pads of the second memory chip 130) may have one channel (not shown). Will not be shared). Therefore, a plurality of address pads A <0>, A <1>, A <2>, A <3>, A <4>, A <5>, of the second memory chip 130 to be mirrored. The arrays A <6> and A <7> must be reconfigured to correspond to the channels.

다시 설명하면, 제1 메모리 칩(110)의 'A<0>' 어드레스 패드는 대응하는 채널을 통해 해당하는 어드레스 신호를 입력받는다. 동시에 제2 메모리 칩(130)의 'A<1>' 어드레스 패드는 동일한 채널을 통해 'A<0>' 어드레스 패드에 대응하는 어드레스 신호를 입력받는다. 이때 제2 메모리 칩(130) 내부에서는 'A<1>'어드레스 패드로 전달된 어드레스 신호를 마치 'A<0>' 어드레스 패드로 전달된 것과 같이 처리해주어야 한다. 즉, 제2 메모리 칩(130)의 경우 'A<1>' 어드레스 패드로 'A<0>' 어드레스 패드에 대응하는 어드레스 신호를 입력받고, 'A<0>' 어드레스 패드로 'A<1>' 어드레스 패드에 대응하는 어드레스 신호를 입력받아서, 제2 메모리 칩(130) 내부에서 이를 서로 바꾸어 처리함으로써, 제2 메모리 칩(130)은 마치 제1 메모리 칩(110)과 동일한 배열을 입력받은 것처럼 동작한다.In other words, the address pad 'A <0>' of the first memory chip 110 receives a corresponding address signal through a corresponding channel. At the same time, the address pad 'A <1>' of the second memory chip 130 receives an address signal corresponding to the address pad 'A <0>' through the same channel. At this time, in the second memory chip 130, the address signal transmitted to the address pad 'A <1>' should be treated as if it is transmitted to the address pad 'A <0>'. That is, in the case of the second memory chip 130, an address signal corresponding to the address pad 'A <0>' is input to the address pad 'A <1>' and 'A <1' is input to the address pad 'A <0>'. > 'By receiving an address signal corresponding to an address pad and swapping the same in the second memory chip 130, the second memory chip 130 receives the same arrangement as that of the first memory chip 110. Works as if

도 2는 도 1의 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드의 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도이다FIG. 2 is a block diagram illustrating a configuration related to a mirror function operation of the address pad 'A <0>' and the address pad 'A <1>' of FIG. 1.

도 2를 참조하면, 'A<0>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링(buffering)되고, 'A<1>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링된다. 제1 다중화부(230)는 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 버퍼링부(210, 220)의 출력신호 중 어느 하나를 제1 래칭부(240)에 전달한다. 제1 래칭부(240)는 내부클럭신호(CLK)에 응답하여 제1 다중화부(230)의 출력신호를 래칭(latching)하고 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)로 전달한다.Referring to FIG. 2, an address signal input through the 'A <0>' address pad is buffered by the first buffering unit 210, and an address signal input through the 'A <1>' address pad is The second buffering unit 220 is buffered. The first multiplexer 230 transmits any one of output signals of the first and second buffering units 210 and 220 to the first latching unit 240 in response to the mirror function control signal CTR_MF. The first latching unit 240 latches the output signal of the first multiplexer 230 in response to the internal clock signal CLK and transfers the output signal to the address output unit 250 through the first transmission line PAS1. do.

한편, 제2 다중화부(260)도 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 버퍼링부(210, 220)의 출력신호 중 어느 하나를 제2 래칭부(260)로 전달한다. 이때, 제2 다중화부(260)는 제1 다중화부(230)에서 선택되지 않은 쪽의 버퍼링부의 출력신호를 제2 래칭부(270)로 전달하게 된다. 즉, 제1 다중화부(230)가 제1 버퍼링부(210)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(260)는 제2 버퍼링부(220)의 출력신호를 선택하여 출력하고, 제1 다중화부(230)가 제2 버퍼링부(220)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(260)는 제1 버퍼링부(210)의 출력신호를 선택하여 출력한다. 이어서, 제2 래칭부(270)는 내부클럭신호(CLK)에 응답하여 제2 다중화부(260)의 출력신호를 래칭하고 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)로 전달한다.Meanwhile, the second multiplexer 260 also transmits one of the output signals of the first and second buffering units 210 and 220 to the second latching unit 260 in response to the mirror function control signal CTR_MF. In this case, the second multiplexer 260 transfers the output signal of the buffering unit that is not selected by the first multiplexer 230 to the second latching unit 270. That is, when the first multiplexer 230 selects and outputs the output signal of the first buffering unit 210, the second multiplexer 260 selects and outputs the output signal of the second buffering unit 220. When the first multiplexer 230 selects and outputs an output signal of the second buffering unit 220, the second multiplexer 260 selects and outputs an output signal of the first buffering unit 210. Subsequently, the second latching unit 270 latches the output signal of the second multiplexer 260 in response to the internal clock signal CLK and transmits the output signal to the address output unit 250 through the second transmission line PAS2. .

제1 및 제2 전송라인(PAS1, PAS2)을 통해 어드레스 출력부(250)로 전달된 신호는 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력된다. 여기서, 'OUT_RA<0:1>' 최종 어드레스 신호는 메모리 칩의 로우(row) 동작시 해당하는 로우 디코더(도시되지 않음)로 전달되고, 'OUT_CA<0:1>' 최종 어드레스 신호는 메모리 칩의 컬럼(column) 동작시 해당하는 컬럼 디코더(도시되지 않음)로 전달된다.The signal transmitted to the address output unit 250 through the first and second transmission lines PAS1 and PAS2 is the final address signal OUT_RA <0: 1> or OUT_CA <0: 1 in response to the internal command signal CMD. Is output as>). Here, the 'OUT_RA <0: 1>' final address signal is transmitted to the corresponding row decoder (not shown) during the row operation of the memory chip, and the 'OUT_CA <0: 1>' final address signal is the memory chip. When the column operation of the (column) of the operation is passed to the corresponding column decoder (not shown).

참고적으로, 내부명령신호(CMD)는 외부명령신호인 /RAS(Row Adderess Stobe), /CAS(Column Address Stobe), /WE(Write Enable), /CS(Chip Select)를 디 코딩(decoding)한 신호이다.For reference, the internal command signal (CMD) decodes external command signals such as / RAS (Row Adderess Stobe), / CAS (Column Address Stobe), / WE (Write Enable), and / CS (Chip Select). One signal.

이하, 미러 펑션 동작을 수행하지 않는 상황에서 도 2의 간단한 동작 설명을 하기로 한다.Hereinafter, a brief operation of FIG. 2 will be described in a situation where a mirror function operation is not performed.

'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링되고, 제1 다중화부(230)를 거쳐 제1 래칭부(240)에 래칭된 후 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)에 전달된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링되고, 제2 다중화부(260)를 거쳐 제2 래칭부(270)에 래칭된 후 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)에 전달된다. 한편, 어드레스 출력부(250)는 제1 및 제2 전송라인(PAS1, PAS2)을 통해 전달된 신호를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력한다.The address signal applied through the address pad 'A <0>' is buffered by the first buffering unit 210, latched by the first latching unit 240 via the first multiplexing unit 230, and then the first transmission line. It is transmitted to the address output unit 250 through PAS1. In addition, the address signal applied through the address pad 'A <1>' is buffered by the second buffering unit 220, latched by the second latching unit 270 via the second multiplexing unit 260, and then the second signal. It is transmitted to the address output unit 250 through the transmission line (PAS2). Meanwhile, the address output unit 250 receives the signals transmitted through the first and second transmission lines PAS1 and PAS2 in response to the internal command signal CMD, and thus the final address signal OUT_RA <0: 1> or OUT_CA <0. : 1>).

이어서, 미러 펑션 동작을 수행하는 상황에서 도 2의 간단한 동작 설명을 하기로 한다.Next, a brief operation of FIG. 2 will be described in a situation in which a mirror function operation is performed.

'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링되고, 제2 다중화부(260)를 거쳐 제2 래칭부(270)에 래칭된 후 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)에 전달된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링되고, 제1 다중화부(230)를 거쳐 제1 래칭부(240)에 래칭된 후 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)에 전달된다. 한편, 어드레스 출력부(250)는 제1 및 제2 전송라인(PAS1, PAS2)을 통해 전달된 신호를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.The address signal applied through the address pad 'A <0>' is buffered by the first buffering unit 210, latched by the second latching unit 270 via the second multiplexing unit 260, and then the second transmission line. It is transmitted to the address output unit 250 through PAS2. The address signal applied through the address pad 'A <1>' is buffered by the second buffering unit 220, latched by the first latching unit 240 via the first multiplexing unit 230, and then the first signal. It is transmitted to the address output unit 250 through the transmission line (PAS1). Meanwhile, the address output unit 250 receives the signals transmitted through the first and second transmission lines PAS1 and PAS2 in response to the internal command signal CMD, and thus the final address signal OUT_RA <0: 1> or OUT_CA <0. : 1>).

여기서, 제1 래칭부(240)의 출력신호가 전달되는 제1 전송라인(PAS1)과 제2 래칭부(270)의 출력신호가 전달되는 제2 전송라인(PAS2)을 살펴보기로 한다.Here, the first transmission line PAS1 through which the output signal of the first latching unit 240 is transmitted and the second transmission line PAS2 through which the output signal of the second latching unit 270 are transmitted will be described.

제1 전송라인(PAS1)과 제2 전송라인(PAS2)은 메모리 칩 입장에서 매우 긴 배선이며, 서로 다른 배선 길이를 가질 수 있다. 그래서, 제1 전송라인(PAS1)을 통해 전달되는 신호와 제2 전송라인(PAS2)을 통해 전달되는 신호간에 스큐(skew)가 발생할 수 있다. 때문에, 어드레스 출력부(250)가 이 두 신호를 동시에 입력받지 못하는 문제점이 발생할 수 있다. 이러한 문제점은 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드에 대응하는 제1 및 제2 전송라인(PAS1, PAS2)에만 해당하는 것이 아니고, 이외 다른 어드레스 패드에 대응하는 전송라인과의 관계에서도 해당된다. 이하, 도 3을 통해 살펴보도록 한다.The first transmission line PAS1 and the second transmission line PAS2 are wires that are very long from the perspective of the memory chip, and may have different wire lengths. Thus, skew may occur between a signal transmitted through the first transmission line PAS1 and a signal transmitted through the second transmission line PAS2. As a result, the address output unit 250 may not receive these two signals simultaneously. This problem is not limited to the first and second transmission lines PAS1 and PAS2 corresponding to the address pads 'A <0>' and the 'A <1>' address pads, but also to transmission lines corresponding to other address pads. The same applies to the relationship with. Hereinafter, look at with reference to FIG.

도 3은 도 1의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)와 이에 대응하는 버퍼링부와, 다중화부, 및 래칭부가 배치되는 영역과 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도이다.3 illustrates a plurality of address pads A <0>, A <1>, A <2>, A <3>, A <4>, A <5>, A <6>, and A <7> of FIG. ), A buffering unit, a multiplexing unit, a latching unit, and an address output unit are disposed.

도 2와 도 3을 참조하면, 제1 블록(310)은 'A<0>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제2 블록(320)은 'A<1>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제3 블록(330)은 'A<2>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제4 블록(340)은 'A<3>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제5 블록(350)은 'A<4>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제6 블록(360)은 'A<5>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제7 블록(370)은 'A<6>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하며, 제8 블록(380)은 'A<7>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비한다.2 and 3, the first block 310 includes an address pad for 'A <0>', a buffering unit, a multiplexing unit, and a latching unit, and the second block 320 includes 'A <1'. Address pad for &quot; &quot;, a buffering section, a multiplexing section, and a latching section, and the third block 330 includes an address pad for 'A <2>', a buffering section, a multiplexing section, and a latching section. The fourth block 340 includes an address pad for 'A <3>', a buffering unit, a multiplexing unit, and a latching unit, and the fifth block 350 includes an address pad for 'A <4>', a buffering unit, A sixth block 360 includes an address pad for 'A <5>', a buffering unit, a multiplexer, and a latching unit, and a seventh block 370 includes an 'A <6' Address pad for &quot; &quot;, a buffering section, a multiplexing section, and a latching section. An eighth block 380 includes an address pad for 'A <7>', a buffering section, a multiplexing section, and a latching section.

실질적으로 각각의 버퍼링부, 다중화부, 및 래칭부는 해당하는 어드레스 패드에 인접하여 배치되어 있으며, 이들이 배치된 영역을 이하, "패드영역"이라 칭한다.Substantially each of the buffering section, multiplexing section, and latching section is disposed adjacent to the corresponding address pad, and the region in which they are disposed is referred to hereinafter as the "pad region".

도 2에서도 전술한 바와 같이, 제1 블록(310)과 제2 블록(320) 사이에는 미러 펑션을 위하여 배선이 구비되어야 한다. 즉, 제1 버퍼링부(210)의 출력신호는 해당하는 배선을 통해 제2 다중화부(260)에 전달되고, 제2 버퍼링부(230)의 출력신호도 해당하는 배선을 통해 제1 다중화부(230)에 전달된다.As described above with reference to FIG. 2, a wire must be provided between the first block 310 and the second block 320 for a mirror function. That is, the output signal of the first buffering unit 210 is transmitted to the second multiplexing unit 260 through the corresponding wiring, and the output signal of the second buffering unit 230 is also connected to the first multiplexing unit ( 230).

마찬가지로, 제3 블록(330)과 제4 블록(340) 사이에도 미러 펑션을 위하여 배선이 구비되어야 하고, 제5 블록(350)과 제6 블록(360) 사이, 제7 블록(370)과 제8 블록(380) 사이에도 미러 펑션을 위하여 배선이 구비되어야 한다.Similarly, a wiring must be provided between the third block 330 and the fourth block 340 for the mirror function, and between the fifth block 350 and the sixth block 360, the seventh block 370 and the fifth block 330. Wiring should be provided between the eight blocks 380 for the mirror function.

요즈음, 설계에 있어서 대용량화 즉, 고집적화를 달성하기 위해서 신호 선폭과 신호 라인들 간의 간격을 줄이기 위한 노력과 더불어 불필요한 배선을 제거하기 위한 노력이 진행 중이다. 이러한 상황에서 미러 펑션을 위한 배선들은 설계에 있어서 큰 부담일 수 있다.In recent years, in order to achieve high capacity, that is, high integration in design, efforts are being made to reduce unnecessary wires, as well as efforts to reduce signal line widths and gaps between signal lines. In this situation, the wirings for the mirror function can be a heavy burden on the design.

한편, 제1 내지 제8 블록(310, 320, 330, 340, 350, 360, 370, 380)이 배치된 패드영역과 어드레스 출력부(390)는 메모리 칩 입장에서 매우 멀리 떨어져 배치 된다. 또한, 제1 블록(310)에서 어드레스 출력부(390)까지의 배선 길이와, 제2 블록(320)에서 어드레스 출력부(390)까지의 배선 길이는 서로 다를 수 있으며, 이외 제3 내지 제8 블록(330, 340, 350, 360, 370, 380)에서 어드레스 출력부(390)까지의 각각의 배선 역시 그 길이가 서로 다를 수 있다.Meanwhile, the pad area in which the first to eighth blocks 310, 320, 330, 340, 350, 360, 370, and 380 are disposed and the address output unit 390 are disposed far away from the memory chip. In addition, the length of the wiring from the first block 310 to the address output unit 390 and the length of the wiring from the second block 320 to the address output unit 390 may be different from each other. Each of the wires from the blocks 330, 340, 350, 360, 370, and 380 to the address output unit 390 may also have different lengths.

결국, 어드레스 출력부(390)는 제1 내지 제8 블록(310, 320, 330, 340, 350, 360, 370, 380) 각각에서 출력되는 8개의 출력신호(BUS_A<0:7>)를 동시에 입력받지 못하는 문제점이 발생하여, 어드레스 출력부(390) 입장에서 출력신호(BUS_A<0:7>)간의 마진(margin)확보에 어려움이 생기게 된다.As a result, the address output unit 390 simultaneously outputs eight output signals BUS_A <0: 7> output from the first to eighth blocks 310, 320, 330, 340, 350, 360, 370, and 380, respectively. There is a problem that the input is not received, it is difficult to secure the margin (margin) between the output signal (BUS_A <0: 7>) from the address output unit 390 position.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 어드레스 출력부에 입력되는 신호간의 마진을 확보할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art, and by providing a component for the mirror function operation efficiently, to provide a semiconductor device that can secure the margin between the signals input to the address output unit The purpose is.

또한, 패드영역에 배치되던 배선들을 줄이면서 원하는 동작이 가능한 반도체 소자를 제공하는데 다른 목적이 있다.In addition, another object is to provide a semiconductor device capable of a desired operation while reducing the wirings arranged in the pad region.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단; 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단; 상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단; 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출 력하는 제2 다중화수단을 구비한다.According to an aspect of the present invention for achieving the above object, the semiconductor device comprises: first latching means for latching a first input signal applied through a first pad in response to an internal clock signal; Second latching means for latching a second input signal applied through a second pad in response to the internal clock signal; Output means for outputting a signal input through the first and second input terminals in response to an internal command signal; First pre-latching means for latching an output signal of the first latching means in response to a delay clock signal delayed a predetermined time from the internal clock signal; Second free latching means for latching an output signal of the second latching means in response to the delay clock signal; First multiplexing means for outputting one of the output signals of the first and second free latching means to the first input terminal in accordance with mirror function information; And second multiplexing means for outputting one of the output signals of the first and second pre-latching means to the second input terminal according to the mirror function information.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 반도체 소자는 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하고 제1 전송라인을 통해 출력하는 제1 래칭수단; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하고 제2 전송라인을 통해 출력하는 제2 래칭수단; 상기 제1 및 제2 전송라인의 스큐 특성을 보상하기 위한 스큐보상수단; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단; 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단을 구비한다.According to another aspect of the present invention for achieving the above object, the first latching means for latching the first input signal applied through the first pad in response to the internal clock signal and outputs through the first transmission line ; Second latching means for latching a second input signal applied through a second pad in response to the internal clock signal and outputting the second input signal through a second transmission line; Skew compensation means for compensating skew characteristics of the first and second transmission lines; Output means for outputting a signal input through the first and second input terminals in response to an internal command signal; First multiplexing means for outputting any one of output signals of the skew compensation means corresponding to the first and second transmission lines to the first input terminal according to mirror function information; And second multiplexing means for outputting one of the output signals of the skew compensation means corresponding to the first and second transmission lines to the second input terminal according to the mirror function information.

본 발명에서는 어드레스 출력부 이전에 다시 한번 래칭하고 이후 미러 펑션을 위한 선택 동작을 함으로써, 어드레스 출력부에 입력되는 신호간의 마진을 확보할 수 있고, 종래에 미러 펑션 동작을 위해 패드영역에 배치되던 다수의 배선을 없앨 수 있다.In the present invention, by latching once again before the address output unit and then performing a selection operation for the mirror function, it is possible to secure a margin between signals input to the address output unit, and a plurality of conventionally arranged in the pad area for the mirror function operation. Can eliminate the wiring.

전술한 본 발명은 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 어드레스 출력부의 보다 안정적인 동작을 확보할 수 있으며, 칩 설계시 레이 아웃 부담을 줄여 줄 수 있는 효과를 얻을 수 있다.According to the present invention, by efficiently disposing the components for the mirror function operation, it is possible to ensure a more stable operation of the address output unit, it is possible to obtain the effect of reducing the layout burden when designing the chip.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 4는 본 발명에 따른 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도이다.4 is a block diagram illustrating a configuration related to a mirror function operation according to the present invention.

도 4를 참조하면, 'A<0>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되어 제1 래칭부(420)에 전달된다. 제1 래칭부(420)는 내부클럭신호(CLK)에 응답하여 제1 버퍼링부(410)의 출력신호를 래칭하여 제1 전송라인(PAS1)으로 출력한다. 제1 프리 래칭부(430)는 지연클럭신호(D_CLK)에 응답하여 제1 전송라인(PAS1)을 통해 전달된 신호를 다시 래칭한다. Referring to FIG. 4, an address signal input through an address pad 'A <0>' is buffered by the first buffering unit 410 and transferred to the first latching unit 420. The first latching unit 420 latches an output signal of the first buffering unit 410 in response to the internal clock signal CLK and outputs the first signal to the first transmission line PAS1. The first pre-latching unit 430 latches the signal transmitted through the first transmission line PAS1 again in response to the delay clock signal D_CLK.

여기서, 지연클럭신호(D_CLK)는 내부클럭신호(CLK)보다 소정시간 지연된 신호이다. 지연클럭신호(D_CLK)는 제1 및 제2 래칭부(420, 450)의 입력신호에 대응하는 내부클럭신호(CLK)의 활성화 시점과 제1 및 제2 래칭부(420, 450)의 다음 입력신호에 대응하는 내부클럭신호(CLK)의 활성화 시점 사이에 활성화 시점을 가지는 것이 바람직하다.The delay clock signal D_CLK is a signal delayed by a predetermined time from the internal clock signal CLK. The delay clock signal D_CLK is an activation point of the internal clock signal CLK corresponding to the input signals of the first and second latching units 420 and 450 and a next input of the first and second latching units 420 and 450. It is preferable to have an activation point between activation points of the internal clock signal CLK corresponding to the signal.

한편, 'A<1>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되어 제2 래칭부(450)에 전달된다. 제2 래칭부(450)는 내 부클럭신호(CLK)에 응답하여 제2 버퍼링부(440)의 출력신호를 래칭하여 제2 전송라인(PAS2)으로 출력한다. 제2 프리 래칭부(460)는 지연클럭신호(D_CLK)에 응답하여 제2 전송라인(PAS2)을 통해 전달된 신호를 다시 래칭한다.Meanwhile, the address signal input through the 'A <1>' address pad is buffered by the second buffering unit 440 and transferred to the second latching unit 450. The second latching unit 450 latches the output signal of the second buffering unit 440 in response to the internal clock signal CLK, and outputs the second latching unit 450 to the second transmission line PAS2. The second pre-latching unit 460 latches the signal transmitted through the second transmission line PAS2 again in response to the delay clock signal D_CLK.

여기서, 제1 및 제2 전송라인(PAS1, PAS2)은 매우 긴 배선이기 때문에 이 배선을 통하는 신호들간의 스큐가 발생할 수 있다. 본 발명에 따르면, 제1 및 제2 프리 래칭부(430, 460)를 제1 및 제2 다중화부(470, 480) 앞단에 배치함으로써, 제1 및 제2 전송라인(PAS1, PAS2)에 의해 발생하는 신호들간의 스큐를 보상해줄 수 있고, 제1 및 제2 다중화부(470, 480) 각각은 제1 및 제2 프리 래칭부(430, 460)의 출력신호를 거의 동시에 받는 것이 가능하다.Here, since the first and second transmission lines PAS1 and PAS2 are very long wires, skew between signals through the wires may occur. According to the present invention, the first and second pre-latching parts 430 and 460 are disposed in front of the first and second multiplexing parts 470 and 480, and thus, by the first and second transmission lines PAS1 and PAS2. The skew between the generated signals may be compensated for, and each of the first and second multiplexers 470 and 480 may receive the output signals of the first and second free latching units 430 and 460 at substantially the same time.

한편, 제1 다중화부(470)는 미러 펑션 정보를 가지고 있는 미러평션 제어신호(CTR_MF)에 응답하여 제1 및 제2 프리 래칭부(430, 460)의 출력신호 중 어느 하나를 어드레스 출력부(490)에 전달한다. 그리고, 제2 다중화부(480)도 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 프리 래칭부(430, 460)의 출력신호 중 어느 하나를 어드레스 출력부(490)에 전달한다. 이때, 제2 다중화부(480)는 제1 다중화부(470)에서 선택되지 않은 쪽의 프리 래칭부의 출력신호를 어드레스 출력부(490)로 전달하게 된다. 즉, 제1 다중화부(470)가 제1 프리 래칭부(430)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(480)는 제2 프리 래칭부(460)의 출력신호를 선택하여 출력하고, 제1 다중화부(470)가 제2 프리 래칭부(460)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(480)는 제1 프리 래칭부(430)의 출력신호를 선택하여 출력한다.Meanwhile, the first multiplexer 470 may output any one of the output signals of the first and second pre-latching units 430 and 460 in response to the mirror function control signal CTR_MF having the mirror function information. 490). The second multiplexer 480 also transmits one of the output signals of the first and second pre-latching units 430 and 460 to the address output unit 490 in response to the mirror function control signal CTR_MF. In this case, the second multiplexer 480 transmits the output signal of the pre-latching part that is not selected by the first multiplexer 470 to the address output unit 490. That is, when the first multiplexer 470 selects and outputs the output signal of the first pre-latching unit 430, the second multiplexer 480 selects the output signal of the second pre-latching unit 460. Output, and when the first multiplexer 470 selects and outputs an output signal of the second free latching unit 460, the second multiplexer 480 selects an output signal of the first pre-latching unit 430. To print.

도 5와 도 6은 도 4의 제1 및 제2 다중화부(470, 480)을 설명하기 위한 회로도이다. 여기서, '/CTR_MF'는 미러펑션 제어신호(CTR_MF)와 위상이 반대인 신호이다.5 and 6 are circuit diagrams for describing the first and second multiplexers 470 and 480 of FIG. 4. Here, '/ CTR_MF' is a signal whose phase is opposite to that of the mirror function control signal CTR_MF.

우선 도 5를 참조하면, 제1 다중화부(470)는 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)를 제1 출력신호(OUT<0>)로 전달하는 제1 전달부(TG1)와, 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)를 제1 출력신호(OUT<0>)로 전달하는 제2 전달부(TG2)를 구비할 수 있다. 여기서, 제1 출력신호(OUT<0>)는 어드레스 출력부(490, 도 4참조)의 제1 입력단으로 입력된다.First, referring to FIG. 5, the first multiplexer 470 may output an output signal LAT_A <0> of the first pre-latching unit 430 in response to the mirror function control signals CTR_MF and / CTR_MF. The output signal LAT_A <1> of the second pre-latching unit 460 is first generated in response to the first transfer unit TG1 and the mirror function control signals CTR_MF and / CTR_MF transmitted to (OUT <0>). The second transmission unit TG2 may be provided as a first output signal OUT <0>. Here, the first output signal OUT <0> is input to the first input terminal of the address output unit 490 (see FIG. 4).

예컨대, 미러 펑션 동작을 수행하지 않는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리 '로우(low)'가 되는 경우, 제1 전달부(TG1)가 턴 온(turn on)되고 제2 전달부(TG2)가 턴 오프(turn off)되어 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)가 제1 출력신호(OUT<0>)로 전달된다.For example, when the mirror function operation is not performed, that is, when the mirror function control signal CTR_MF becomes logic 'low', the first transfer unit TG1 is turned on and the second transfer unit is turned on. TG2 is turned off and the output signal LAT_A <0> of the first free latching unit 430 is transmitted to the first output signal OUT <0>.

반대로 미러 펑션 동작을 수행하는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리'하이(high)'가 되는 경우, 제1 전달부(TG1)가 턴 오프되고 제2 전달부(TG2)가 턴 온되어 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)가 제1 출력신호(OUT<0>)로 전달된다.On the contrary, when the mirror function operation is performed, that is, when the mirror function control signal CTR_MF becomes logic 'high', the first transfer unit TG1 is turned off and the second transfer unit TG2 is turned on. The output signal LAT_A <1> of the second free latching unit 460 is transmitted to the first output signal OUT <0>.

도 6을 참조하면, 제2 다중화부(480)는 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)를 제2 출력신호(OUT<1>)로 전달하는 제3 전달부(TG3)와, 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)를 제2 출력신호(OUT<1>)로 전달하는 제4 전달부(TG4)를 구비할 수 있다. 여기서, 제2 출력신호(OUT<1>)는 어드레스 출력부(490, 도 4참조)의 제2 입력단으로 입력된다.Referring to FIG. 6, in response to the mirror function control signals CTR_MF and / CTR_MF, the second multiplexer 480 may output the output signal LAT_A <1> of the second pre-latching unit 460 to the second output signal ( The output signal LAT_A <0> of the first pre-latching unit 430 is secondly received in response to the third transfer unit TG3 transmitted to OUT <1> and the mirror function control signals CTR_MF and / CTR_MF. The fourth transmission unit TG4 may be provided as an output signal OUT <1>. Here, the second output signal OUT <1> is input to the second input terminal of the address output unit 490 (see FIG. 4).

예컨대, 미러 펑션 동작을 수행하지 않는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리 '로우'가 되는 경우, 제3 전달부(TG3)가 턴 온되고 제4 전달부(TG4)가 턴 오프되어 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)가 제2 출력신호(OUT<1>)로 전달된다.For example, when the mirror function operation is not performed, that is, when the mirror function control signal CTR_MF becomes logic 'low', the third transfer unit TG3 is turned on and the fourth transfer unit TG4 is turned off. The output signal LAT_A <1> of the second free latching unit 460 is transmitted to the second output signal OUT <1>.

반대로 미러 펑션 동작을 수행하는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리'하이'가 되는 경우, 제3 전달부(TG3)가 턴 오프되고 제4 전달부(TG4)가 턴 온되어 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)가 제2 출력신호(OUT<1>)로 전달된다.In contrast, when the mirror function operation is performed, that is, when the mirror function control signal CTR_MF becomes logic 'high', the third transfer unit TG3 is turned off and the fourth transfer unit TG4 is turned on. The output signal LAT_A <0> of the pre-latching unit 430 is transmitted to the second output signal OUT <1>.

다시 도 4를 참조하면, 어드레스 출력부(490)의 제1 및 제2 입력단으로 전달된 제1 및 제2 출력신호(OUT<0>, OUT<1>)는 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력된다. 여기서, 'OUT_RA<0:1>' 최종 어드레스 신호는 메모리 칩의 로우(row) 동작시 해당하는 로우 디코더(도시되지 않음)로 전달되고, 'OUT_CA<0:1>' 최종 어드레스 신호는 메모리 칩의 컬럼(column) 동작시 해당하는 컬럼 디코더(도시되지 않음)로 전달된다.Referring back to FIG. 4, the first and second output signals OUT <0> and OUT <1> transmitted to the first and second input terminals of the address output unit 490 respond to the internal command signal CMD. Is output as the final address signal OUT_RA <0: 1> or OUT_CA <0: 1>. Here, the 'OUT_RA <0: 1>' final address signal is transmitted to the corresponding row decoder (not shown) during the row operation of the memory chip, and the 'OUT_CA <0: 1>' final address signal is the memory chip. When the column operation of the (column) of the operation is passed to the corresponding column decoder (not shown).

참고적으로, 내부명령신호(CMD)는 외부명령신호인 /RAS(Row Adderess Stobe), /CAS(Column Address Stobe), /WE(Write enable), /CS(Chip Select)를 디코딩(decoding)한 신호이다. 또한, 'OUT_RA<0:1>'은 로우 디코더로 전달되는 신호 이고, 'OUT_CA<0:1>'은 컬럼 디코더로 전달되는 신호이다.For reference, the internal command signal (CMD) decodes external command signals such as / RAS (Row Adderess Stobe), / CAS (Column Address Stobe), / WE (Write enable), and / CS (Chip Select). It is a signal. In addition, 'OUT_RA <0: 1>' is a signal delivered to the row decoder, and 'OUT_CA <0: 1>' is a signal delivered to the column decoder.

이하, 미러 펑션을 적용하지 않은 상황에서 도 4의 간단한 동작 설명을 하기로 한다.Hereinafter, a brief operation of FIG. 4 will be described in a situation where a mirror function is not applied.

'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되고, 제1 래칭부(420)에서 래칭된 후 제1 전송라인(PAS1)을 통해 출력된다. 제1 전송라인(PAS1)을 통해 전달된 신호는 제1 프리 래칭부(430)에서 래칭되고 제1 다중화부(470)를 거쳐 어드레스 출력부(490)의 제1 입력단으로 입력된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되고, 제2 래칭부(450)에서 래칭된 후 제2 전송라인(PAS2)을 통해 출력된다. 제2 전송라인(PAS2)을 통해 전달된 신호는 제2 프리 래칭부(460)에서 래칭되고 제2 다중화부(480)를 거쳐 어드레스 출력부(490)의 제2 입력단으로 입력된다. 한편, 어드레스 출력부(250)는 제1 및 제2 다중화부(470, 480)의 출력신호(OUT<0>, OUT<1>)를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.The address signal applied through the address pad 'A <0>' is buffered by the first buffering unit 410, latched by the first latching unit 420, and then output through the first transmission line PAS1. The signal transmitted through the first transmission line PAS1 is latched by the first pre-latching unit 430 and is input to the first input terminal of the address output unit 490 via the first multiplexing unit 470. The address signal applied through the address pad 'A <1>' is buffered by the second buffering unit 440, latched by the second latching unit 450, and then output through the second transmission line PAS2. . The signal transmitted through the second transmission line PAS2 is latched by the second free latching unit 460 and is input to the second input terminal of the address output unit 490 via the second multiplexing unit 480. Meanwhile, the address output unit 250 may output the output signals OUT <0> and OUT <1> of the first and second multiplexers 470 and 480 in response to the internal command signal CMD. <0: 1> or OUT_CA <0: 1>).

이어서, 미러 펑션을 적용한 상황에서 도 4의 간단한 동작 설명을 하기로 한다.Next, a brief operation of FIG. 4 will be described in a situation where a mirror function is applied.

'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되고, 제1 래칭부(420)에서 래칭된 후 제1 전송라인(PAS1)을 통해 출력된다. 제1 전송라인(PAS1)을 통해 전달된 신호는 제1 프리 래칭부(430)에서 래칭되고 제2 다중화부(480)를 거쳐 어드레스 출력부(490)의 제2 입력단으로 입력된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되고, 제2 래칭부(450)에서 래칭된 후 제2 전송라인(PAS2)을 통해 출력된다. 제2 전송라인(PAS2)을 통해 전달된 신호는 제2 프리 래칭부(460)에서 래칭되고 제1 다중화부(470)를 거쳐 어드레스 출력부(490)의 제1 입력단으로 입력된다. 한편, 어드레스 출력부(250)는 제1 및 제2 다중화부(470, 480)의 출력신호(OUT<0>, OUT<1>)를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.The address signal applied through the address pad 'A <0>' is buffered by the first buffering unit 410, latched by the first latching unit 420, and then output through the first transmission line PAS1. The signal transmitted through the first transmission line PAS1 is latched by the first pre-latching unit 430 and is input to the second input terminal of the address output unit 490 via the second multiplexer 480. The address signal applied through the address pad 'A <1>' is buffered by the second buffering unit 440, latched by the second latching unit 450, and then output through the second transmission line PAS2. . The signal transmitted through the second transmission line PAS2 is latched by the second free latching unit 460 and input to the first input terminal of the address output unit 490 via the first multiplexing unit 470. Meanwhile, the address output unit 250 may output the output signals OUT <0> and OUT <1> of the first and second multiplexers 470 and 480 in response to the internal command signal CMD. <0: 1> or OUT_CA <0: 1>).

도 7은 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)와 이에 대응하는 버퍼링부와, 래칭부가 배치되는 패드영역과 프리 래칭부와, 다중화부, 및 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도이다.7 illustrates a plurality of address pads A <0>, A <1>, A <2>, A <3>, A <4>, A <5>, A <6>, and A <7>. It is a block diagram for explaining the area | region in which the corresponding buffering part, the pad area in which a latching part is arrange | positioned, the pre latching part, the multiplexing part, and the address output part are arrange | positioned.

도 4와 도 7을 참조하면, 제1 블록(710)은 'A<0>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제2 블록(720)은 'A<1>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제3 블록(730)은 'A<2>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제4 블록(740)은 'A<3>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제5 블록(750)은 'A<4>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제6 블록(760)은 'A<5>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제7 블록(770)은 'A<6>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하며, 제8 블록(780)은 'A<7>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비한다.4 and 7, the first block 710 includes an address pad for 'A <0>', a buffering part, and a latching part, and the second block 720 is for 'A <1>'. An address pad, a buffering portion, and a latching portion, and the third block 730 includes an address pad for 'A <2>', a buffering portion, and a latching portion, and the fourth block 740 has an 'A < 3> 'address pad, buffering portion, and latching portion, and fifth block 750 includes' A <4>' address pad, buffering portion, and latching portion, and sixth block 760; Has an address pad for 'A <5>', a buffering portion and a latching portion, and a seventh block 770 has an address pad for 'A <6>', a buffering portion and a latching portion, and an eighth Block 780 has an address pad for 'A <7>', a buffering portion, and a latching portion.

본 발명에 따르면, 각각의 해당하는 버퍼링부, 및 래칭부는 해당하는 어드레 스 패드에 인접하게 배치되고, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780) 각각에서 출력된 8개의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하기 위한 프리 래칭부와 미러 펑션 동작을 위한 다중화부는 어드레스 출력부에 인접하게 배치된다. 때문에, 종래에 제1 및 제2 블록(310, 320 도 3참조), 제3 및 제4 블록(330, 340), 제5 및 제6 블록(350, 360), 제7 및 제8 블록(370, 380) 사이를 연결하는 배선을 제거할 수 있으며, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780)의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하는 것이 가능하다.According to the present invention, each corresponding buffering portion and latching portion are disposed adjacent to corresponding address pads and output from each of the first to eighth blocks 710, 720, 730, 740, 750, 760, 780. The pre-latching unit for minimizing the skew between the eight output signals BUS_A <0: 7> and the multiplexing unit for the mirror function operation are disposed adjacent to the address output unit. Therefore, conventionally, the first and second blocks 310 and 320 (see FIG. 3), the third and fourth blocks 330 and 340, the fifth and sixth blocks 350 and 360, and the seventh and eighth blocks ( The wiring connecting the 370 and 380 may be removed, and skew between the output signals BUS_A <0: 7> of the first to eighth blocks 710, 720, 730, 740, 750, 760, and 780 may be removed. It is possible to minimize.

전술한 바와 같이, 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780)의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하여 어드레스 출력부(490)에 입력되는 신호간의 마진을 충분히 확보할 수 있어서, 어드레스 출력부(490)의 보다 안정적인 동작을 확보할 수 있고, 패드영역에 배치되던 다수의 배선을 없앨 수 있어 칩 설계시 레이 아웃 부담을 줄여 줄 수 있다.As described above, the output signals BUS_A <0: 7> of the first to eighth blocks 710, 720, 730, 740, 750, 760, and 780 are disposed by efficiently disposing the components for the mirror function operation. By minimizing skew between the signals, the margin between the signals inputted to the address output unit 490 can be sufficiently secured, so that the stable operation of the address output unit 490 can be ensured, and the plurality of wires arranged in the pad area can be eliminated. This can reduce the layout burden on chip design.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.For example, the transistor illustrated in the above-described embodiment should be implemented in a different position and type depending on the polarity of the input signal.

또한, 전술한 실시예에서는 미러 펑션 동작을 수행하는데 있어서 어드레스가 입력되는 어드레스 패드의 경우를 일례로 들어 설명하였으나, 본 발명은 어드레스뿐만 아니라 데이터나 반도체 소자에 입력되는 이외 신호에 대응하는 패드의 경우에도 적용할 수 있다.In addition, in the above-described embodiment, an example of an address pad to which an address is input in performing a mirror function operation has been described as an example. However, the present invention relates to a pad corresponding to a signal other than an input as well as data or a semiconductor element. Applicable to

도 1은 두 개의 메모리 칩이 마주보게 연결되는 형태를 설명하기 위한 도면.1 is a view for explaining a form in which two memory chips are connected to face each other.

도 2는 도 1의 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드의 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도.FIG. 2 is a block diagram illustrating a configuration related to a mirror function operation of an address pad 'A <0>' and an address pad 'A <1>' of FIG. 1.

도 3은 도 1의 다수의 어드레스 패드가 배치되는 영역과 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도.FIG. 3 is a block diagram illustrating an area in which a plurality of address pads of FIG. 1 and an address output unit are arranged;

도 4는 본 발명에 따른 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도.4 is a block diagram illustrating a configuration related to a mirror function operation according to the present invention.

도 5와 도 6은 도 4의 제1 및 제2 다중화부을 설명하기 위한 회로도.5 and 6 are circuit diagrams for describing the first and second multiplexers of FIG. 4.

도 7은 다수의 어드레스 패드가 배치되는 영역과 프리 래칭부와, 다중화부, 및 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도.Fig. 7 is a block diagram for explaining an area in which a plurality of address pads are arranged, a prelatching part, a multiplexing part, and an address output part.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

410 : 제1 버퍼링부 420 : 제1 래칭부410: first buffering portion 420: first latching portion

430 : 제1 프리 래칭부 440 : 제2 버퍼링부430: first free latching unit 440: second buffering unit

450 : 제2 래칭부 460 : 제2 프리 래칭부450: second latching portion 460: second free latching portion

470 : 제1 다중화부 480 : 제2 다중화부470: first multiplexer 480: second multiplexer

490 : 어드레스 출력부490: address output unit

Claims (19)

제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단;First latching means for latching a first input signal applied through the first pad in response to an internal clock signal; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단;Second latching means for latching a second input signal applied through a second pad in response to the internal clock signal; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단;Output means for outputting a signal input through the first and second input terminals in response to an internal command signal; 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단;First pre-latching means for latching an output signal of the first latching means in response to a delay clock signal delayed a predetermined time from the internal clock signal; 상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단;Second free latching means for latching an output signal of the second latching means in response to the delay clock signal; 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및First multiplexing means for outputting one of the output signals of the first and second free latching means to the first input terminal in accordance with mirror function information; And 상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단Second multiplexing means for outputting one of the output signals of the first and second pre-latching means to the second input terminal according to the mirror function information 을 구비하는 반도체 소자.A semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 입력신호를 버퍼링하여 상기 제1 래칭수단에 전달하는 제1 버퍼링부와,A first buffering unit buffering the first input signal and transferring the first input signal to the first latching means; 상기 제2 입력신호를 버퍼링하여 상기 제2 래칭수단에 전달하는 제2 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 소자.And a second buffering unit for buffering the second input signal and transferring the second input signal to the second latching means. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 래칭수단은 상기 출력수단보다 상기 제1 패드에 인접하게 배치되고, 상기 제1 프리 래칭수단은 상기 제1 패드보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.And the first latching means is disposed closer to the first pad than the output means, and the first free latching means is disposed closer to the output means than the first pad. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 래칭수단은 상기 출력수단보다 상기 제2 패드에 인접하게 배치되고, 상기 제2 프리 래칭수단은 상기 제2 패드보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.And the second latching means is disposed closer to the second pad than the output means, and the second free latching means is disposed closer to the output means than the second pad. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 다중화수단은,The first multiplexing means, 상기 미러 펑션 정보에 따라 상기 제1 프리 래칭수단의 출력신호를 상기 제1 입력단으로 전달하는 제1 전달부와,A first transfer unit transferring an output signal of the first pre-latching means to the first input terminal according to the mirror function information; 상기 미러 펑션 정보에 따라 상기 제2 프리 래칭수단의 출력신호를 상기 제1 입력단으로 전달하는 제2 전달부를 구비하는 것을 특징으로 하는 반도체 소자.And a second transfer unit configured to transfer an output signal of the second pre-latching means to the first input terminal according to the mirror function information. 제5항에 있어서,The method of claim 5, 상기 제1 전달부의 활성화 구간에서 상기 제2 전달부는 비활성화 구간을 갖고, 상기 제2 전달부의 활성화 구간에서 상기 제1 전달부는 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.And the second transfer unit has an inactivation period in the activation period of the first transfer unit, and the first transfer unit has an inactivation period in the activation period of the second transfer unit. 제5항에 있어서,The method of claim 5, 상기 제2 다중화수단은,The second multiplexing means, 상기 미러 펑션 정보에 따라 상기 제1 프리 래칭수단의 출력신호를 상기 제2 입력단으로 전달하는 제3 전달부와,A third transfer unit configured to transfer an output signal of the first pre-latching means to the second input terminal according to the mirror function information; 상기 미러 펑션 정보에 따라 상기 제2 프리 래칭수단의 출력신호를 상기 제2 입력단으로 전달하는 제4 전달부를 구비하는 것을 특징으로 하는 반도체 소자.And a fourth transfer unit configured to transfer an output signal of the second pre-latching means to the second input terminal in accordance with the mirror function information. 제7항에 있어서,The method of claim 7, wherein 상기 제3 전달부의 활성화 구간에서 상기 제4 전달부는 비활성화 구간을 갖고, 상기 제4 전달부의 활성화 구간에서 상기 제3 전달부는 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.And the fourth transfer unit has an inactivation period in the activation period of the third transfer unit, and the third transfer unit has an inactivation period in the activation period of the fourth transfer unit. 제7항에 있어서,The method of claim 7, wherein 상기 제1 전달부와 상기 제4 전달부는 동일한 활성화 구간과 비활성화 구간을 갖고, 상기 제2 전달부와 상기 제3 전달부는 동일한 활성화 구간과 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.And the first transfer unit and the fourth transfer unit have the same activation period and the deactivation period, and the second transfer unit and the third transfer unit have the same activation period and the deactivation period. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 지연클럭신호는 상기 제1 및 제2 입력신호에 대응하는 상기 내부클럭신호의 활성화 시점과 다음 제1 및 제2 입력신호에 대응하는 내부클럭신호의 활성화 시점 사이에 활성화 시점을 가지는 것을 특징으로 하는 반도체 소자.The delay clock signal has an activation time point between an activation time point of the internal clock signal corresponding to the first and second input signals and an activation time point of an internal clock signal corresponding to the next first and second input signals. Semiconductor device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 및 제2 입력신호는 어드레스 신호인 것을 특징으로 하는 반도체 소 자.And the first and second input signals are address signals. 제11항에 있어서,The method of claim 11, 상기 어드레스 신호에 대응하는 상기 출력수단의 출력신호를 입력받아 디코딩하여 로우 또는 컬럼 어드레스 신호를 출력하는 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 소자.And an address decoder which receives and decodes an output signal of the output means corresponding to the address signal and outputs a row or column address signal. 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하고 제1 전송라인을 통해 출력하는 제1 래칭수단;First latching means for latching the first input signal applied through the first pad in response to the internal clock signal and outputting the first input signal through the first transmission line; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하고 제2 전송라인을 통해 출력하는 제2 래칭수단;Second latching means for latching a second input signal applied through a second pad in response to the internal clock signal and outputting the second input signal through a second transmission line; 상기 제1 및 제2 전송라인의 스큐 특성을 보상하기 위한 스큐보상수단;Skew compensation means for compensating skew characteristics of the first and second transmission lines; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단;Output means for outputting a signal input through the first and second input terminals in response to an internal command signal; 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및First multiplexing means for outputting any one of output signals of the skew compensation means corresponding to the first and second transmission lines to the first input terminal according to mirror function information; And 상기 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스 큐보상수단의 출력신호 중 어느 하나를 상기 제2 출력단으로 입력하는 제2 다중화수단Second multiplexing means for inputting one of the output signals of the skew compensating means corresponding to the first and second transmission lines to the second output terminal according to the mirror function information 을 구비하는 반도체 소자.A semiconductor device comprising a. 제13항에 있어서,The method of claim 13, 상기 제1 입력신호를 버퍼링하여 상기 제1 래칭수단에 전달하는 제1 버퍼링부와,A first buffering unit buffering the first input signal and transferring the first input signal to the first latching means; 상기 제2 입력신호를 버퍼링하여 상기 제2 래칭수단에 전달하는 제2 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 소자.And a second buffering unit for buffering the second input signal and transferring the second input signal to the second latching means. 제13항 또는 제14항에 있어서,The method according to claim 13 or 14, 상기 제1 및 제2 래칭수단 각각은 상기 출력수단보다 패드영역에 인접하게 배치되고, 상기 스큐보상수단은 상기 패드영역보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.And each of the first and second latching means is disposed closer to the pad region than the output means, and the skew compensating means is disposed closer to the output means than the pad region. 제13항 또는 제14항에 있어서,The method according to claim 13 or 14, 상기 스큐보상수단은 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호 에 응답하여 상기 제1 및 제2 전송라인에 인가된 신호를 래칭하는 것을 특징으로 하는 반도체 소자.And the skew compensating means latches signals applied to the first and second transmission lines in response to a delay clock signal delayed by a predetermined time from the internal clock signal. 제16항에 있어서,The method of claim 16, 상기 지연클럭신호는 상기 제1 및 제2 입력신호에 대응하는 상기 내부클럭신호의 활성화 시점과 다음 제1 및 제2 입력신호에 대응하는 내부클럭신호의 활성화 시점 사이에 활성화 시점을 가지는 것을 특징으로 하는 반도체 소자.The delay clock signal has an activation time point between an activation time point of the internal clock signal corresponding to the first and second input signals and an activation time point of an internal clock signal corresponding to the next first and second input signals. Semiconductor device. 제13항 또는 제14항에 있어서,The method according to claim 13 or 14, 상기 제1 및 제2 입력신호는 어드레스 신호인 것을 특징으로 하는 반도체 소자.And the first and second input signals are address signals. 제18항에 있어서,The method of claim 18, 상기 어드레스 신호에 대응하는 상기 출력수단의 출력신호를 입력받아 디코딩하여 로우 또는 컬럼 어드레스 신호를 출력하는 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 소자.And an address decoder which receives and decodes an output signal of the output means corresponding to the address signal and outputs a row or column address signal.
KR1020070138017A 2007-12-26 2007-12-26 Semiconductor device and operation method thereof KR100899568B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070138017A KR100899568B1 (en) 2007-12-26 2007-12-26 Semiconductor device and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070138017A KR100899568B1 (en) 2007-12-26 2007-12-26 Semiconductor device and operation method thereof

Publications (1)

Publication Number Publication Date
KR100899568B1 true KR100899568B1 (en) 2009-05-27

Family

ID=40862514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070138017A KR100899568B1 (en) 2007-12-26 2007-12-26 Semiconductor device and operation method thereof

Country Status (1)

Country Link
KR (1) KR100899568B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020043987A (en) * 2000-08-24 2002-06-12 하이 커넥터 덴서티, 인코포레이티드 High capacity memory module with higher density and improved manufacturability
KR20030046715A (en) * 2001-12-06 2003-06-18 삼성전자주식회사 Semiconductor integrated circuit devices and modules with the same
KR20050012933A (en) * 2003-07-25 2005-02-02 삼성전자주식회사 Mode register setting method for implementing mirror package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020043987A (en) * 2000-08-24 2002-06-12 하이 커넥터 덴서티, 인코포레이티드 High capacity memory module with higher density and improved manufacturability
KR20030046715A (en) * 2001-12-06 2003-06-18 삼성전자주식회사 Semiconductor integrated circuit devices and modules with the same
KR20050012933A (en) * 2003-07-25 2005-02-02 삼성전자주식회사 Mode register setting method for implementing mirror package

Similar Documents

Publication Publication Date Title
US6411539B2 (en) Memory system
KR100357676B1 (en) A semiconductor memory device
KR100319415B1 (en) Lsi device with memory and logics mounted thereon
US6396766B1 (en) Semiconductor memory architecture for minimizing input/output data paths
US7394718B2 (en) Semiconductor memory device having a global data bus
US6847576B2 (en) Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices
JP2001256772A (en) Memory module
KR100375147B1 (en) Circuit module
US7539826B2 (en) System, device, and method for improved mirror mode operation of a semiconductor memory device
JP3623762B2 (en) Semiconductor device
JP4327699B2 (en) Multichip package and IC chip
US9152594B2 (en) Semiconductor memory device for high speed reading and writing
KR100297735B1 (en) Semiconductor memory device having effective arrangement of fuction blocks
KR100899568B1 (en) Semiconductor device and operation method thereof
KR100550643B1 (en) Semiconductor memory device
JP2003271538A (en) Memory system using directional coupler for address
KR100355240B1 (en) Two sides memory module sharing clock signal and wiring method thereof
US6532179B2 (en) Input signal receiving circuit for semiconductor integrated circuit
JP2008071474A (en) Boosted clock circuit for semiconductor memory
US9396773B2 (en) Semiconductor device
GB2348317A (en) An arrangement of data input/output circuits for use in a semiconductor memory device
KR100903381B1 (en) Semiconductor memory device and method for driving the same
US20210103533A1 (en) Memory system and memory chip
JP2005332407A (en) Method, apparatus and system for semiconductor memory device in improved mirror mode action
JP2013218767A (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee