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KR100896167B1 - 전자 표시장치 - Google Patents

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KR100896167B1
KR100896167B1 KR1020087019325A KR20087019325A KR100896167B1 KR 100896167 B1 KR100896167 B1 KR 100896167B1 KR 1020087019325 A KR1020087019325 A KR 1020087019325A KR 20087019325 A KR20087019325 A KR 20087019325A KR 100896167 B1 KR100896167 B1 KR 100896167B1
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electrode
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tft
source
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KR1020087019325A
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카를 알 애먼슨
위 천
케빈 엘 데니스
파울 에스 드자익
피터 티 카즐라스
앤드류 피 릿나워
Original Assignee
이 잉크 코포레이션
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Publication date
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Abstract

박막 트랜지스터 (200) 는 제 1 게이트 전극 에지 및 상기 제 1 게이트 전극 에지와 마주보는 제 2 게이트 전극 에지를 갖는 게이트 전극 (206A, 206B) 을 포함한다. 또한, TFT 는 제 1 게이트 전극 에지를 오버랩하는 제 1 드레인 전극 에지 및 제 2 게이트 전극 에지를 오버랩하는 제 2 드레인 전극 에지를 갖는 드레인 전극 (212) 을 포함한다. 표시장치에 사용되는 다이오드 어레이를 제조하기 위한 방법은 기판에 인접하게 도전층을 증착하고, 기판에 인접하게 도핑된 반도체층을 증착하고, 기판에 인접하게 비도핑된 반도체층을 증착하는 것을 포함한다. 표시장치 화소 유닛은 화소 전극과 소스 라인 사이의 감소된 용량성 커플링을 제공한다. 그 유닛은 트랜지스터, 화소 전극, 및 소스 라인을 포함한다. 소스 라인은 트랜지스터용 소스를 제공하는 연장을 포함한다. 패턴된 도전성 부분은 소스 라인에 인접하게 배치된다. 다른 표시장치 화소 유닛은 감소된 화소 전극 전압 시프트 (voltage shift) 를 제공한다. 그 유닛은 트랜지스터, 화소 전극, 소스 라인, 및 밸런스 라인을 포함한다. 본 발명은 또한 그러한 밸런스 라인이 제공된 표시장치를 드라이빙하기 위한 드라이버를 제공한다.
용량성 커플링, 전압 시프트, 전기영동 표시장치, 기생 전압

Description

전자 표시장치{ELECTRONIC DISPLAYS}
본 발명은 전기-광학 (전자) 표시장치용 백플레인에 관한 것이다. 본 발명은 또한 그러한 백플레인에 사용하기 위한 비선형 장치에서의 어떤 개선 및 그러한 비선형 장치를 형성하기 위한 프로세스에 관한 것이다. 끝으로, 본 발명은 또한 그러한 백플레인과 함께 사용하기 위한 드라이버들에 관한 것이다.
"전기-광학"이란 용어는, 재료 또는 표시장치에 적용되는 경우에, 여기서는 영상분야에서 적어도 한가지 광학 성질에 있어서 상이한 제 1 및 제 2 표시상태를 가지며, 그 재료에 전기장이 인가되면 제 1 표시상태로부터 제 2 표시상태로 변화하는 재료를 언급하기 위한 종래의 의미로 사용되었다. 광학 성질은 통상적으로 육안으로 인지가능한 컬러이지만, 기계 판독 (machine reading) 용 표시장치의 경우에 광투과, 반사율, 발광 (luminescence), 또는 가시 영역 밖의 전자기 파장의 반사율 변화의 관점에서 의사-컬러 (pseudo-color) 등과 같은 광학적 성질이 될 수 있다.
"그레이 상태"란 용어는 영상 분야에서 화소의 양극단의 광학 상태를 매개하는 상태를 언급하기 위한 종래의 의미로 사용되었으며, 이들 양극단 사이에서 흑- 백의 변이를 내포할 필요는 없다. 예를 들어, 다수의 특허 및 공개된 출원이, 양극단의 상태가 화이트와 진한 블루이어서 중간 "그레이 상태"가 사실상 연한 블루인 다음의 전기영동 (electrophoretic) 표시장치들을 언급하였다. 사실상, 전술한 바와 같이, 양극단 상태간의 전이는 전혀 컬러 변화일 필요는 없다.
"쌍안정의 (bistable)" 및 "쌍안정성 (bistability)"이란 용어는 그 분야에서 적어도 한가지 광학 성질에 있어서 상이한 제 1 및 제 2 표시상태를 갖는 표시장치 소자들을 포함하며, 일정 듀레이션의 펄스를 어드레스함으로써 주어진 소자가 그것의 제 1 표시상태 또는 제 2 표시 상태 중의 하나를 취하도록 드라이빙되고 펄스 어드레싱의 종료 이후에 그 상태가 표시장치 소자의 상태를 변화시키기 위해 필요한 펄스 어드레싱의 최소 듀레이션의 적어도 여러 배, 예를 들어 4배 동안 지속하는 표시장치를 언급하기 위한 그들의 종래 의미로 사용되었다. 공개된 미국 특허 출원 제 2002/0180687호에는, 그레이 스케일이 그것의 양극단인 흑과 백 상태일 때뿐만이 아니라 그것의 중간 그레이 상태에서도 안정적인 능력이 있는 일정한 입자-기반 (particle-based) 전기영동 표시장치가 개시되어 있으며, 전기-광학 표시장치의 일정한 다른 형태에서도 그러하다. 여기서, "쌍안정"이란 용어는 편의상 쌍안정 표시장치 및 멀티-안정 표시장치 양자를 포괄하기 위해서 사용될 수 있지만, 이런 형태의 표시장치는 엄밀히, 쌍안정보다는 "멀티-안정"이라고 불린다.
전기-광학 표시장치의 여러 형태가 알려져 있다. 전기-광학 표시장치의 한 유형으로는 예를 들어, 미국 특허 5,808,783; 5,777,782; 5,760,761; 6,054,071; 6,055,091; 6,097,531; 6,128,124; 6,137,467; 및 6,147,791호에 기재 된 바와 같은 회전 이색성 멤버형 (ratating bichromal member type) (비록 이런 유형의 표시장치가 종종 "회전 이색성 볼 (rotating bichromal ball)" 표시장치라고 불리지만, 전술된 특허 일부에서는 회전 멤버가 구형이 아닌 것들이 있기 때문에 "회전 이색성 멤버"란 용어가 더 정확하여 선호된다) 이다. 이런 표시장치는 상이한 광학 성질을 갖는 2개 이상의 부분을 갖는 다수의 (통상적으로 구형 또는 원통형의) 작은 바디들과 1개의 내부 쌍극자를 사용한다. 이들 바디들은 매트릭스내의 액체-충전 공포 (liquid-filled vacuole) 안에서 서프펜드되어 있으며, 공포는 액체로 충전되어 있어서 바디들이 회전하는 것이 자유롭다. 거기에 전기장을 인가하고 이에 따라 바디들을 다양한 위치로 회전시키고, 표시화면을 통하여 보이는 바디의 부분들을 변화시킴으로써 표시장치의 외관이 변화된다. 이런 전기-광학 매체의 형태는 통상적으로 쌍안정적이다.
전기-광학 표시장치의 다른 형태는, 일렉트로크로믹 (electrochromic) 매체, 예를 들어, 적어도 부분적으로 반도체 금속 산화물로 형성된 전극과 그 전극에 부착되어 원상회복가능한 (reversible) 색깔 변화 능력이 있는 다수의 염료 분자들을 포함하는 나노크로믹막 (nanochromic film) 의 형태의 일렉트로크로믹 매체를 사용하며, 예를 들어, 1991년 Nature지 353, 737의 O'Regan, B.,et al,과 Wood, D., Information Disply, 18(3), 24 (2002년 3월) 을 참조하라. 또한, Bach, U., et al., Adv. Mater., 2002, 14(11), 845를 참조하라. 또한, 예를 들어, 미국 특허 제 6,301,038호 및 국제출원 공개 번호 WO 01/27690, 및 동시계류중인 2003년 3월 18일자 출원의 미국 출원 번호 10/249,128호에 이런 형태의 나노크로믹막이 개 시되어 있다. 또한, 이런 형태의 매체는 통상적으로 쌍안정적이다.
다년간 중점적인 연구 및 개발의 주제가 되어온 다른 형태의 전기-광학 표시장치는 전기장의 영향하에서 복수의 대전된 입자가 서스펜딩 유동체 (fluid) 를 통하여 이동하는 입자-기반 전기영동 표시장치이다. 전기영동 표시장치는 액정 표시장치와 비교할 때, 우수한 휘도 및 콘트라스트 (contrast), 넓은 시야각, 상태 쌍안정성, 및 낮은 전력 소모의 특성을 가질 수 있다. 그럼에도 불구하고, 이런 표시장치의 장기간 화상 품질에 관한 문제는 그것이 널리 사용되는 것을 방해하여 왔다. 예를 들어, 전기영동 표시장치를 구성하는 입자들은 침전 (settle) 하려는 성향이 있어, 이들 표시장치의 사용-수명 (service-life) 에 부적절함을 야기한다.
Massachusetts Institute of Technology (MIT) 및 E Ink Corporation 에 양도되거나 그 이름으로 된 캡슐화된 전기영동 매체를 기술하는 다수의 특허와 출원이 최근에 공개되었다. 그러한 캡슐화된 매체는, 그자신 각각이 액체 서스펜션 매체 안에 서스펜드되어 있는 전기영동적으로 이동하는 입자들을 수용하는 내부 페이즈를 포함하는 다수의 작은 캡슐과, 그 내부 페이즈를 둘러싸는 캡슐 벽을 포함한다. 통상적으로, 캡슐 자체는 두개의 전극 사이에 위치된 코히어런트층 (coherent layer) 을 형성하기 위해 폴리머형 바인더 (polymeric binder) 안에서 유지된다. 예를 들어, 미국 특허 5,930,026; 5,961,804; 6,017,584; 6,067,185; 6,118,426; 6,120,588; 6,120,839; 6,124,851; 6,130,773; 6,130,774; 6,172,798; 6,177,921; 6,232,950; 6,249,721; 6,252,564; 6,262,706; 6,262,833; 6,300,932; 6,312,304; 6,312,971; 6,323,989; 6,327,072; 6,376,828; 6,377,387; 6,392,785; 6,392,786; 6,413,790; 6,422,687; 6,445,374; 6,445,489; 6,459,418; 6,473,072; 6,480,182; 6,498,114; 6,504,524; 6,506,438; 6,512,354; 6,515,649; 6,518,949; 6,521,489; 6,531,997; 6,535,197; 6,538,801 및 6,545,291호, 및 미국 출원 공개번호 2002/0019081; 2002/0021270; 2002/0053900; 2002/0060321; 2002/0063661; 2002/0063677; 2002/0090980; 2002/0106847; 2002/0113770; 2002/0130832; 2002/0131147; 2002/0145792; 2002/0154382; 2002/0171910; 2002/0180687; 2002/0180688; 2002/0185378; 2003/0011560; 2003/0011867; 2003/0011868; 2003/0020844; 2003/0025855; 2003/0034949; 2003/0038755 및 2003/0053189, 및 국제출원 공개번호 WO 99/67678; WO 00/05704; WO 00/20922; WO 00/26761; WO 00/38000; WO 00/38001; WO 00/36560; WO 00/67110; WO 00/67327; WO 01/07961 및 WO 01/08241 에 이런 형태의 캡슐화된 매체가 개시되어 있다.
전술한 많은 특허 및 출원은, 예를 들어, 전술한 2002/0131147을 참고하면, 캡슐화된 전기영동 매체 내의 개별 마이크로캡슐을 둘러싼 벽이 연속 페이즈에 의해 교체될 수 있고, 따라서 전기영동 매체가 전기영동 유동체의 복수의 개별 방울 (droplet) 및 폴리머형 재료의 연속 페이즈를 포함하는 소위 폴리머-분산형 (polymer-dispersed) 전기영동 표시장치를 생성한다는 사실, 및 그런 폴리머-분산형 전기영동 표시장치내 전기영동 유동체의 개별 방울들이, 개별 캡슐 박막 (membrane) 이 각각 개별 방울과 연관되지 않은 경우에도, 캡슐 또는 마이크로캡슐로서 간주될 수도 있다는 사실을 인식하고 있다. 따라서, 본 출원의 목적들을 위하여 그러한 폴리머-분산형 전기영동 매체는 캡슐화된 전기영동 매체의 서브-종들로서 간주된다.
캡슐화된 전기영동 표시장치는 통상적으로 종래 전기영동 디바이스들의 클러스터링 (clustering) 및 세틀링 실패 모드 (settling failure mode) 를 겪지 않으며, 유연하거나 강인한 다양한 종류의 기판 상에 디스플레이를 프린트하거나 코트하기 위한 능력과 같은 보다 많은 장점을 제공한다. ("프린팅"이란 단어의 사용은 제한 없이, 패치 다이 코팅 (patch die coating), 슬롯 또는 분출 코팅 (slot or extrusion), 슬라이드 또는 캐스캐이드 코팅, 커튼 코팅과 같은 프리-메터드 (pre-metered) 코팅; 나이프 오버 롤 코팅 (knife over roll coating), 포워드 및 리버스 롤 코팅 (forward and reverse roll coating) 과 같은 롤 코팅; 그라비어 코팅 (gravure coating); 딥 코팅 (dip coating); 스프레이 코팅; 매니스커스 코팅 (meniscus coating); 스핀 코팅; 브러시 코팅; 에어 나이프 코팅 (air knife coating); 실크 스크린 프린팅 프로세스; 정전기 프린팅 프로세스; 열 프린팅 프로세스; 잉크젯 프린팅 프로세스; 및 다른 유사한 기술들을 포함하여 프린팅과 코팅의 모든 형태를 포함하는 것으로 의도된다.) 따라서, 결과적인 표시장치는 융통성이 있다. 또한, 표시장치 매체가 (다양한 방법을 사용하여) 프린트될 수 있기 때문에, 표시장치 자체는 저가로 생산될 수 있다.
전기영동 표시장치의 관련 형태는 소위 "마이크로셀 전기영동 표시장치"이 다. 마이크로셀 전기영동 표시장치에서, 대전된 입자 및 서스펜딩 유동체는 마이크로캡슐 내부에 캡슐화되지 않고, 대신 통상적으로 폴리머형 막인 캐리어 매체 안에 형성된 복수의 캐버티 (cavity) 내에 유지되어 있다. 예를 들어, Sipix Imaging, Inc.에 양도된 국제 출원 공개번호 WO 02/01281 및 미국 특허 출원 번호 2002-0075556호를 참조하라.
전술한 전기-광학 표시장치의 형태는 전술한 특허 및 출원 중 일부에 개시한 바와 같이, 그런 표시장치가 전기-광학 매체가 광투과를 조절하도록 사용되어 그 표시장치가 투과 모드에서 작동하는 "셔터 모드 (shutter mode)" 에서 작동될 수 있지만, 쌍안정적이며, 통상적으로 반사형 모드로 사용된다. 물론, 폴리머-분산형 액정을 포함하는 액정은 또한 전기-광학 매체이지만, 통상적으로 쌍안정적이 아니며, 투과모드로 작동한다. 다른 실시형태가 반사형 및 투과형 표시장치 양자와 함께 사용될 수 있음에 반하여, 다음의 본 발명의 어떤 실시형태는 종래의 액정 표시장치를 포함하여 반사형 표시장치와 함께 사용하는 것으로 한정되었다.
*표시장치가 반사형이든 투과형이든, 또는 사용된 전기-광학 매체가 쌍안정적이든 아니든, 고해상도의 표시장치를 얻기 위하여 표시장치의 개별 화소들은 인접한 화소로부터의 간섭없이 어드레스될 수 있어야 한다. 이런 목적을 달성하는 방법은 "액티브 매트릭스" 표시장치를 생산하기 위하여, 각각의 화소와 연관된 적어도 하나의 비선형 소자를 트랜지스터 또는 다이오드와 같은 비선형 소자의 어레이에 제공하는 것이다. 하나의 화소를 어드레스하는 화소 전극 또는 어드레 싱이 연관된 비선형 소자를 통해 적절한 전압원에 접속된다. 통상적으로, 비선형 소자가 트랜지스터인 경우, 비록 그것이 본질적으로 임의적이고 화소 전극은 트랜지스터의 소스에 접속될 수 있지만, 화소 전극은 트랜지스터의 드레인에 접속되고 이러한 배열이 아래 설명에서 가정될 것이다. 통상적으로, 고해상도 어레이에서, 화소들은 2차원의 행렬 어레이 내에 배열되고, 그 결과 어떤 특정 화소는 특정 행 및 특정 열의 교점에 의해 고유하게 정의된다. 각 열의 모든 트랜지스터의 소스는 단일 열 전극에 접속되고, 각 행의 모든 트랜지스터의 게이트는 단일 행 전극에 접속되며, 다시 행들의 소스 및 열들의 게이트의 정렬은 종래와 같지만, 본질적으로 임의적이며, 원한다면 역으로 될 수 있다. 행 전극들은 행 드라이버에 접속되고, 이것은 본질적으로 주어진 임의의 시점에 단지 하나의 행만이 선택됨을, 즉, 선택된 행 전극에 선택된 행의 모든 트랜지스터가 도전성이 되도록 보장하는 전압이 인가되고, 반면에 다른 행에는 이들 선택되지 않은 행들의 모든 트랜지스터들이 비도전성으로 유지되도록 보장하는 전압이 인가되는 것을 보장한다. 열 전극은 열 드라이버에 접속되어, 이것은 다양한 열 전극 전압을 선택된 것으로 정하여 선택된 행의 화소들을 그들의 요구되는 광학 상태로 드라이빙하도록 한다. (전술한 전압은 통상적으로 비선형 어레이로부터 전기-광학 매체의 반대측에 제공되며 전 표시장치를 통해 연장하는 공통 전방 전극과 관련 있다). "라인 어드레스 타임"으로 알려진 선정된 인터벌 이후에, 그 선택된 행은 선택 해제되며, 다음 행이 선택되고, 열 드라이버상의 전압은 변화되어 디스플레이의 다음 라인이 기입된다. 이러한 과정이 반복되어, 전체 디스플레이가 한 행씩 기입된다.
액티브 매트리스 표시장치를 제조하기 위한 프로세스는 잘 확립되어 있다. 예를 들어, 박막 트랜지스터는 다양한 증착 및 포토리소그래피 기술을 이용하여 제조될 수 있다. 트랜지스터는 게이트 전극, 절연 유전층, 반도체층, 및 소스 전극 및 드레인 전극을 포함한다. 게이트 전극에의 전압 인가는 유전층에 전기장을 제공하고, 이는 반도체층의 소스-드레인간 도전성을 급격히 증가시킨다. 이런 변화는 소스 전극과 드레인 전극 사이의 전기 도전을 허락한다. 통상적으로, 게이트 전극, 소스 전극 및 드레인 전극은 패턴되어 있다. 일반적으로, 인접한 회로소자간 스트레이 (stray) 도전 (즉, 크로스-토크) 을 최소화하기 위하여, 반도체층 또한 패턴되어 있다.
액정 표시장치는 일반적으로 무정형 규소 ("a-Si"), 박막 트랜지스터들 ("TFT's") 을 표시장치 화소용 스위칭 디바이스로서 채용한다. 이러한 TFT's는 통상적으로 바텀-게이트 (bottom-gate) 구성을 갖는다. 하나의 화소 안에서, 박막 커패시터는 통상적으로 TFT를 스위칭함으로써 전달된 전하를 유지한다. 비록 액정 표시장치내에서의 기능과 커패시터들의 기능이 다소 다르지만, 전기영동 표시장치는 커패시터들과 함께 유사한 TFT's를 사용할 수 있으며, 동시계류중인 미국 출원 일련 번호 09/565,413 및 미국 공개번호 2002/0106847 및 2002/0060321호를 참조하라. 박막 트랜지스터는 고성능을 제공하도록 제조될 수 있다. 그러나, 제조 프로세스는 상당한 비용을 초래할 수 있다.
TFT 어드레싱 어레이에서, 라인 어드레스 타임동안 TFT's를 통하여 화소 전극들이 대전된다. 라인 어드레스 타임동안, 인가된 게이트 전압을 변화시킴으 로써, TFT가 도전 상태로 스위칭된다. 예를 들어, n-형 TFT의 경우, TFT를 도전 상태로 스위칭하기 위해서는 게이트 전압이 "하이" 상태로 스위칭된다.
바람직하지 않게도, TFT 채널이 공핍되도록 하기 위하여 선택된 라인 전압이 변화하는 때에, 화소 전극이 통상적으로 전압 시프트를 나타낸다. 화소 전극 전압 시프트는 화소 전극과 TFT 게이트 전극 사이의 커패시턴스 때문에 발생한다. 전압 시프트는,
Figure 112008056589601-pat00001
과 같이 나타낼 수 있으며, 여기서, Cgp는 게이트-화소 커패시턴스이고, Cp는 화소 커패시턴스, Cs는 저장 커패시턴스, 및 △는 TFT가 사실상 공핍인 경우에 게이트 전압 시프트의 프랙션 (fraction) 이다. 이 전압 시프트는 종종 "게이트 피드스루 (gate feedthrough)" 라고 불린다.
게이트 피드스루는 상부 평면 전압 (공통 전방 전극에 인가될 전압) 을 △Vp 만큼 시프트함으로써 보상될 수 있다. 그러나, Cgp가 화소마다 변화하여 △Vp 가 화소마다 변화하기 때문에 복잡함이 야기된다. 따라서, 상부 평면이 평균 화소 전압 시프트를 보상하기 위하여 시프트되는 경우에도 전압 바이어스가 지속될 수 있다. 그 전압 바이어스는 전기-광학 매체를 저하시키는 동시에, 화소들의 광학 상태에 오류를 유발시킬 수 있다.
예를 들어, TFT의 게이트 및 소스-드레인 레벨들을 형성하는데 사용되는 두 개의 도전층들 사이의 오정렬; 게이트 유전체 두께 변화; 및 라인 에치의 변화, 즉 라인 폭 오류에 의해, Cgp에 변동이 생긴다.
드레인 전극을 완전히 오버랩하는 게이트 전극을 사용함으로써, 잘못 레지스터된 (mis-resistered) 도전층에 대해 일부 허용오차가 획득될 수 있다. 그러나, 이런 기술은 큰 게이트-화소 커패시턴스를 야기할 수 있다. 큰 게이트-화소 커패시턴스는 그것이 선택 라인 전압 레벨 중 하나에 큰 보상을 필요하게 할 수 있으므로, 바람직하지 않다. 또한, 현존 어드레싱 구조는, 예를 들어 게이트-화소 커패시턴스의 화소간 변화에 기인하여, 의도하지 않은 바이어스 전압을 생성할 수 있다. 그러한 전압은 어떤 전기-광학 매체에, 특히 장기간동안 그것이 존재하는 경우, 불리한 효과를 만들 수 있다.
제 1 태양에서, 본 발명은 초과 게이트-화소 커패시턴스를 도입하지 않는 레지스트레이션-허용 트랜지스터 (registration-tolerant transistor) 디자인을 제공하고자 한다.
많은 전자 디바이스 장치에서, 단순한 저비용 제조 방법이 보다 바람직하며, 제 2 태양에서 본 발명은 다이오드 매트릭스 어레이의 제조를 위한 단순한, 저비용 방법을 제공하고자 한다.
본 발명의 다른 태양은 감소된 소스 라인 커플링을 갖는 백플레인 디자인과 관련 있다. 이미 언급한 바와 같이, 액티브 매트릭스 디스플레이는 표시장치의 액티브 영역 (즉, 화상이 형성되는 영역) 을 횡단하는 ("선택 라인"으로도 알려진) 행 전극들과 ("소스 라인"으로도 알려진) 열 전극들을 가지고 있다. 대부분의 투과형 TFT-계 백플레인에서, 소스 라인과 선택 라인은 화소 전극의 행렬간 영역내의 액티브 영역을 횡단한다. 이들 소스 라인과 선택 라인에 의해 방출된 전계 라인들은 전기-광학 매체 층을 통하여 뻗어 나간다. 이들 전계 라인들은, 표시장치의 표시화면 상의 광 차단 패턴 마스크에 의해 통상적으로 관찰자에게는 보이지 않는 바람직하지 않은 광학 시프트들을 야기한다.
그러나, 통상적으로 반사형 표시장치에서는, 화소들간의 좁은 갭들을 제외한 액티브 영역을 화소 전극들이 채우고 있다. 소스 라인들과 선택 라인들은 화소 전극들 아래로 뻗어 나가고, 하나 이상의 유전층에 의하여 화소 전극들로부터 분리되어 있다. 이것은 "필드-보호 화소 (field-shielded pixel)" 백플레인 디자인으로 언급될 수도 있다. 이러한 디자인에서, 소스 라인들과 선택 라인들로부터의 매우 적은 전계 라인이 전기-광학 매체 층에 도달하고, 대신에, 이들 전계 라인의 대부분은 화소 전극에서 끝난다. 따라서, 전기-광학 매체 층은 간섭 화소 전극으로 인해, 소스 라인들과 선택 라인들로부터 발산하는 전계 라인들로부터 거의 완벽하게 보호되며, 이로써, 이들 전계 라인이 야기할 수도 있는 바람직하지 않은 광학 시프트를 회피한다. 이것은 바람직한 정렬이며, 특히 이것은 광차단 패턴 마스크를 표시장치의 전방에 병합하는 것을 회피할 수 있게 해주고, 이는 그 마스크의 제거가 전기-광학 매체가 변화함에 따라 광학 상태를 변화시킬 수 있는 표시장치 표면의 비율 (proportion) 을 증가시켜서 표시장치의 양극단의 광학 상태 사이의 콘트라스트를 증가시키기 때문이다.
그러나, 필드 보호 디자인은, 소스 라인과 선택 라인이 화소 전극과의 상대적으로 큰 용량성 커플링을 가지도록 한다. 그 결과, 화소 전극은 아래에 놓인 소스 라인 또는 선택 라인의 전압이 시프트할 때마다 상당한 전압 시프트를 경험하게 되며, 이들 전압 시프트는 전기-광학 매체 층에 원하지 않는 광학 트랜지션을 유발할 수 있다.
용량성 전압 시프트는 큰 저장 커패시터를 백플레인에 포함시키거나, 소스 라인과 선택 라인의 폭을 줄임으로써 감소될 수 있다. 그러나, 양자의 접근방법은 단점이 있는 데; 큰 저장 커패시터는 큰 트랜지스터를 요구하며 표시장치의 전력 소모 및 그 기생 (parasitic) 전압을 증가시키고, 얇은 소스 라인 및 선택 라인은 보다 큰 저항성 전압 강하를 일으키고 라인 브레이크의 가능성을 높인다.
화소들과 선택 라인사이의 커패시턴스에 기인한 전압 시프트는 예상가능하며 따라서 보상될 수 있다. 선택적으로, 전압 시프트의 효과는 두가지 방법 중 하나로 감소될 수 있다. 첫째로, 표시장치의 상부 플랜 전압이 시프트되어 화소에서의 전압 시프트를 보상할 수 있다. 두번째로, 선택 라인들이 하나의 행을 선택하고, 선택될 다음 행과의 사이에서만 큰 커패시턴스를 가지도록 배열될 수 있다. 이는 예를 들어, 특정 선택 라인이 선택하는 행에 인접한 화소들의 행 아래에 각각의 선택 라인을 배치함으로써 필드-보호 백플레인 디자인에서 달성될 수 있다.
소스 라인 전압은 선택된 행의 각 화소를 어드레스하기 위해 필요한 전압에 의존적이기 때문에, 소스 라인 커패시턴스를 다루기 위한 동일한 전략은 존재하지 않고, 따라서 희망하는 이미지에 따라서 변화한다. 따라서, 표준 백플레인 디자인에서 소스 라인들과의 용량성 커플링에 의해 야기된 화소 전압 시프트를 보상하기 위한 일반적인 방법은 존재하지 않는다.
제 3 태양에서, 본 발명은 소스 라인들과 위에 놓인 (overlying) 화소 전극들 간의 감소된 용량성 커플링을 갖는 백플레인 디자인과 관련 있다. 본 발명은 그런 감소된 용량성 커플링을 달성하기 위한 2개의 개별 접근방법을 제공한다. 첫번째 접근방법에서, 저장 커패시터 전극은 소스 라인의 적어도 일부를 커버하기 위하여 연장된다. 두번째 접근방법에서, 밸런스 라인은 각 소스 라인에 인접하게 제공되어 밸런스 라인과 화소 전극 사이의 용량성 커플링은 적어도 부분적으로 소스 라인과 화소 전극 사이의 용량성 커플링을 보상한다.
마지막으로, 본 발명은 그러한 밸런스 라인이 제공된 표시장치에서의 소스 라인과 밸런스 라인들을 드라이빙하기 위한 드라이버를 제공한다.
본 발명은 부분적으로, 저가의 제조비용을 갖는 전자회로, 및 단순한 프로세싱 단계들을 포함하는 전자 회로들을 제조하는 방법을 특징으로 한다.
전술한 바와 같이, 본 발명의 일 태양은 레지스트레이션-허용 트랜지스터 (특히, TFT) 디자인에 관한 것이다. 그러한 트랜지스터는 특히 표시장치 디바이스에서 표시장치 매체의 어드레싱에 유용하고, 일부 실시형태에서는 게이트-화소 커패시턴스의 상대적으로 적은 화소간 변화를 제공할 수 있다.
따라서, 본 발명의 일 태양은 소스 전극, 소스 전극으로부터 채널만큼 이격된 드레인 전극, 그 채널을 가로질러 연장하는 반도체층, 및 게이트 전극으로의 전 압의 인가가 채널을 가로질러 연장하는 반도체층의 도전도를 변화시키도록 그 채널에 인접하게 배치된 게이트 전극을 포함하는 트랜지스터를 제공한다. 게이트 전극은 제 1 게이트 전극 에지, 및 제 1 전극 에지로부터 이격된 제 2 게이트 전극 에지를 갖는다. 드레인 전극은 제 1 오버랩 영역을 규정하기 위하여 제 1 게이트 전극 에지를 오버랩하는 제 1 드레인 전극 에지부를 구비하고, 또한 제 2 오버랩 영역을 규정하기 위하여 제 2 게이트 전극 에지를 오버랩하는 제 2 드레인 전극 에지부를 갖고, 제 1 오버랩 영역이 증가되는 방향으로의 드레인 전극에 대한 게이트 전극의 평행이동 (translation) 은 제 2 오버랩 영역을 감소시키고, 그 반대의 경우 또한 그러하다.
본 발명의 트랜지스터는 소스 전극, 드레인 전극, 게이트 전극, 및 반도체층이 기판상에 증착된 박층들의 형상을 갖는 박막 트랜지스터일 수도 있다. 오버랩의 최소 길이 (즉, 제 1 오버랩 영역과 제 2 오버랩 영역의 최소 폭) 는 통상적으로 트랜지스터 형성을 위한 어떤 특정 프로세스에 대한 소정의 레지스트레이션 에러와 적어도 동일하게 되도록 선택되어야 한다.
본 발명의 트랜지스터의 일 형태에서, 게이트 전극은 베이스 부분, 및 베이스 부분으로부터 일 방향으로 연장되며 실질적으로 서로 평행한 제 1 및 제 2 돌출부들을 포함하며, 그리고 제 1 및 제 2 게이트 전극 에지들은 각각 상대 돌출부로부터 대향하는 제 1 및 제 2 돌출부들의 에지들에 의해 형성된다. 트랜지스터의 이런 형태에서, 소스 전극은 제 1 및 제 2 돌출부들 사이로 연장할 수도 있으며, 이들 돌출부들 각각의 내부 에지들을 오버랩할 수도 있다. 명백하게, 전술 한 바와 같이, 그러한 트랜지스터 내에서 소스 전극과 드레인 전극의 일부는 서로 교환될 수도 있다.
본 발명의 트랜지스터의 다른 형태에서, 게이트 전극은 중앙 개구 (central aperture) 를 갖는 다각형의 형상을 갖고, 드레인 전극의 중앙부는 이 중앙 개구의 적어도 일부를 오버랩하며, 제 1 오버랩 영역 및 제 2 오버랩 영역이 이들 중앙 개구에 인접한 드레인 전극과, 게이트 전극의 일부와의 사이의 오버랩에 의해서 형성된다. 중앙 개구는 2개의 직선 에지를 그 개구의 반대측에 가지며, 이들 직선 에지는 제 1 게이트 전극 에지 및 제 2 게이트 전극 에지들을 형성한다.
본 발명의 트랜지스터는 드레인 전극의 일부를 오버랩하는 커패시터 전극, 및 커패시터 전극과 드레인 전극 사이에 배치되어, 커패시터 전극과 드레인 전극이 함께 커패시터를 형성하도록 하는 유전층을 포함할 수도 있다. 그러한 커패시터-구비 트랜지스터에서, 게이트 전극은 실질적으로 중앙 개구를 갖는 다각형의 형상을 가질 수도 있으며, 드레인 전극의 중앙 부분은 이 중앙 개구의 적어도 일부를 오버랩하여 제 1 오버랩 영역 및 제 2 오버랩 영역이 그 중앙 개구에 인접한 드레인 전극과, 게이트 전극의 일부와의 사이의 오버랩에 의해 형성되며, 커패시터 전극은 그 중앙 개구 안에 배치되고 게이트 전극 안의 갭을 통과하는 컨덕터에 의해 커패시터 전극 라인에 접속된다.
본 발명의 트랜지스터는 드레인 전극에 접속된 화소 전극을 구비할 수도 있다. 트랜지스터는 유전층이 드레인 전극과 화소 전극 사이에 배치되어 있는 소위 "매립형 (buried type)"일 수도 있으며, 도전성 비아는 그 유전층을 통하여 드 레인 전극으로부터 화소 전극으로 연장된다. 이러한 매립형 트랜지스터에서, 화소 전극은 게이트 전극과 드레인 전극 양자 위에 놓일 수도 있다.
본 발명의 이러한 태양은 전기-광학 표시장치용 백플레인으로 연장되며, 이러한 백플레인은 기판 및 본 발명의 적어도 하나의 트랜지스터를 구비한다. 또한, 본 발명의 이러한 태양은 그러한 백플레인, 백플레인 상에 배치되어 적어도 하나의 트랜지스터를 커버하는 전기-광학 매체의 층, 및 기판 및 적어도 하나의 트랜지스터로부터 전기-광학 매체의 층의 반대측에 배치된 전방 전극을 구비하는 전기-광학 표시장치로 확장된다. 그러한 전기-광학 표시장치는 전술한 전기-광학 매체 중 어느 형태나 사용할 수도 있으며, 예를 들어 전기-광학 매체는 액정, 회전 이색성 멤버 또는 일렉트로크로믹 매체, 또는 전기영동 매체, 바람직하게는 캡슐화된 전기영동 매체일 수도 있다. 전기-광학 표시장치는 광 차단층을 포함할 수도 있다.
다른 태양에서, 본 발명은 기판상에 복수의 다이오드를 형성하기 위한 프로세스를 제공한다. 이 프로세스는, 도전층을 기판상에 증착하는 단계, 도전층 위로 기판상에 제 1 도핑된 반도체층을 증착하는 단계, 복수의 개별 도전층/제 1 도핑된 반도체층 영역들을 형성하기 위해 도전층과 도핑된 반도체층을 패턴하는 단계, 복수의 개별 도전층/제 1 도핑된 반도체층 영역 위로 기판상에 비도핑된 반도체층을 증착하는 단계, 및 복수의 개별 도전층/제 1 도핑된 반도체층 영역들로부터 비도핑된 반도체층의 반대측에 복수의 제 2 도핑된 반도체층 영역들을 형성하는 단계를 구비하며, 복수의 개별 도전층/제 1 도핑된 반도체층 영역에 의하여 비도핑된 반도체층 및 복수의 제 2 도핑된 반도체층 영역들이 복수의 다이오드를 기판상에 형성한다.
이 프로세스에서, 패턴 단계는 리소크래피에 의해 영향받을 수 있다. 비도핑된 반도체층은 패턴될 필요가 없으며, 대신, 이 비도핑된 층은 인접한 다이오드들 사이로 계속적으로 연장할 수 있다. 제 1 도핑된 반도체층은 n-도핑 무정형 규소로 형성될 수도 있고, 비도핑된 반도체층은 무정형 규소로 형성될 수도 있으며, 복수의 제 2 도핑된 반도체층 영역은 n-도핑 무정형 규소로 형성될 수도 있다.
본 발명의 이 프로세스의 일 버전에서, 복수의 제 2 도핑된 반도체층 영역은 연속적인 제 2 도핑된 반도체층을 최초로 증착시키고, 이후에 이 층을 복수의 제 2 도핑된 반도체층 영역들을 형성하기 위하여 패턴함으로써 형성된다. 연속적인 제 2 도핑된 반도체층의 증착 이후에, 연속적인 제 2 도전층이 제 2 도핑된 반도체층, 및 단일 패턴 단계에서 패턴된 제 2 도핑된 반도체층 및 제 2 도전층 양쪽 위로 증착될 수 있다. 다른 방법으로는, 연속적인 제 2 도핑된 반도체층의 증착 이후에, 패턴된 제 2 도전층은, 이후에 제 2 도핑된 반도체층의 패턴을 위한 에치 마스크로서 사용되는 제 2 도핑된 반도체층 및 패턴된 제 2 도전층 위로 증착될 수 있다.
본 발명의 이 프로세스의 다른 버전에 따르면, 복수의 제 2 도핑된 반도체층 영역들이 프린팅에 의해 형성된다.
본 발명은 또한 기판상에 다이오드를 형성하기 위한 다른 프로세스를 제공한 다. 이 프로세스는, 기판상에 도핑된 반도체층을 증착하는 단계, 기판으로부터 도핑된 반도체층의 반대측에 비도핑된 반도체 재료의 2개의 이격된 영역을 형성하는 단계, 및 2개의 이격된 도전 재료의 영역을 형성하는 단계로서, 상기 영역의 각각은 도핑된 반도체층으로부터 그 반대측에 있는 비도핑된 반도체 재료의 영역들 중의 하나와 접촉한다.
이 프로세스에 의해 형성된 다이오드 내의 2개의 이격된 도전 재료의 영역은 백-투-백 다이오드용 2개의 접촉부를 형성한다.
이 프로세스의 일 형태에서, 비도핑된 반도체 재료의 2개의 이격된 영역과 2개의 이격된 도전 재료의 영역은 비도핑된 반도체 재료 및 도전 재료의 층들을 연속적으로 증착하고, 그 이후 이들 연속적인 층들 모두를 이격된 영역들을 형성하기 위하여 패턴함으로써 형성된다. 비도핑된 반도체 재료 및 도전 재료의 연속적인 층들의 패턴은 단일 리소그래픽 패턴 단계에서 영향을 받을 수도 있다.
다른 방법으로는, 2개의 이격된 비도핑된 반도체 재료의 영역 및 2개의 이격된 도전 재료의 영역은 비도핑된 반도체 재료의 연속적인 층을 증착하는 단계, 2개의 이격된 도전 재료의 영역을 형성하는 단계, 그 후에 2개의 이격된 도전 재료의 영역을 2개의 이격된 비도핑된 반도체 재료의 영역을 형성하기 위하여 비도핑된 반도체 재료의 연속적인 층의 패턴을 위한 에치 마스크로서 사용하는 단계에 의해 형성될 수 있다.
이런 본 발명의 제 2 프로세스에서, 도핑된 반도체층은 n-도핑 무정형 규소 및 무정형 규소의 비도핑된 반도체 재료로 형성될 수도 있다.
본 발명의 프로세스의 2 개의 프로세스에 대한 바람직한 실시형태는 n/i/n (즉, n-형/인트린직/n-형) 또는 i/n/i a-Si 다이오드 어레이들에 의해 어드레스되며, TFT 어레이들에 의해 어드레스되는 표시장치에 필적하는 해상도를 갖는 표시장치를 생산할 수 있다. 다이오드 어레이는 그러한 다이오드 어레이를 형성하기 위한 종래의 프로세스보다 적고 간단한 프로세싱 단계들을 갖는 저비용 방법들을 통하여 제조될 수 있다.
다른 태양에서, 본 발명은 전기-광학 표시장치용 백플레인을 제공한다. 이 백플레인은 소스 라인, 트랜지스터 및 그 트랜지스터를 통하여 소스 라인에 접속되는 화소 전극을 구비한다. 화소 전극은 오버랩 영역을 형성하기 위하여 소스 라인의 일부분 위로 연장한다. 또한, 백플레인은 소스 라인과 화소 전극 사이에 배치된 도전성 부분을 포함하며, 이 도전성 부분은 소스 라인/화소 전극 커패시턴스를 감소시킨다.
본 발명의 이 태양은 여기서, "스크린된 소스 라인 백플레인"이라고 할 수도 있다.
이러한 백플레인에서, 도전성 부분은 통상적으로 오버랩 영역의 적어도 30% 를 넘어 연장한다. 바람직하게, 도전성 부분은 오버랩 영역의 적어도 80% 를 넘어 연장되고, 더 바람직하게 90%의 위로 연장된다.
스크린된 소스 라인 백플레인은 적어도 하나의 화소 전극을 갖는 커패시터를 형성하는 커패시터 전극 및 그 화소 전극에 직접 접속된 트랜지스터의 전극을 구비하며, 그 도전성 부분은 그 커패시터 전극에 접속된다.
스크린된 소스 라인 백플레인은 전술한 매립형 트랜지스터를 사용할 수 있으며, 따라서, 이런 백플레인에서, 트랜지스터의 드레인 전극은 화소 전극에 접속될 수도 있고, 그 백플레인은 또한 드레인 전극과 화소 전극 사이에 배치된 유전층 및 드레인 전극으로부터 화소 전극으로 그 유전층을 통하여 연장하는 도전성 비아를 구비하며, 커패시터 전극은 드레인 전극을 갖는 커패시터를 형성한다.
본 발명은, 본 발명의 스크린된 소스 라인 백플레인, 그 백플레인 상에 배치되어 화소 전극을 커버하는 전기-광학 매체의 층, 그 화소 전극으로부터 그 전기-광학 매체 층의 반대측에 배치된 전방 전극을 구비하는 전기-광학 표시장치에 미친다. 그러한 전기-광학 표시장치는 전술한 전기-광학 매체의 타입 중 어느 하나를 사용할 수도 있으며, 예를 들어 전기-광학 매체는 액정, 회전 이색성 멤버 또는 일렉트로크로믹 매체, 또는 전기영동 매체, 바람직하게는 캡슐화된 전기영동 메체가 될 수 있다. 전기-광학 표시장치는 광 차단 층을 포함할 수도 있다.
다른 태양에서, 본 발명은 전기-광학 표시장치용 백플레인을 제공하며, 백플레인은 소스 라인, 트랜지스터, 및 그 트랜지스터를 통해 그 소스 라인에 접속된 화소 전극을 포함하며, 그 화소 전극은 소스 라인의 인접부에 놓여서 소스 라인/화소 전극 커패시턴스를 제공한다. 백플레인은 적어도 그 일부가 화소 전극에 인접하게 배치되어 밸런스 라인/화소 전극 커패시턴스를 제공하는 밸런스 라인을 더 구비하며, 소스 라인에 인가되는 극성과는 반대 극성의 전압을 밸런스 라인에 인가하는 전압 공급 수단을 더 구비한다.
본 발명의 이러한 태양은 이후부터 "밸런스 라인 백플레인"이라 한다.
밸런스 라인 백플레인에서, 밸런스 라인은 소스 라인에 실질적으로 평행하게 연장할 수도 있다. 밸런스 라인은 소스 라인과 실질적으로 동일한 형상 또는 실질적으로 소스 라인의 형상의 미러 이미지들인 형상을 가질 수도 있다. 다른 방법으로는, 다음의 이유로, 밸런스 라인은 소스 라인보다 폭이 넓을 수도 있다.
본 발명의 밸런스 라인 백플레인에 밸런스 라인을 도입한 목적은 밸런스 라인과 화소 전극 사이의 용량성 커플링을 이용하여 소스 라인과 화소 전극 사이의 용량성 커플링의 효과를 상쇄시키기 위함이다. 각각의 경우에, 전기-광학 매체에 대한 용량성 커플링의 효과는 본질적으로 두개의 인티져 (integer) 들 사이의 커패시턴스의 생성과 소스 라인 또는 밸런스 라인에 인가된 전압에 비례한다. 따라서, 밸런스 라인이, 그렇지 않으면 소스 라인과 화소 전극 사이의 용량성 커플링에 의해 야기되는 효과에 있어서 실질적인 감소를 달성하기 위하여, 통상적으로 밸런스 라인/화소 전극 커패시턴스의 생성의 절대치 및 전압 공급 수단에 의해 밸런스 라인에 인가될 전압은 소스 라인/화소 전극 커패시턴스의 생성의 절대치 및 소스 라인에 인가될 전압의 적어도 50%가 되어야 한다. 바람직하게는, 밸런스 라인/화소 전극 커패시턴스의 생성의 절대값 및 전압 공급 수단에 의해 밸런스 라인에 인가될 전압은 소스 라인/화소 전극 커패시턴스의 생성의 절대값 및 소스 라인에 인가되는 전압의 적어도 90%이어야 하며, 이상적으로는 2개의 절대값이 거의 동일하여야 한다. 밸런스 라인 백플레인의 바람직한 실시형태에서, 밸런스 라인/화소 전극 커패시턴스는 소스 라인/화소 전극 커패시턴스의 N배이고, 여기서 N은 1보다 크며, 전압 공급 수단은 소스 라인에 인가되는 전압의 실질적으로 -1/N 배의 전압을 밸런스 라인에 인가한다. N을 1보다 크게 하는 것은 전술한 바와 같이, 소스 라인보다 폭이 넓은 밸런스 라인을 사용함으로써 전통적으로 달성되었다.
밸런스 백플레인은 투과형 및 반사형 표시장치 양자 모두와 함께 사용될 수도 있다. 반사형 표시장치에서, 통상적으로 화소 전극은 소스 라인과 밸런스 라인 양자 모두 위에 놓인다. 이 경우, 그 트랜지스터는 화소 전극에 접속된 트랜지스터의 드레인 전극을 갖는 전술한 매립형이 될 수 있고, 백플레인은 드레인 전극과 화소 전극 사이에 배치된 유전층 및 그 유전층을 통하여 드레인 전극으로부터 화소 전극으로 연장되는 도전성 비아를 더 구비한다. 반면에, 반사형 표시장치에서 통상적으로 소스 라인과 밸런스 라인은 화소 전극과 동일 평면상에 있다.
본 발명은, 본 발명의 밸런스 라인 백플레인, 그 백플레인 상에 배치되어 화소 전극을 커버하는 전기-광학 매체의 층, 및 화소 전극으로부터 전기-광학 매체의 층의 반대측에 배치된 전방 전극을 구비하는, 전기-광학 표시장치에 이른다. 그런 전기-광학 표시장치는 전술한 전기-광학 매체의 어느 형태나 사용할 수도 있으며, 예를 들어, 전기-광학 매체는 액정, 회전 이색성 멤버 또는 일렉트로크로믹 매체, 또는 전기영동 매체, 바람직하게는 캡슐화된 전기영동 매체가 될 수도 있다. 전기-광학 표시장치는 광차단층을 포함할 수도 있다.
또한, 본 발명은 밸런스 라인 백플레인의 드라이빙을 위한 드라이버를 더 제공한다. 따라서, 다른 태양에서, 본 발명은 소스 라인 및 밸런스 라인을 갖는 전기-광학 표시장치를 드라이빙하기 위한 드라이버를 제공한다. 이 드라이버 는, 소스 라인에 인가될 전압의 크기를 나타내는 디지털 신호를 수신하도록 배열된 제 1 입력, 소스 라인에 인가된 전압의 극성을 나타내는 사인 비트를 수신하도록 배열된 제 2 입력, 적어도 하나의 디지털/아날로그 변환기, 제 1 및 제 2 입력들에 의해 각각 수신된 신호에 의해 결정되는 크기 및 극성을 가진 소스 라인 전압을 출력하도록 배열된 제 1 출력, 및 소스 라인 전압의 크기와 소정의 관계를 가지며, 소스 라인 전압과는 반대 극성인 밸런스 라인 전압을 출력하도록 배열된 제 2 출력을 구비한다.
이 드라이버의 일 실시형태는 개별 제 1 및 제 2 디지털/아날로그 변환기를 구비하며, 제 1 및 제 2 디지털/아날로그 변환기 모두는 제 1 및 제 2 입력에 접속되어 있다. 이 실시형태의 일 형태에서, 제 1 디지털/아날로그 변환기는 제 1 출력에 접속되고, 제 2 디지털/아날로그 변환기는 제 2 출력에 접속된다. 이 실시형태의 다른 형태에서, 제 1 디지털/아날로그 변환기는 포지티브 출력 디지털/아날로그 변환기이고, 제 2 디지털/아날로그 변환기는 네거티브 출력 디지털/아날로그 변환기이며, 드라이버는 제 1 디지털/아날로그 변환기가 제 1 출력에 접속되고 제 2 디지털/아날로그 변환기가 제 2 출력에 접속되는 제 1 위치, 및 제 1 디지털/아날로그 변환기가 제 2 출력에 접속되고 제 2 디지털/아날로그 변환기가 제 1 출력에 접속되는 제 2 위치을 갖는 리버싱 스위치를 더 구비한다. 드라이버는 제 1 입력 및 제 1 디지털/아날로그 변환기의 입력 사이에 접속된 제 1 디지털 프로세서, 및 제 1 입력 및 제 2 디지털/아날로그 변환기의 입력 사이에 접속된 제 2 디지털 프로세서를 더 구비한다.
마지막으로, 본 발명은 본 발명의 밸런스 라인 백플레인의 드라이빙을 위한 드라이버의 제 2 형태를 제공한다. 따라서 본 발명은 소스 라인과 밸런스 라인을 갖는 전기-광학 표시장치의 드라이빙을 위한 드라이버를 제공하며, 이 드라이버는, 소스 라인에 인가될 전압의 크기를 나타내는 디지털 신호를 수신하도록 배열된 제 1 입력, 소스 라인에 인가될 전압의 극성을 나타내는 사인 비트를 수신하도록 배열된 제 2 입력, 밸런스 라인에 인가될 전압의 크기를 나타내는 디지털 신호를 수신하도록 배열된 제 3 입력, 제 1 포지티브 출력 디지털/아날로그 변환기, 제 2 네거티브 출력 디지털/아날로그 변환기, 제 1 및 제 2 입력에서 각각 수신된 신호들에 의해 결정되는 크기 및 극성 갖는 소스 라인 전압을 출력하도록 배열된 제 1 출력, 그 크기가 제 3 입력에서 수신된 신호에 의해 결정되며 소스 라인 전압과는 반대 극성의 밸런스 라인 전압을 출력하도록 배열된 제 2 출력, 제 1 및 제 3 입력 및 제 1 및 제 2 디지털/아날로그 변환기의 입력들에 접속되어, 제 1 입력이 제 1 디지털/아날로그 변환기에 접속되고 제 3 입력이 제 2 디지털/아날로그 변환기에 접속되는 제 1 위치, 및 제 1 입력이 제 2 디지털/아날로그 변환기에 접속되고 제 3 입력이 제 1 디지털/아날로그 변환기에 접속되는 제 2 위치를 갖는 제 1 리버싱 스위치, 및 제 1 및 제 2 디지털/아날로그 변환기의 출력들 및 제 1 및 제 2 출력에 접속되어, 제 1 디지털/아날로그 변환기가 제 1 출력에 접속되고 제 2 디지털/아날로그 변환기가 제 2 출력에 접속되는 제 1 위치, 및 제 1 디지털/아날로그 변환기가 제 2 출력에 접속되고 제 2 디지털/아날로그 변환기가 제 1 출력에 접속되는 제 2 위치를 갖는 제 2 리버싱 스위치를 구비한다.
다음으로, 본 발명의 바람직한 실시형태를, 첨부 도면을 참조하여, 단지 예시의 방식으로 설명한다.
다음의 상세한 설명에서, 레지스트레이션 허용 트랜지스터를 도 1a 내지 도 5를 참조하여 먼저 설명한다. 다음으로, 본 발명의 프로세서에 의한 다이오드들과 다이오드 어레이들의 형성을 위한 프로세서를 도 6a 내지 8b를 참조하여 설명한다. 다음으로, 스크린된 소스 백플레인은 도 9a 내지 도 10을 참조하여 설명하고, 밸런스 라인 백플레인은 도 11~15를 참조하여 설명한다. 마지막으로, 밸런스 라인 백플레인을 드라이빙하기 위한 본 발명의 드라이버는 도 16 내지 도 20을 참조하여 설명한다.
레지스트레이션 -허용 트랜지스터
전술한 바와 같이, 본 발명은 게이트 전극이 2개의 이격된 에지들을 갖고 드레인 전극이 2개의 개별 오버랩 영역을 규정하기 위해 게이트 전극의 2개의 이격된 에지들을 오버랩하는 제 1 및 제 2 전극 에지 부분을 가지며, 하나의 오버랩 영역을 증가시키는 방향으로의 드레인 전극에 대한 게이트 전극의 평형이동이 (예를 들어, TFT 어레이의 생산동안의 레지스트레이션 에러들에 기인하여) 다른 오버랩 영역을 감소시키는 레지스트레이션-허용 트랜지스터를 제공한다. 따라서, 본 발명의 레지스트레이션-허용 트랜지스터는 TFT의 게이트와 소스-드레인간 도전층들 사이의 작은 레지스트레이션 에러에 무관하거나, 단지 조금 민감한 게이트-화소 커패시턴스를 제공할 수 있다. 종래 기술의 레지스트레이션 허용 디자인과 대조 적으로, 이 레지스트레이션 허용은 게이트 및 드레인 전극의 풀 오버랩이 없이도 달성될 수 있다. 바람직한 실시형태에서 전극들의 에지 부분만이 오버랩한다. 따라서, 상대적으로 작은 게이트-화소 커패시턴스가 달성될 수 있다.
도 1a, 1b, 1c는 종래의 (레지스트레이션-비허용) TFT 디자인을 도시하며, 도 1a는 선택 라인 (104) 및 오른쪽 모퉁이에서 선택 라인 (104) 쪽으로 연장하는 직사각형 영역의 형상을 갖는 게이트 전극 (106) 을 구비하는 TFT (일반적으로 100으로 표시됨-도 1b 참조) 의 제 1 패턴된 금속 층 (일반적으로 102로 표시됨) 의 평면도이다. (도 1a, 1b, 및 아래의 유사한 도면에서, 트랜지스터의 다양한 층들을 보다 용이하게 구별하기 위하여, 게이트 전극을 포함하는 금속 층은 음영으로 표시되어 있고, 이 음영은 단면의 존재를 나타내고 있지 않는다.) 도 1c와의 비교에서 볼 수 있듯이, 도 1a는 화소 전극과 그에 연관된 유전층 (이하 참조) 이 제거된 평면도를 나타낸다.
도 1b는 TFT (100) 및 관련 구성요소의 평면도이며, TFT (100) 는 도 1a의 제 1 패턴된 금속층 (102) 을 포함한다. TFT (100) 는 (소스 라인 (110) 에 접속된) 소스 전극 (108), 게이트 전극 (106), 및 드레인 전극 (112) 을 포함한다. 소스 전극 (108) 과 드레인 전극 (112) 은 모두 제 2 패턴된 금속 층에 형성된다. 비아 (114) 는 드레인 전극 (112) 을 화소 전극 (116) (도 1c) 에 접속시키며, 이 비아는 도 1c에서 그것을 나타내기 위해서 파선으로 표시되어 있으며, 도 1c에서 평면의 전면에 놓여있기 때문에 실제 단면도 상에서 보이지 않는다. TFT (100) 는 전술한 매립형이고, 화소 전극 (116) 은 TFT (100) 위에 놓이면서 유 전체 (절연체) 층 (118) 에 의해 그것으로부터 분리되어 있으며, 도 1c에서, 아래의 단면도들과 비교하여, 설명의 용이함을 위하여 이 유전층의 두께는 TFT (100) 를 형성하는 다양한 층들의 두께와 비교하여 상당히 축소되어 있다.
도 1c에 도시된 바와 같이, TFT (100) 는 제 1 금속층 (102) 을 갖는 바텀 게이트형이며, 기판 (120) 에 바로 인접하여 형성되는 게이트 전극 (106) 을 포함한다. 게이트 유전층 (122) 은, 게이트 유전층 (122) 위에 형성된, 소스 전극 (108) 및 드레인 전극 (112) 을 포함하는 제 2 금속층과 함께, 제 1 금속층 (102) 의 위에 놓인다. 소스 전극 (108) 과 드레인 전극 (112) 간의 갭은 TFT (100) 의 채널을 형성하는 도핑된 규소의 영역 (124) (도 1b에서 생략) 으로 채워진다. 이러한 상부 게이트 구조는 게이트 전극 (106) 과 그에 연관된 선택 라인 (104) 으로부터 비아 (114) 가 절연될 것을 보장할 필요가 있지만, 등가의 상부 게이트 구조가 물론 가능하다. 또한, TFT (100) 는 예를 들어 화소 전극을 형성하기 위하여 동일 평면 내에서 드레인 전극 (112) 을 단순히 연장함으로써 비매립형으로 물론 변경될 수도 있다.
도 1a~1c 에 도시된 TFT (100) 는, 제 1 패턴된 금속 층 (102) 과 관련하여 소스 전극 (108) 과 드레인 전극 (112) 을 포함하는 제 2 패턴된 금속층의 도 1b에서 왼쪽-오른쪽의 방향으로의 평행이동이 게이트-드레인 커패시턴스에 있어서 변화를 야기할 것이라는 점에서 비교적 레지스트레이션 비허용적이다.
도 2a 내지 도 5는 본 발명의 다양한 레지스트레이션-허용 TFT를 도시한다. 도 2a~2c는 (일반적으로 200으로 표시된) 본 발명의 제 1 레지스트레이션-허용 TFT의 도 1a~1c에 도시된 것과 각각 유사한 도면이다.
도 2a는 (일반적으로 202로 표시된) 레지스트레이션-허용 TFT (200) 의 제 1 패턴된 금속층의 평면도이다. 제 1 패턴된 금속층 (202) 은 선택 라인 (204) 과 게이트 전극을 포함하며, 이것은 도 2a에 도시된 게이트 전극이 선택 라인 (204) 으로부터 동일한 방향으로 연장하는 2개의 개별, 이격된 직사각형 부분 (206A, 206B) 을 갖고 206A 및 206B 부분들 사이에 놓여진 선택 라인 (204) 의 부분 (204') 이 사실상 게이트 전극의 베이스 부분을 형성한다는 점에서 도 1a에 도시된 게이트 전극 (106) 과 다르다.
도 2b는 레지스트레이션-허용 TFT (200) 및 관련된 구성요소들의 평면도이고, TFT (200) 는 도 2a의 제 1 패턴된 금속층 (202) 을 포함한다. TFT (200) 는 (소스 라인 (210) 에 접속된) 소스 전극 (208), 게이트 전극 (206A, 206B), 및 드레인 전극 (212) 을 포함한다. 소스 전극 (208) 및 드레인 전극 (212) 은 모두 제 2 패턴된 금속층에 형성된다. 그러나, 도 2b 및 도 2c에서 볼 수 있는 바와 같이, 소스 전극 (208) 및 드레인 전극 (212) 의 형상은 도 1b, 1c에 도시된 대응하는 전극의 형상들로부터 실질적으로 변경된 것이다. 소스 전극 (208) 은 실질적으로 L자형이고 그것의 단부는 게이트 전극 부분들 (206A, 206B) 사이로 연장되며, 소스 전극 (208) 의 측면 에지들은 게이트 전극 부분들 (206A, 206B) 의 내부 에지들 (즉, 다른 부분을 면하고 있는 이들 206A, 206B 부분들의 에지들) 을 오버랩한다. 드레인 전극 (212) 은 본질적으로 C자형이며, C자형의 개구부분은 소스 전극 (208) 의 단부를 둘러싼다. 게이트 전극 부분 (206A, 206B) 의 외부 에지들은 TFT (200) 의 제 1 및 제 2 게이트 전극 에지들을 형성하며, C자형의 개구부분에 인접한 드레인 전극 (212) 의 부분은 도 2b에서 각각 226A, 226B로 표시된 제 1 및 제 2 오버랩 영역을 형성하기 위하여 게이트 전극 부분 (206A, 206B) 의 이들 외부 에지를 오버랩한다.
*도 2c에 도시된 바와 같이, TFT (200) 는 제 1 금속층 (202) 을 갖는 바텀 게이트 형이며, 기판 (220) 에 바로 인접하게 형성된 게이트 전극 (206A, 206B) 을 포함한다. 게이트 유전층 (222) 은, 게이트 유전층 (222) 의 위에 형성된 소스 전극 (208) 과 드레인 전극 (212) 을 포함하는 제 2 금속 층과 함께, 제 1 금속 층 (202) 상부에 놓인다. 소스 전극 (208) 과 C자형의 드레인 전극 (212) 의 인접한 부분들 사이의 갭은 TFT (200) 의 채널을 형성하는 도핑된 규소의 영역 (224A, 224B) (도 2b에서 생략됨) 으로 채워진다. TFT (200) 는 전술한 TFT (100) 와 같은 동일한 매립형이며, 비아 (214) (도 2b) 및 TFT (200) 위에 놓인 화소 전극을 갖지만, 비아 (214) 및 연관된 화소 전극 모두는 설명의 용이를 위하여 도 2c에서 생략되었다. 물론 동일한 상부 게이트 구조가 가능하고, TFT (200) 도 물론 예를 들어, 화소 전극을 형성하기 위해 동일한 평면에서 드레인 전극 (212) 을 단순히 연장함으로써 비매립형으로 변경가능하다.
전술한 바와 같은 TFT (200) 의 "이중 접촉 드레인" 디자인은 2개의 패턴된 금속층 사이의 채널 길이 방향 (즉, 도 2b에 도시된 바와 같이 수평적으로) 으로의 상대적인 평행이동 에러들 등의 오정렬의 허용을 제공한다. 소스-드레인 금속 층의 평행이동은 하나의 오버랩 영역 (226A 또는 226B) 의 크기를 증가시키도록 야기하며, 따라서 이 오버랩 영역에 연관된 게이트-화소 커패시턴스의 증가를 야기하지만, 이 증가는 다른 오버랩 영역과 그에 연관된 게이트-화소 커패시턴스의 감소를 균형맞춤으로써 보상된다. 바람직하게는, 게이트 및 소스-드레인 금속 층들의 오버랩 (즉, 오버랩 영역 (226A, 226B) 의 도 2b의 수평방향의 폭) 은 레지스트레이션 에러에 있어서 기대되는 변화, 또는 바람직한 허용치보다 크다.
TFT (200) 에서, 채널 폭 방향 (즉, 도 2b의 수직방향) 의 레지스트레이션 에러에 대한 허용은 게이트 전극 부분 (206A, 206B) 의 형성에 의해서 채널의 어느 한쪽의 소스 및 드레인 접촉 영역을 넘어 거리 (r) 를 연장하도록 함으로써 가능해진다. 이 거리 (r) 는 바람직하게는 잠재적인 평행이동 에러보다 크다. 따라서, r의 값은 오정렬 허용치의 바람직한 레벨을 제공하도록 선택될 수 있다.
TFT (200) 는 종래의 디자인보다 더 나은 레지스트레이션 허용한계를 제공하면서도, 도 1a~1c에 도시된 종래의 TFT (100) 경우보다 더 크지 않은 채널 폭 대 금속 오버랩의 비율을 가질 수 있다. 바람직한 실시형태에서, 최소 TFT 애스펙트 비율은 2의 값을 가지며, 여기서 애스펙트 비율은 W/L (W는 채널 폭, L은 채널 길이) 이다.
도 3a~3c는 제 2 레지스트레이션-허용 TFT (일반적으로 300으로 표시됨) 를 도시하며, 이것들은 도 2a~2c와 각각 유사하다. 도 3a는 레지스트레이션-허용 TFT (300) 의 제 1 패턴된 금속층 (일반적으로 302로 표시) 의 평면도이다. 제 1 패턴된 금속층 (302) 은 선택 라인 (304) 및 게이트 전극 (306) 을 포함하며, 이 것은 선택 라인 (304) 의 인접 부분 (304') 과 함께, 직사각형의 중앙 개구 (307) 를 갖는 속이 빈 직사각형의 게이트 전극을 제공하도록, 실질적으로 U자형이다.
도 3b는 레지스트레이션-허용 TFT (300) 및 관련 구성요소의 평면도이고, TFT (300) 는 도 3a의 제 1 패턴된 금속층 (302) 을 포함한다. TFT (300) 는 (소스 라인 (310) 에 접속된) 소스 전극 (308), 게이트 전극 (304', 306), 및 드레인 전극 (312) 을 포함한다. 소스 전극 (308) 및 드레인 전극 (312) 은 모두가 제 2 패턴된 금속층에 형성된다. 그러나, 도 3b, 3c에 도시된 바와 같이, 소스 전극 (308) 및 드레인 전극 (312) 의 양자의 형상은 도 1b, 1c, 2b, 및 2c에 도시된 대응하는 전극들의 형상들로부터 실질적으로 변경된 것이다. 소스 전극 (308) 은 실질적으로 U자형이어서 소스 라인 (310) 의 인접한 부분 (310') 과 함께, 게이트 전극 (304', 306) 의 외부 에지를 둘러싸지만 약간 오버랩하는 속이 빈 직사각형 둘레의 형상을 갖는다. 드레인 전극 (312) 은 직사각형이어서, 그것의 중앙부는 게이트 전극의 중앙 개구 위에 놓이지만, 그것의 외연 부분은 중앙 개구 (307) 를 규정하는 게이트 전극의 내부 에지를 넘어서 외부로 연장한다. 따라서, 이들 게이트 전극의 내부 에지들은 TFT (300) 의 게이트 전극 에지들을 구성하며, 드레인 전극 (312) 과, 게이트 전극의 내부 부분과의 사이의 오버랩 영역은 TFT 의 오버랩 영역을 구성한다. 아래 설명과 같이, 전술한 TFT (200) 와 대조적으로, TFT (300) 는 4개의 게이트 전극 에지 (직사각형 개구 (307) 의 4개의 측면을 따른 에지들) 를 갖고, 이에 따라, 4개의 오버랩 영역을 갖는 것으로 간주될 수도 있다.
도 3c에 도시된 바와 같이, TFT (300) 는 제 1 금속층 (302) 을 갖는 바텀 게이트 형이며, 기판 (320) 에 바로 인접하여 형성된 게이트 전극 (304', 306) 을 포함한다. 게이트 유전층 (322) 은, 게이트 유전층 (322) 위에 형성된 소스 전극 (308) 및 드레인 전극 (312) 을 포함하는 제 2 금속층과 함께, 제 1 금속층 (302) 위에 놓인다. 소스 전극 (308) 및 드레인 전극 (312) 사이의 "고리모양의 (annular)" 갭은 TFT (300) 의 채널을 형성하는 도핑된 규소의 영역 (324) (도 3b로부터 생략됨) 으로 채워진다. TFT (300) 는 전술한 TFT (100, 200) 와 같이 동일한 매립형이고, 비아 (314) (도 3b) 및 TFT (300) 위에 놓인 화소 전극을 갖지만, 비아 (314) 및 연관된 화소 전극 모두는 설명의 용이함을 위하여 도 3c으로부터 생략되었다. 동등한 상부 게이트 구조가 물론 가능하며, TFT (300) 는 물론 예를 들어, 드레인 전극과 동일한 평면에 놓인 화소 전극으로의 어떤 브리지 구조 형태에 의해서 드레인 전극 (312) 을 접속함에 의해서 비매립형으로 변경될 수 있다.
TFT (300) 의 레지스트레이션-허용에 대한 이유는 TFT (200) 의 레지스트레이션-허용에 대한 이유에 대한 전술한 설명으로부터 트랜지스터 디자인 분야의 당업자에게 자명하다. TFT (300) 는 (개구 (307) 의 2쌍의 직교하는 에지들을 따라서) 서로 수직하게 연장하는 2쌍의 오버랩 영역이 제공되기 때문에, 이들 2쌍의 오버랩 영역은 TFT (300) 에 도 3b의 평면상의 어느 축을 따르던 레지스트레이션 에러의 허용을 제공한다.
도 4a~4c는 제 3 레지스트레이션-허용 TFT (일반적으로 400으로 표시됨) 를 나타내며, 도 3a~3c의 것과 각각 유사하다. TFT (400) 는 TFT (300) 에서와 같이 직사각형보다는 불규칙한 다각형에 기초하여 소스 전극, 드레인 전극, 및 게이트 전극을 사용한다는 점에서 본질적으로 전술한 TFT (300) 의 최소한의 변화이다. 도 4a는 레지스트레이션-허용 TFT (400) 의 제 1 패턴된 금속층 (일반적으로 402로 표시됨) 의 평면도이다. 제 1 패턴된 금속층 (402) 은 선택 라인 (404) 및 게이트 전극 (406) 을 포함하며, 선택 라인 (404) 의 인접한 부분 (404') 과 함께 중앙 개구 (307) 를 갖는 속이 빈 불규칙한 다각형 게이트 전극을 제공하도록 형상화되었다. 전극의 내부 및 외부의 주변길이의 정확한 형상은 물론 다른 실시형태들에서 변화할 수 있는데, 예를 들어, 그 형상은 원형, 정사각형, 타원형, 다각형 등이다.
도 4b는 레지스트레이션-허용 TFT (400) 및 관련 구성요소의 평면도이며, TFT (400) 는 도 4a의 제 1 패턴된 금속층 (402) 을 포함한다. TFT (400) 는 (소스 라인 (410) 에 접속된) 소스 전극 (408), 게이트 전극 (404', 406) 및 드레인 전극 (412) 을 포함한다. 소스 전극 (408) 및 드레인 전극 (412) 은 모두 제 2 패턴된 금속층에 형성되어 있다. 도 4b, 4c에 나타낸 바와 같이, 소스 전극 (408) 및 드레인 전극 (412) 양자의 형상은 도 3b, 3c에 도시된 대응하는 전극의 형상으로부터 변경되었다. 소스 전극 (408) 은, 소스 라인 (410) 의 인접한 부분 (410') 과 함께, 게이트 전극 (404', 406) 의 외부 에지들을 둘러싸지만 약간 오버랩하는 속이 빈 불규칙한 다각형 형상을 갖도록 형상화된다. 또한, 드레인 전극 (412) 은 불규칙한 다각형의 형상을 가져, 그것의 중앙부가 게이트 전 극의 중앙 개구 (407) 위에 놓이지만, 그것의 외연 부분은 중앙 개구 (407) 를 규정하는 게이트 전극의 내부 에지들을 넘어 외부로 연장한다. 따라서, 이들 게이트 전극의 내부 에지들은 TFT (400) 의 게이트 전극 에지들을 구성하고, 드레인 전극 (412) 과, 게이트 전극의 내부 부분과의 사이의 오버랩의 영역들은 TFT 의 오버랩 영역을 구성한다. TFT (400) 는 다수의 게이트 전극 에지 (다각형 개구 (407) 의 측면들을 따른 에지들) 를 갖는 것으로, 이에 따라, 다수의 오버랩 영역을 갖는 것으로 간주될 수 있다.
*도 4c에 도시된 바와 같이, TFT (400) 는 제 1 금속층(402) 을 갖는 바텀 게이트 형태이며, 기판 (420) 에 바로 인접하여 형성되는 게이트 전극 (404', 406) 을 포함한다. 게이트 유전층 (422) 은, 게이트 유전층 (422) 상에 형성된 소스 전극 (408) 및 드레인 전극 (412) 을 포함하는 제 2 금속층과 함께, 제 1 금속 층 (402) 위에 놓인다. 소스 전극 (408) 및 드레인 전극 (412) 사이의 "고리모양의" 갭은 TFT (400) 의 채널을 형성하는 도핑된 규소의 영역 (424) (도 4b로부터 생략됨) 으로 채워진다. TFT (400) 는 전술한 TFT (100, 200, 300) 와 같은 동일한 매립형이며, 비아 (414) (도 4b) 및 TFT (400) 위에 놓인 화소 전극을 갖지만, 비아 (414) 및 연관된 화소 전극은 설명의 용이함을 위하여 생략하였다. 동등한 상부 게이트 구조가 물론 가능하며, TFT (400) 는 물론 전술한 TFT (300) 에서와 같은 방식으로 비매립형으로 변경될 수 있다.
전술한 TFT (200, 300) 의 레지스트레이션-허용에 대한 이유의 설명으로부터 트랜지스터 디자인 분야의 당업자에게 TFT (400) 의 레지스트레이션-허용에 대한 이유는 자명하다. 다시 TFT (400) 에 다수의 오버랩 영역이 제공되었으므로 도 4b의 평면내의 어떤 축을 따르던 레지스트레이션 에러의 허용이 있다.
TFT (300, 400) 에서, 드레인 전극은 관련 에지들의 전체 길이를 따라서 적어도 r 거리만큼 게이트 전극의 내부 에지를 오버랩하는 것이 바람직하고, 여기서, r은 임의의 소정의 프로세스의 레지스트레이션 에러 허용한계이다. 바람직하게는 게이트 전극의 에지상의 일정 지점과 드레인 전극의 에지상의 일정 지점간의 최단 거리는 r 보다 크거나, 동일하다.
도 5는 본 발명의 제 4 레지스트레이션-허용 TFT (일반적으로 500으로 표시됨) 의 도 4b에 도시된 것과 일반적으로 유사한 펴연도이며, 이 TFT는 저장 커패시터가 제공되는 점을 제외하고 전술한 TFT (400) 와 유사하다.
도 5에 도시된 바와 같이, TFT (500) 는 게이트 전극 (506), 소스 전극 (508), 및 드레인 전극 (512) 을 포함한다. 게이트 전극 (506) 은 제 1 패턴된 금속층에 형성되고, 소스 전극 (508) 및 드레인 전극 (512) 모두는 제 2 패턴된 금속층에 형성된다. 게이트 전극 (506) 및 드레인 전극 (512) 은 전술한 TFT (400) 의 대응하는 전극 (406, 412) 과 각각 동일한 형상이다. 그러나, TFT (500) 는, 게이트 전극 (506) 을 포함하는 제 1 패턴된 금속층에 모두 형성되는, 커패시터 전극 (526) 및 커패시터 전극 라인 (528) 을 포함하도록 변경되었다. 커패시터 전극 (526) 은 드레인 전극 (512) 아래에 놓이며, 게이트 전극 (506) 내의 브레이크 (530) 는 커패시터 전극 (526) 을 커패시터 전극 라인 (528) 에 접속 하는 커패시터 전극 연장 (528') 을 수용한다. 비선형 표시장치를 드라이빙하는 데 사용되는 TFT 내에 커패시터를 포함하는 이유는 전술한 동시계류중인 출원 09/565,413호 및 공개 번호 2002/0106847 및 2002/0060321에 설명되어 있다. 커패시터 전극 라인 (528) 은 통상 접지에 접속된다.
게이트 전극 (506) 내의 브레이크 (530) 는 종래의 TFT 디자인에 비교하여 최상의 허용한계를 제공하기는 하지만, 게이트-화소 커패시턴스의 레지스트레이션 허용한계를 감소시킬 수 있다. 바람직하게는, 브레이크 (530) 의 크기는 게이트 전극 (506) 의 크기와 비교하여 상대적으로 작다.
최소한의 포토리소그래피 단계 및 프린팅으로 제조된 다이오드 매트릭스 표시장치 어레이
도 6a~6c 및 도 7a~7b는 본 발명의 프로세스에 의해 제조될 수 있는 다이오드 어레이를 도시한다. 이들 다이오드 어레이는 광역 다이오드-매트릭스-기반 표시장치를 제조하기 위해 저비용, 고수율 제조 프로세스에 의해 제조될 수 있다. 어떤 실시형태에서, 다이오드 어레이는 단지 하나 또는 두개의 리소그래피 단계의 사용으로 제조될 수 있다. 이 프로세스는 유리, 폴리이미드, 금속박 또는 다른 기판 재료와 양립 가능하다. 배치 (batch) 또는 롤-투-롤 프로세스가 사용될 수 있다. 어레이들은 다양한 표시장치 매체와 함께 사용될 수 있다.
도 6a, 6b는 도 6c에 도시된 도면의 x, y축을 각각 따른, 표시장치의 어드레싱을 위한 다이오드 매트릭스 백플레인 어레이에 사용되기 위해 의도된 단일 다이오드 (일반적으로 600으로 표시됨) 의 단면도이다. 다이오드 (600) 는 n/i/n 구조를 갖는다. 따라서, 각 다이오드 (600) 는 백-투-백 다이오드의 쌍, 즉 1개의 n/i 다이오드 및 1개의 i/n 다이오드를 포함하며, 그 쌍은 진성층을 공유한다. 기판 (602) 상에 제조되는 다이오드 (600) 는 패턴된 금속 1 층 (604) 및 패턴된 금속 2 층 (606) 에 의해 제공되는 금속 접촉부; 제 1 패턴된 n-도핑 무정형 규소 (n+ a-Si) 층 (608) 및 제 2 패턴된 n+ a-Si 층 (610) 에 의해 제공되는 n-형 층들; 및 바람직하게는 패턴되지 않은 진성층, 즉 비도핑된 a-Si 층 (612) 을 포함한다.
도 6c는 패턴된 금속 1 층 (604) 및 패턴된 금속 2 층 (606) 의 평면도이지만, 4개의 개별 다이오드 (600) 를 포함하는 영역을 도시한다. 패턴된 금속 2 층 (606) 은 화소 전극 (614) 을 포함한다.
바람직한 프로세스에서, 다이오드들 (600) 의 어레이는, 먼저 금속 1 층 (604) 및 그다음 n+ a-Si 층 (608) 을 금속 1 층 (604) 상에 증착함으로써 제조되며, 두 층들 모두는 기판 (602) 의 전표면 위로 연장하는 연속적인 층들로서 증착된다. 그후, 금속층 (604) 및 n+ a-Si 층 (608) 은 패턴된 금속 1 층 (604) 및 패턴된 제 1 n+ a-Si 층 (608) 을 형성하기 위하여 포토리소그래피에 의해 패턴된다. 바람직하게는 다이오드 (600) 의 금속 라인 폭은, 다이오드 (600) 의 커패시턴스 및 용량성 커플링에 의해 야기되는 화소 전극 (614) 의 전압 강하를 감소시키기 위해서 도 6c에 도시된 바와 같이 금속 1 층의 개재 (intervening) 부와 비교 하여 감소된다.
이 제 1 패턴 단계 이후에, 그 진성 a-Si 층 (612) 이 증착되고, 층 (610) 의 n+ a-Si 증착, 그후에 금속 2 층 (606) 의 증착이 이어지며, 다시 두개의 층들이 그 디바이스의 노출된 전표면 위로 연장하는 연속적인 층으로서 증착된다. 그후에 제 2 포토리소그래피 단계가 2개의 증착된 층을 패턴하여 제 2 패턴된 n+ a-Si 층 (610) 및 패턴된 금속 2 층 (606) 을 형성한다.
다른 방법으로는, 제 1 패턴 단계 및 연속적인 n+ a-Si 층 (610) 의 증착 이후에, 금속 2 층 (606) 이 프린팅 (예를 들어, 스크린 프린팅) 에 의해 이미 패턴되어 형성될 수 있다. 그 후 패턴된 금속 2 층 (606) 은 제 2 패턴된 n+ a-Si 층 (610) 을 형성하기 위하여 n+ a-Si 층의 패턴용 건식 에칭 마스크로서 사용될 수 있다. 따라서, 다이오드 (600) 는 단지 하나 또는 2개의 포토리소그래피 단계로써 형성될 수 있다.
2개의 리소그래피 단계의 사용은 단일 포토리소그래피 단계를 프린팅 단계와 결합하여 사용하는 것보다 고해상도의 영상 디멘젼을 제공한다. 따라서, 후자의 접근법이 상대적으로 저비용, 저해상도의 표시장치를 제공할 수 있음에 반하여, 전자의 접근법은 고해상도의 표시장치에 대하여 작은 다이오드를 제공할 수 있다. 어느 접근법이나 2개의 패턴 단계 사이의 비교적 쉬운 정렬을 제공할 수 있다.
도 7a는 표시장치의 어드레스용 다이오드 매트릭스 백플레인 어레이에 사용 하기 위해 의도된 단일 제 2 다이오드 (일반적으로 700으로 표시됨) 의, 도 7b의 라인 7A-7A를 따라서 본 단면도이다. 다이오드 (700) 는 i/n/i 구조를 갖고 있다. 따라서, 각각의 다이오드 (700) 는 다이오드들의 백-투-백 한쌍, 즉 1개의 i/n 다이오드 및 1개의 n/i 다이오드를 포함하며, 그 쌍은 n-형 층을 공유한다. 기판 (702) 상에 제조되는 다이오드 (700) 는 단일 패턴된 금속층 (704) 의 2개의 이격된 영역 (704A, 704B) 에 의해 제공된 금속 접촉부; 백-투-백 다이오드를 위한 2개의 진성 a-Si 부분을 제공하는 패턴된 진성 a-Si 층 (706) 의 2 개의 이격된 영역 (706A, 706B); 및 패턴된 n+ a-Si 층 (708) 을 포함한다.
도 7b는 패턴된 금속층 (704) 및 패턴된 n+ a-Si 층 (708) 의 평면도이지만, 4개의 개별 다이오드 (700) 를 포함하는 영역을 도시한다. 패턴된 금속층 (704) 은 화소 전극들 (714) 을 포함한다.
바람직한 프로세스에서, 다이오드들 (700) 의 어레이는 연속적인 n+ a-Si 층을 기판 (702) 상에 먼저 증착한 후에 이 n+ a-Si 층을 패턴하여 패턴된 n+ a-Si 층 (708) 을 형성함으로써 제조된다. 바람직하게는 패턴된 n+ a-Si 층 (708) 의 라인 폭은 백-투-백 다이오드들의 영역을 최소화함으로써 다이오드 (700) 의 커패시턴스를 감소시키기 위해 최소화된다.
이 제 1 패턴 단계 이후에, 진성 a-Si 층 (706) 및 금속층 (704) 은 연속적인 형상으로 증착될 수도 있다. 그후에, 제 2 포토리소그래피 단계가 패턴된 진성 a-Si 영역 (706A, 706B) 및 패턴된 금속 영역 (704A, 704B) 을 형성하기 위해 수행된다. 반도체 디바이스 기술분야의 당업자에게 잘 알려진 바와 같이, 진성 a-Si와의 접촉에서 옴메탈 (ohmic metal) 을 위한 재료의 선택에 주의하여야 한다.
다른 방법으로는, 진성 a-Si 층 (706) 의 형성 이후에, 패턴된 금속 영역 (704A, 704B) 이 이미 프린팅에 의해 패턴되어 형성될 수 있다. 그후에 패턴된 금속 영역 (704A, 704B) 은 진성 a-Si 층 (706A, 706B) 을 형성하기 위해 진성 a-Si 층 (706) 의 패턴을 위한 건식 에치 마스크로서 사용할 수 있다. 따라서, 다이오드 (700) 는 단지 하나 또는 2개의 포토리소그래피 단계만으로 형성될 수 있다.
다이오드 (600) 와 관련하여 전술한 바와 같이, 다이오드 (700) 의 제조에 있어서, 2 개의 포토리소그래피 단계의 사용은 프린팅 단계와의 조합으로 단일 포토리소그래피 단계를 사용하는 것보다 고해상도 특성 디멘젼을 제공할 수 있다. 따라서, 후자가 상대적으로 저비용의 저해상도 표시장치를 제공할 수 있는데 반해, 전자의 접근방법은 고해상도의 표시장치를 위하여 보다 소형의 다이오드들을 제공할 수 있다. 어느 접근방법이나 2개의 패턴 단계들간의 상대적으로 용이한 정렬을 제공할 수 있다.
도 8a, 8b는 도 6a~6c 및 도 7a~7b에 각각 도시된 백-투-백 다이오드들의 구조를 도시한 단순한 블록도이다. 도 8a는 금속 접촉부를 갖는 n/i/n 백-투-백 다이오드들의 선형 구성을 묘사하며, 도 8b는 i/n/i 백-투-백 다이오드들의 U자형 구성을 도시한다.
도 6 내지 도 8을 참조로 하여 전술한 프로세스는 전기-광학 표시장치 및 다른 응용에 사용하기 위한 쇼트키 (Schottky) 다이오드를 형성하기 위해 변경될 수 있다. 만일 2개의 n+ a-Si 층 (608, 610) 이 도 6a~6c에 도시된 다이오드로부터 생략된다면, 결과의 구조는 버티컬 쇼트키 다이오드를 형성할 것이다. 도 6a~6c를 참조로 하여 전술한 바와 같이, 쇼트키 다이오드 어레이는 소규모 다이오드들 및 고해상도 표시장치를 위한 2개의 포토리소그래피 단계 또는, 대규모 다이오드들 및 저해상도 표시장치를 위한 1개의 포토리소그래피 단계 및 1개의 스크린-프린팅 단계 중 하나를 이용하여 제조될 수 있다. 양자의 경우에 2개의 패턴 단계 사이의 정렬은 매우 용이하다.
어떤 전기-광학 재료, 예를 들어, 어떤 캡슐화된 전기영동 재료는 1개의 백-투-백 쇼트키 다이오드 구조에 의해 제공될 수 있는 것보다 큰 드라이빙 전압을 요구할 수도 있다. 그러나, 이러한 재료는 2개의 접속된 백-투-백 다이오드들을 갖는 구조에 의해 드라이빙될 수도 있다. 그러한 백-투-백 다이오드 구조는 n+ a-Si 층 (708) 을 금속 (또는 다른 도전성) 층으로 대체하여 도 7a, 7b에 도시된 구조를 변경시킴으로써 제공될 수도 있다. 또한, 그 다이오드-매트릭스 어레이는 소규모 다이오드들 및 고해상도 표시장치를 위한 2개의 포토리소그래피 단계, 또는 대규모 다이오드들 및 저해상도 표시장치를 위한 1개의 포토리소그래피 단계 및 1개의 스크린-프린팅 단계 중의 하나를 이용하여 제조될 수 있다. 양자의 경우에 있어서, 2개의 패턴 단계 사이의 정렬은 매우 용이하다. 따라서, 본 발 명은 유리, 폴리이미드 또는 금속박 기판과 양립가능한, 대규모 다이오드-매트릭스 쇼트키 다이오드 드라이빙 표시장치를 위한 저비용, 고수율 제조 프로세스를 제공할 수 있다. 다이오드 구조는 배치 또는 롤-투-롤 제조 프로세스 중의 하나에 의해 제조될 수 있다. 이렇게 생성된 다이오드-매트릭스 쇼트키 다이오드 m/i/m 어레이들은 모든 형태의 다이오드-매트릭스 표시장치들에 사용될 수 있다.
감소된 소스 라인 커플링을 갖는 백플레인 디자인
A: 스크린된 소스 라인 백플레인
전술한 바와 같이, 다른 태양에서 본 발명은 감소된 소스 라인 커플링, 즉 감소된 소스 라인-화소 전극 커플링을 갖는 백플레인 디자인을 제공한다. 이들 백플레인은 2개의 주요 형태, 즉 스크린된 소스 라인 백플레인 및 밸런스 라인 백플레인 형태이며, 필요하다면 단일 백플레인이 이들 본 발명의 태양들 모두를 사용할 수 있지만, 2개의 형태를 이후에 개별적으로 설명한다. 그러나, 우선 비교를 위해, 반사형 전기-광학 표시장치와 함께 사용할 목적으로 의도된 종래 기술의 백플레인을 도 9a~9b를 참조하여 설명한다.
도 9a는 반사형 전기-광학 표시장치와 함께 사용되도록 의도된 1개의 백플레인의 TFT (일반적으로 900으로 표시됨) 를 포함하는 통상의 단일 TFT 화소 유닛 (사실상 1개의 화소 유닛의 주요부 및 1개의 인접 화소 유닛의 비주요부) 의 평면도이며, 도 9b는 도 9a에서 라인 9B-9B을 따라 본 단면도이다. 도 9b에 잘 나타난 바와 같이, TFT (900) 는 매립형이며, 하나의 연관된 유전층 (904) 을 갖는 화소 전극 (902) 아래 매립된 구성요소들을 포함한다. TFT (900) 는 상부-게이 트 구조 및 기판 (910) 상에 형성된 제 1 패턴된 도전층을 갖고, 소스 라인 (906) 및 소스 라인 (906) 으로부터 연장하는 소스 전극 (908), 및 드레인 전극 (912) 을 포함한다. 비아 (914) 는 드레인 전극 (912) 을 화소 전극 (902) 에 접속하며, 유전층 (904) 을 통하여 통과한다.
TFT (900) 는, 선택 라인 (916), 선택 라인 (916) 으로부터 연장하는 게이트 전극 (918), 커패시터 라인 (920), 및 커패시터 라인 (920) 으로부터 연장하는 커패시터 전극 (922) 을 포함하는 제 2 패턴된 도전층을 더 포함한다. 커패시터 라인 (920) 및 커패시터 전극 (922) 은 TFT (900) 에서, 전술한 바와 같이, 도 5에 도시된 TFT (500) 의 커패시터 라인 (528) 및 커패시터 전극 (526) 이 하는 것과 본질적으로 동일한 기능을 수행한다.
TFT (900) 는 게이트 유전층 (924) (도 9b 참조) 및 소스 전극 (908) 과 드레인 전극 (912) 사이에 배치되어 TFT (900) 의 채널을 형성하는 반도체 영역 (926) 을 더 구비한다. 그러나, 또한, TFT (900) 는 선택 라인 (916) 및 소스 라인 (906) 의 오버랩 부분들 사이에 배치된 내부-금속 브리지 유전체부 (928), 및 커패시터 라인 (620) 과 소스 라인 (906) 의 오버랩 부분들 사이에 배치된 다른 내부-금속 브리지 유전체부 (930) 를 구비한다. 이들 브리지 유전체부들은 선택적이지만 바람직한데, 그것들이 소스 라인, 커패시터 라인, 및 선택 라인들의 오버랩 부분들 사이의 (도 9b에 도시된 것과 같은) 버티컬 간격을 증가시키고 이로써 이들 라인들 사이의 용량성 커플링을 감소시키기 때문이다.
도 10은 도 9a와 유사한, 도 9a, 9b를 참조로 하여 전술한 TFT (900) 와 밀 접하게 유사하지만, 본 발명에 따른 스크린된 소스 라인을 갖는 백플레인의 하나의 TFT (일반적으로 1000으로 표시됨) 를 포함하는 단일 TFT 화소 유닛의 평면도이다. TFT (1000) 의 대부분의 인티져들이 TFT (900) 의 대응하는 인티져들과 거의 동일하기 때문에, 동일한 참조번호가 부여되었으며, 더 이상의 설명은 하지 않기로 한다. 그러나, TFT (1000) 의 커패시터 라인 (1020) 은, 소스 라인 (906) 의 폭보다 약간 더 굵은 폭을 가지며 화소 전극 (902) 에 의해 커버된 소스 라인 (906) 부분의 거의 80% 위에 놓인, 도전성 부분 또는 스크린 전극 (1032) 이 거기에 공급됨으로써 변경되었다. 또한, TFT (1000) 는 TFT (900) (도 9a) 의 대응하는 브리지 유전체부 (930) 보다 실질적으로 큰 브리지 유전체부 (1030) 가 제공되어, 브리지 유전체부 (1030) 는 스크린 전극 (1032) 과 소스 라인 (906) 사이의 오버랩 영역 모두를 커버한다. 스크린 전극 (1032) 의 존재는 소스 라인 (906) 과 화소 전극 (902) 사이의 용량성 커플링을 대단히 감소시킨다.
본 발명의 스크린된 소스 라인 백플레인의 바람직한 실시형태에서, 스크린 전극은 화소 전극 아래의 소스 라인의 주요부 (통상적으로 적어도 30%, 바람직하게는 적어도 80%, 또는 더 바람직하게는 적어도 90%) 또는 전부를 커버한다. 따라서, 이 디자인을 사용함으로써, 소스 라인이 전자안정적으로 화소 전극에 커플되는 것이 적거나 거의 없고, 소스 라인과 화소 전극 사이의 커패시턴스가 감소되거나 거의 제거된다.
커버를 위해 필요하거나 바람직한 소스 라인의 프랙션은 소스 라인 용량성 커플링에 의해 야기되는 화소 전극 시프트에 대한 허용한계에 의해 지배된다. 예를 들어, 만일 용량성 커플링에 의해 야기된 전압 시프트가 화소 전극에 100mV의 전압 시프트를 야기시키고, 그러한 전압 시프트가 유도된 광학 아티팩트들을 피하기 위해 20mV 의 값 이하로 되어야 한다면, 그때는 화소 전극 아래의 소스 라인의 부분의 80%의 커버가 그런 아티팩트들을 피할 수 있는데, 이는 그러한 커버리지가 그 원래 값의 약 20% 로 용량성 커플링을 감소시키고, 따라서 용량성 전압 시프트가 대략 80%, 대략 20mV로 감소될 수 있기 때문이다. 전압 시프트들에 대한 허용한계가 20mV 대신에 50mV 였다면, 그때는 소스 라인의 대략 절반만이 스크린 전극에 의해 커버될 필요가 있다.
본 발명의 어떤 스크린된 소스 라인 백플레인은 소스 라인 커패시턴스를 증가시킬 수도 있다. 스크린 전극의 존재가 소스 라인-화소 전극 커패시턴스를 제거할 수 있거나 거의 감소시킬 수 있을지라도, 이것은 소스 라인-저장 커패시터 전극 커패시턴스를 증가시킬 수 있다. 후자의 증가는 소스 라인과 스크린 전극 사이의 유전체가 화소 전극과 소스 라인 사이의 유전체보다 얇아서, 스캔을 위한 보다 많은 전력을 요구하는 표시장치를 만들게 하기 때문에 발생한다.
B: 밸런스 라인 백플레인
전술한 바와 같이, 본 발명의 일 태양은 소스 라인/화소 전극 커플링으로 인해 전압 시프트를 감소시키기 위한 밸런스 라인을 포함하는 백플레인에 관한 것이다. 반사형 표시장치와 함께 사용하기에 적절한 밸런스 라인 백플레인들을 도 11~13을 참조하여 설명하고, 투과형 표시장치와 함께 사용하기에 적절한 밸런스 라인 백플레인은 도 15를 참조하여 설명한다.
도 11은 도 9a와 유사한, 도 9a, 9b를 참조하여 전술한 TFT (900) 와 밀접하게 유사하지만, 본 발명에 따라 밸런스 라인을 갖는 백플레인의 하나의 TFT (일반적으로 1100으로 표시됨) 를 포함하는 단일 TFT 화소 유닛의 평면도이다. TFT (1100) 의 대부분의 인티져들이 TFT (900) 의 대응하는 인티져들과 동일하므로, 동일한 참조번호가 부여되었고, 더이상의 설명은 하지 않기로 한다. 그러나, TFT (1100) 는 소스 라인 (906) 과 평행하게 놓인 밸런스 라인 (1134), 및 도 9a에 도시된 유전체부 (928, 930) 와 각각 일반적으로 유사하지만, 선택 라인 (906) 및 커패시터 라인 (920) 과, 밸런스 라인 (1134) 의 오버랩 부분들 사이에 각각 배치된 내부-금속 브리지 유전체부 (1136, 1138) 가 제공되었다.
본 발명의 바람직한 밸런스 라인 백플레인들에 있어서, 밸런스 라인은 백플레인의 각 소스 라인과 평행하다. 따라서, 각 소스 라인에 대하여, 소스 라인 전압의 함수가 되도록 전압이 선택되는 밸런스 라인이 있다.
바람직한 밸런스 라인 백플레인에서, 도 11에 도시된 것을 포함하여, 소스 라인 위에 놓인 모든 화소에 대한 화소 전극과 소스 라인 사이의 커패시턴스는 밸런스 라인과 동일한 화소 전극 사이의 커패시턴스에 의해 카운터-매치된다 (즉, 없어진다). 이 매칭은 예를 들어, 소스 라인과 동일한 형상의 밸런스 라인을 사용함으로써 달성된다. 밸런스 라인은, 대안으로는 도 11에 도시된 바와 같이 화소 트랜지스터의 소스 전극을 형성하는 어떤 돌출부 (protuberance) 를 포함하는, 소스 라인의 미러 이미지일 수 있다.
소스 라인 및 밸런스 라인의 전압 시프트에 의해 야기된 화소 전극에의 전압 시프트 △Vpar는,
Figure 112008056589601-pat00002
와 같이 표현되고, 여기서, △Vsource는 소스 라인의 전압 시프트, △Vbal은 밸런스 라인의 전압 시프트, 및 Ctotal은 화소 전극에 대한 총 커패시턴스로서 상부 평면에 대한 화소 커패시턴스, 저장 커패시턴스, 및 소스 라인들과 밸런스 라인들 등과 같은 백플레인상의 다른 컨덕터에 대한 모든 기생 커패시턴스를 포함한다. 아래에 놓인 소스 라인 및 밸런스 라인 사이의 커패시턴스가 동일할 때, 수학식 1은,
Figure 112008056589601-pat00003
와 같이 표현된다.
도 12는 도 11의 백플레인에 사용될 수도 있는, 한 세트의 소스 라인 (직선) 과 밸런스 라인 (파선) 전압들을 도시한 그래프이다. 화소 전극에 대한 기생 전압 시프트는 모든 소스 라인 전압 시프트와 동일한 양으로, 그러나 반대 방향으로 밸런스 라인 전압을 시프트함으로써 제거될 수 있다. 예를 들어, 밸런스 라인은 도 12에 도시된 바와 같이 소스 라인에 대한 리버스 전압으로 될 수 있다.
전기-광학 표시장치의 드라이빙에 대한 전력 요건은,
Figure 112008056589601-pat00004
와 같이, 다수의 항을 포함하며, 여기서, Psource는 소스 라인들을 스위칭하는데 요구되는 전력, Pselect는 선택 라인들을 스위칭하기 위한 전력, Presistive는 전기-광학 층을 통해 흐르는 전류로 인한 전력, Pdriver는 소스 라인 및 선택 라인들을 충전, 및 방전시키기 위해 요구되는 전력 이외에 드라이버들에서 흡수되는 전력이다.
고도의 레지스티브 전기-광학 매체, 예를 들어 액정 및 전기영동 매체를 사용하는 표시장치의 경우, 소스 라인들이 선택 라인들보다 자주 스위칭되기 때문에 일반적으로 전력 요건의 주요 항은 소스 라인 전력이다. 밸런스 라인들의 병합은 전력 공식에 있어서 추가적인 항을 도입하게 되며 이로써 수학식 3은,
Figure 112008056589601-pat00005
와 같고, 여기서, Pbal은 밸런스 라인들에서 소모되는 전력이다. 레지스티브 라인 손실들과 같은 추가적인 기여는 명확히 나타내지 않았다. 상기 식을 간략히 하기 위해서, Psource 및 Pbal은 동일하고, 따라서 전력 요건은,
Figure 112008056589601-pat00006
로 주어지며, 이것은 밸런스 라인들이 존재하지 않는 경우의 전력 요건의 거의 2배 이다.
도 13은 도 11에 도시된 것과 유사한, 도 11의 백플레인과 비교하여 전력 사용에 있어서 상당한 감소를 제공하는 본 발명의 제 2 밸런스 라인 백플레인의 화소 유닛의 평면도이다. 도 13의 백플레인은 소스 라인-화소 전극 커패시턴스보다 더 큰 위에 놓인 화소 전극에 대한 커패시턴스를 갖는 밸런스 라인을 포함한다.
도 13은 도 11에 도시된 밸런스 라인 (1134) 보다 더 넓은 밸런스 라인 (1334) 을 포함하는 TFT (일반적으로 1300으로 표시됨) 를 도시한다. 또한, TFT (1300) 는 밸런스 라인 (1334) 과 선택 라인 (916) 및 커패시터 라인 (920) 의 증가된 오버랩 영역들을 커버하기 위해 크기가 증가된 브리지 유전체 부분들을 포함한다. 밸런스 라인 (1334) 은 밸런스 라인 (1134) 보다 대략 4배가 큰 위에 놓인 화소 전극에 대한 커패시턴스를 갖는다. 하기와 같은 관계식에 의해,
Figure 112008056589601-pat00007
수학식 1은,
Figure 112008056589601-pat00008
와 같이 다시 재기입될 수 있다. 이 수학식 7로부터, 화소 전극 (902) 은 소스 라인 (906) 의 모든 전압 시프트에 대해, 밸런스 라인 전압이 반대 방향으로 1/4 만큼 시프트된다면, 어떤 전압 시프트도 겪지 않음을 알 수 있다. 전압 시프트 △V에 대한 용량성 에너지는,
Figure 112008056589601-pat00009
로 주어지며,
여기서 C 는 커패시턴스이다.
Cbal이 Csource와 동일한 경우에 (도 11에 도시된 것과 같은) 밸런스 라인의 스위칭에 소모되는 전력은 Cbal이 Csource의 4배인 경우 (도 13) 에 소모되는 전력의 4배이다. 밸런스 라인 커패시턴스가 후자의 경우 4배 더 크지만, 전압 시프트의 제곱은 16배가 더 작기 때문에, 이로써 밸런스 라인에서 소모되는 전력은 4배만큼 감소될 것이다. 도 13의 표시장치에 의해 소모되는 총 전력은 대략,
Figure 112008056589601-pat00010
이며,
이것은 도 11의 Cbal = Csource 인 경우에 비하여 상당한 개선이다.
이들 결론은 어떤 Cbal : Csource 의 비율에 대하여도 일반화될 수 있다. 일반적으로, 만일 Csource = rCbal이면, 바람직하게는 밸런스 라인 전압은,
Figure 112008056589601-pat00011
에 따라서 소스 전압에 의존하며, 여기서, k는 상수이다. 밸런스 라인 전력은,
Figure 112008056589601-pat00012
이 되며, 총 표시장치 전력 소모는,
Figure 112008056589601-pat00013
이 되며, 이는 큰 r 값에 대하여, 밸런스 라인이 없는 경우의 전력 소모에 매우 근접할 수 있다.
본 발명의 밸런스 라인 백플레인의 동작은 전술한 방법으로 제한되지 않으며, 여기서 밸런스 라인의 전압은 수학식 10에 나타낸 바와 같이 소스 라인 전압의 프랙션 (1/r) 이다. 소스 라인에 사용 가능한 전압에 대한 맵 (map) 을 하는 밸런스 라인에 대한 한 세트의 전압들을 선택할 수가 있다. 그후, 밸런스 라인 전압은 사용 가능한 소스 라인 전압과 밸런스 라인 전압들의 세트 사이에서 그 맵에 따라 설정된다.
예를 들어, 사용 가능한 소스 라인 전압이 0, 0.5V, 1.0V, 1.5V,…, 9.5V, 10.0V이면, r에 대하여 4 및, 밸런스 라인에 대하여 0V, -0.5V, -1.0V, -1.5V,…, -2.0V, -2.5V와 같이, 0V 와 2.5V 사이의 한 세트의 전압을 선택할 수 있다. 이로운 방법은 밸런스 라인 전압을 소스 라인 전압의 거의 -1/4로 설정하는 것이다. 따라서, 합 Vsource + 4*Vbal의 절대값이 1V를 넘지 않는다.
수학식 7로부터, 화소에 대한 기생 전압 시프트 절대값의 최대값은,
Figure 112008056589601-pat00014
와 같고, 밸런스 라인이 없는 경우의 최대 기생 전압 시프트는,
Figure 112008056589601-pat00015
와 같다.
이런 식으로 밸런스 라인의 사용은 단지 적당한 비용만으로 소스 라인 및 밸런스 라인 커플링으로부터의 최대 기생 전압을 10배 만큼 감소시킨다.
*이런 방식은 다수의 방법들, 및 소스 라인-화소 커패시턴스 대 밸런스 라인-화소 커패시턴스의 다수의 비율들로 일반화될 수 있다. 총 표시장치 전력 요건과 소스 라인 커플링에 의해 야기된 화소에의 최대 기생 전압 시프트의 감소 사이에 절충이 있을 수 있다.
투과형 표시장치와 함께 사용하기 위해 채용된 본 발명의 밸런스 라인 백플레인을 설명하기에 앞서, 그러한 투과형 표시장치와 함께 사용하기 위한 종래의 백플레인을 도 14를 참조하여 비교의 방식으로 설명한다.
도 14는 도 9a와 유사한, 1개의 화소 전극 (1402) 을 포함하는 투과형 표시장치의 통상의 단일 TFT 화소 유닛의 평면도이다. TFT (일반적으로 1400으로 표시됨) 는 바텀 게이트 구조를 갖고, 소스 라인 (1406), 소스 라인 (1406) 으로부터 연장하는 소스 전극 (1408), 및 화소 전극 (1402) 의 아래에 놓이는 드레인 전극 (미도시) 을 포함하는 제 2 패턴된 도전층을 포함한다.
TFT (1400) 는 선택 라인 (1416), 선택 라인 (1416) 으로부터 연장하는 게이트 전극 (1418), 커패시터 라인 (1420), 및 커패시터 라인 (1420) 을 가로질러 연장하는 커패시터 전극 (1422) 을 포함하는, 제 1 패턴된 도전층을 더 포함한다. TFT (1400) 는 선택 라인 (1416) 및 소스 라인 (1406) 의 오버랩 부분들 사이에 배치된 내부-금속 브리지 유전체부 (1428), 및 커패시터 라인 (1420) 과 소스 라인 (1406) 의 오버랩 부분들 사이에 배치된 다른 내부-금속 브리지 유전체부 (1430) 를 더 포함한다.
도 14로부터, 소스 라인 (1406) 과 화소 전극 (1402) 이 동일 평면 (도 14의 평면) 에 놓이기 때문에, TFT (1400) 의 용량성 커플링은 소스 라인과 위에 놓인 화소 전극 사이에 존재하지 않으며, 동일 평면내의 소스 라인과 화소 전극 사이의 "측면에" 존재함을 알 수 있다. 즉, 도 9에서 소스 라인/화소 전극 커플링으로 인한 전기력선은 도 9의 평면에 수직하게 "버티컬하게" 연장하는 반면, 도 14에서 소스 라인/화소 전극 커플링으로 인한 전기력선은 도 14의 평면에 "수평하게" 연장한다.
도 15는 도 14와 유사한, 도 14를 참조하여 전술한 TFT (1400) 와 매우 유사하지만, 본 발명에 따른 밸런스 라인을 갖는 백플레인의 하나의 TFT (일반적으로 1500으로 표시됨) 를 포함하는 단일 TFT 화소 유닛의 평면도이다. TFT (1500) 의 대부분의 인티져가 TFT (1400) 의 대응하는 인티져들과 동일하므로, 동일한 참조 번호가 부여되었고 더 이상의 설명은 하지 않는다. 그러나, TFT (1500) 는 소스 라인 (1406) 과 평행하게 놓이는 밸런스 라인 (1534), 및 도 14에 도시된 유전체부 (1428, 1430) 와 각각 일반적으로 유사하지만 밸런스 라인 (1534) 과 선택 라인 (1406) 및 커패시터 라인 (1420) 과의 각 오버랩 영역들 사이에 배치되는 내부-금속 브리지 유전체부 (1536, 1538) 를 포함한다.
도 15에 도시된 투과형 표시장치에서, 소스 라인 (1406) 은 화소 전극 (1402) 과 동일한 평면에 놓인다. 인접한 화소 전극들의 각각의 열에 부가된 밸런스 라인 (1534) 은 동일 평면에 놓인다. 각 화소 전극들 (1402) 의 열에 인접한 소스 라인 (1406) 과 밸런스 라인 (1534) 모두는 그 열 내에서 화소 전극들과 함께 커패시턴스를 갖는다. 전술한 방식을 이용하여, 밸런스 라인들이 제공되지 않은 종래의 백플레인과 비교해서, 인접한 소스 라인에 대한 이들 화소 전극들의 용량성 커플링으로 인해 화소 전극들 (1402) 에의 최대 전압 시프트를 감소시키기 위하여 전압들이 밸런스 라인들 (1534) 에 인가될 수 있다.
밸런스 라인 백플레인용 드라이버
본 발명의 밸런스 라인 백플레인들에서 실제로 사용되는 밸런스 라인들은 소스 라인들처럼 드라이버들에 의해 드라이빙될 필요가 있다. 여기에 설명된 바와 같이, 밸런스 라인들의 공급은 표시장치의 액티브 영역에 피드될 필요가 있는 소스 드라이버 출력의 수를 배가시킬 수 있다. 소스 드라이버 출력들의 수의 배가는 소스 드라이버의 비용이 상당히 증가한다는 것을 의미할 수 있다.
그러나, 실제상 소스 라인들은 물론 밸런스 라인들을 드라이빙하기 위한 드라이버의 디자인의 추가 비용은 클 필요가 없다. 예를 들어, 소스 라인에 인가되는 전압과 그것에 연관된 밸런스 라인에 인가된 전압 사이의 상관관계를 이용할 수 있다. 통상적으로 포지티브 전압이 소스 라인에 인가되면 (상부 평면 전압은 0으로 가정), 네거티브 전압이 연관된 밸런스 라인에 인가될 필요가 있으며, 그 역 또한 그러하다.
예를 들어, 특정 소스 라인으로의 출력은, 하나는 포지티브 전압을 제공하고 다른 하나는 네거티브 전압을 제공하는, 2개의 디지털-투-아날로그 변환기 (DAC's)로부터 선택될 수 있다. 만일 포지티브 DAC가 소스 라인을 드라이빙하기 위해 사용되면, 네거티브 DAC가 밸런스 라인을 드라이빙하기 위해 사용가능하며, 그 역또한 그러하다. 이런식으로, (밸런스 라인을 갖지 않는 종래 기술의 표시장치에서 이미 종종 언급된) 한 쌍의 DAC's이 소스 라인과 그것에 연관된 밸런스 라인 모두를 드라이빙하는 데 사용될 수 있다. 따라서, 백플레인에 밸런스 라인들을 부가하는데 드는 추가적인 비용은 2개의 DAC's의 각각으로부터 소스 라인들 및 밸런스 라인들로 회로를 라우팅하는 것에 연관된 것과 밸런스 라인들을 위한 추가의 출력 패드에 한정될 수 있다. 고전압 드라이버에 있어 종종 그러하듯이, 드라이버의 크기가 패드 제한적이 아니라면, 추가적인 출력 패드는 드라이버 비용을 크게 증가시키지 않을 수 있다.
도 16 내지 도 20은 본 발명의 바람직한 밸런스 라인 드라이버들 (즉, 소스 라인들과 밸런스 라인 모두를 드라이빙하는) 을 도시한다. 이들 바람직한 드라이버들은 전술한 본 발명의 바람직한 밸런스 라인 백플레인을 드라이빙하는데 유용할 수도 있다.
도 16은 소스 라인들 (1602) 과 밸런스 라인들 (1604) 을 갖는 액티브 매트릭스 표시장치의 부분 (1600) 의 개략 블록도이다. 모든 소스 라인 (1602) 은 하나의 밸런스 라인 (1604) 과 연관되어 있다 (쌍으로 되어있다).
전술한 바와 같이, 밸런스 라인들을 드라이빙하는 바람직한 방법들은 통상적으로 밸런스 라인과 연관된 소스 라인에 포지티브 전압이 인가될 때마다 밸런스 라인에 네거티브 전압이 인가될 것을 필요로 하며, 밸런스 라인과 연관된 소스 라인에 네거티브 전압이 인가될 때마다 밸런스 라인에 포지티브 전압이 인가될 것을 필요로 한다. 예를 들어, 도 12를 참조하여 전술한 바와 같이, 소스 라인들과 밸런스 라인들이 그들의 열에서 화소 전극들에 대하여 동일한 커패시턴스를 갖는다면, 밸런스 라인 전압은 소스 라인 전압과 역으로 될 것이다.
소스 라인들과 밸런스 라인들 모두를 드라이빙하는 어떤 바람직한 밸런스 라인 드라이버는 각각의 소스 라인 및 밸런스 라인 쌍을 드라이빙하기 위하여 드라이버 출력부에서 동일한 디지털-투-아날로그 변환기 (DAC) 를 사용한다. 이런 형 태의 일부 드라이버들을 도 18 내지 20을 참조하여 설명한다.
도 17은 2개의 출력 DAC's (1702, 1704) 를 포함하며 출력 공유를 제공하지 않는 드라이버의 일부의 개략 블록도이다. 2개의 전압 레일들, 및 선택적으로 0V와 같은 더 많은 중간 전압들이, 소스 라인 (1604) (도 16) 에 필요한 전압 크기의 디지털 표현 (1706) 과 이 전압에 필요한 극성을 나타내는 사인 비트 (1708) 와 함께, 각각의 DAC (1702, 1704) 로 피드된다. 편의상, 상부 평면 전압은 0V로 가정하고, 최소 및 최대 출력 전압은 Vmin 및 Vmax로 나타내었다. Vmin은 0보다 작으며, Vmax는 0보다 크다. 모든 소스 라인 및 밸런스 라인 (1602, 1604) 에 대하여 출력 DAC 가 요구될 수 있으며, 밸런스 라인들 (1604) 을 드라이빙하기 위한 추가적인 드라이버 비용이 현실화될 수 있다.
DAC (1702) 는 제 1 소스 라인에 Vmin 및 Vmax 사이의 전압을 공급하고, DAC (1702) 는 제 1 밸런스 라인에 Vmin 및 Vmax 사이의 다른 전압을 공급한다. 이런 구조는 각각의 소스 라인 및 밸런스 라인 (1602, 1604) 에 대하여 반복된다.
도 18은 출력 DAC 공유를 사용하는 본 발명의 제 2 드라이버의 일부 (일반적으로 1800으로 표시됨) 의 블록도이다. 드라이버 (1800) 는 2개의 하프-레인지 DAC's, 즉 네거티브 출력 DAC (1802) 및 포지티브 출력 DAC (1804) 로 나뉘는 하나의 출력 DAC를 포함한다. 이들 하프-레인지 DAC's (1802, 1804) 각각은 소스 라인 (S1) 에 인가되는 전압의 크기를 나타내는 n-비트 디지털 전압 신호 (1806) 를 수신하는 제 1 입력을 갖고, 그 소스 라인 (S1) 에 인가되는 전압의 극성을 나 타내는 사인 비트 (1808) 를 수신하는 제 2 입력을 갖는다. 또한, 이들 하프-레인지 DAC's (1802, 1804) 각각은 0V를 수신하는 하나의 입력 및 최소 출력 전압 및 최대 출력 전압 중 하나를 수신하는 또다른 입력을 갖고, 도 18에 도시된 바와 같이, 네거티브 출력 DAC (1802) 는 최소 출력 전압 (Vmin) 을 수신하고, 포지티브 출력 DAC (1804) 는 최대 출력 전압 (Vmax) 을 수신한다. 하프-레인지 DAC's (1802, 1804) 의 각각은 단일 출력을 가지며, 이들 출력들은 리버싱 스위치 (1810) 의 입력들을 분리하기 위하여 접속되어 있고, 이 스위치 (1810) 는 연관된 소스 라인과 밸런스 라인들 (S1, B1) 의 쌍에 각각 접속된 2개의 출력을 갖는다. 리버싱 스위치 (1810) 는 DAC (1802) 로부터의 출력이 S1에 접속되고, DAC (1804) 로부터의 출력이 B1에 접속되는 제 1 위치와, DAC (1802) 로부터의 출력이 B1에 접속되고, DAC (1804) 로부터의 출력이 S1에 접속되는 제 2 위치를 갖는다. 스위치 (1810) 의 위치는 스위치 (1810) 의 제 3 입력에 피드되는 사인 비트 (1808) 에 의해 제어된다.
전자분야의 당업자에게 자명한 바와 같이, DAC (1802) 는 네거티브 전압을 출력하고, DAC (1804)는 포지티브 전압을 출력한다. DAC's (1802, 1804) 는 디지털 전압 신호 (1806) 를 수신하고, 선정된 네거티브 전압 및 포지티브 전압을 각각 제공한다. DAC's (1802, 1804) 로부터의 2개의 출력은 스위치 (1810) 를 통하여 소스 라인 (S1) 및 밸런스 라인들 (B1) 에 라우트되고, 이것은 사인 비트가 적절히 설정되면 DAC (1804) 로부터의 포지티브 출력 전압을 소스 라인 (S1) 으로 보내고, DAC (1802) 로부터의 네거티브 출력 전압을 대응하는 밸런스 라인 (B1) 으로 보낸다. 만일 사인 비트가 리버스되면, 그때는 포지티브 전압이 밸런스 라인 (B1) 으로 보내지고, 네거티브 전압이 소스 라인 (S1) 으로 보내진다.
도 19는 도 18과 유사한, 본 발명의 제 3 드라이버의 일부 (일반적으로 1900으로 표시됨) 의 블록도이며, 도 18에 도시된 제 2 드라이버 (1800) 와 매우 유사하다. 드라이버 (1900) 의 대부분의 구성요소는 드라이버 (1800) 의 대응하는 구성요소와 동일하므로, 드라이버 (1900) 의 구성요소에는 동일한 참조번호를 부여하였으며 더이상의 설명은 하지 않기로 한다. 그러나, 드라이버 (1900) 는 디지털 전압 신호 (1806) 의 소스와 DAC's (1802, 1804) 의 제 1 입력들 사이에 각각 개재되는 2개의 개별 디지털 프로세서 (1912, 1914) 를 포함한다. 디지털 프로세서 (1912, 1914) 는 밸런스 라인 (B1) 이 소스 라인 전압의 맵핑에 의해 결정되는 전압을 수신하도록 허락하며, 이 맵핑은 프로세서 (1912, 1914) 내에 포함된 소프트웨어에 의해 제어된다.
전술한 바와 같이, 디지털 전압 신호 (1806) 는 디지털 프로세서 (1912, 1914) 의 입력들로 보내지고, 프로세서들은 또한 그 사인 비트 (1808) 를 수신한다. 0의 사인 비트는 네거티브 전압이 소스 라인 (S1) 으로 보내지는 것을 나타내고, 1의 사인 비트는 포지티브 전압이 소스 라인 (S1) 으로 보내지는 것을 나태내는 것으로 가정하라. 프로세서 (1912) 는 사인 비트 (1808) 가 0인 경우에 n-비트 디지털 전압 신호 (1806) 를 출력한다. 만약 사인 비트 (1808) 가 1로 선택되면, 프로세서 (1912) 는 밸런스 라인 전압을 소스 라인 전압으로 맵핑하는 데 적합한 변경된 디지털 전압을 출력한다.
프로세서 (1914) 는 사인 비트 (1808) 의 컴플리먼트를 가지고 유사한 방식으로 동작한다. 사인 비트가 0이라면, 프로세서 (1914) 는 디지털 전압 신호 (1806) 를 출력한다. 만일 사인 비트가 1로 설정되면, 프로세서 (1914) 는 밸런스 라인 전압을 소스 라인 전압으로 맵핑하는 데 적합한 변경된 디지털 전압을 출력한다.
도 20은 도 18, 19와 유사한, 본 발명의 제 4 드라이버의 일부 (일반적으로 2000으로 표시됨) 의 블록도이다. 드라이버 (2000) 는 DAC's (1802, 1804), 리버싱 스위치 (1810), 및 디지털 전압 신호 (1806) 와 사인 비트 (1808) 의 소스들을 포함하며, 이들 모두는 전술한 드라이버 (1800, 1900) 의 대응하는 구성요소와 거의 동일하다. 그러나, 드라이버 (2000) 는 전압들의 크기를 특정하는 개별 입력 신호들이 소스 라인 및 밸런스 라인들 (S1, B1) 에 각각 인가되도록 디자인된다.
이런 목적을 위하여, 드라이버 (2000) 는 디지털 밸런스라인 신호 (2016) 를 수신하도록 배열된다. 디지털 소스 라인 신호 및 밸런스 라인 신호 (1806, 2016) 는 DAC's (1802, 1804) 의 입력들에 접속된 2개의 개별 출력들을 갖는 입력 리버싱 스위치 (2018) 의 개별 입력들로 피드된다. 이 스위치 (2018) 는 소스 전압 신호 (1808) 가 DAC (1802) 에 접속되고 밸런스 전압 신호 (2016) 가 DAC (1804) 에 접속되는 제 1 위치, 및 이들 접속들이 리버스되는 제 2 위치를 갖는다. 리버싱 스위치 (2018) 의 위치는 사인 비트 (1808) 에 의해 제어된다.
사인 비트가 네거티브 소스 라인 전압을 위해 설정되면, 리버싱 스위치 (2018) 는 그것의 제 1 위치로 설정되고, 소스 라인 전압 신호 (1806) 는 네거티브 출력 DAC (1802) 로 전달된다. 이런 경우에, 또한, (출력) 리버싱 스위치 (1810) 는 그것의 제 1 위치로 설정되어, 네거티브 출력 DAC (1802) 으로부터의 출력이 소스 라인 (S1) 으로 보내진다. 따라서, 이런 경우에, 밸런스 라인 전압 신호 (2016) 가 포지티브 출력 DAC (1804) 로 보내지고, 포지티브 출력 DAC (1804) 로부터의 출력은 출력 리버싱 스위치 (1810) 에 의해 밸런스 라인 (B1) 으로 라우트된다.
명백히, 사인 비트가 포지티브 소스 라인 전압을 나타내며 그것의 다른 값으로 보내지면, 리버싱 스위치 (2018, 1810) 모두는 그들의 제 2 위치로 설정되고, 소스 라인 전압 신호 (1806) 는 포지티브 출력 DAC (1804) 로 전달되고, 이 DAC (1804) 로부터의 출력은 스위치 (1810) 에 의해서 소스 라인 (S1) 으로 전달되고, 반면 밸런스 라인 신호 (2016) 는 네거티브 출력 DAC (1802) 로 전달되고, 이 DAC (1802) 로부터의 출력은 밸런스 라인 (B1) 으로 전달된다.
도 1a는 종래의 박막 트랜지스터 (TFT) 의 게이트 전극과 연관된 선택 라인을 형성하는 제 1 패턴된 금속 층의 평면도이다.
도 1b는 도 1a에 도시된 금속 층을 병합하는 종래의 TFT의 평면도이다.
도 1c는 도 1b의 1C-1C선에 따른 단면도이다.
도 2a는 본 발명의 레지스트레이션-허용 트랜지스터 (TFT) 의 게이트 전극과 연관된 선택 라인을 형성하는 제 1 패턴된 금속 층의 평면도이다.
도 2b는 도 2a에 도시된 제 1 패턴된 금속층을 병합하는 본 발명의 레지스트레이션-허용 TFT의 평면도이다.
도 2c는 도 2b의 2C-2C선에 따른 단면도이다.
도 3a는 본 발명의 제 2 레지스트레이션-허용 TFT의 게이트 전극 및 연관된 선택 라인을 형성하는 제 1 패턴된 금속 층의 평면도이다.
도 3b는 도 3에 도시된 제 1 패턴된 금속층을 병합하는 본 발명의 제 2 레지스트레이션-허용 TFT의 평면도이다.
도 3c는 도 3b의 3C-3C선에 따른 단면도이다.
*도 4a는 본 발명의 제 3 레지스트레이션-허용 TFT의 게이트 전극 및 연관된 선택 라인을 형성하는 제 1 패턴된 금속층의 평면도이다.
도 4b는 도 4a에 도시된 제 1 패턴된 금속층을 병합하는 본 발명의 제 3 레지스트레이션-허용 TFT의 평면도이다.
도 4c는 도 4b의 4C-4C선에 따른 단면도이다.
도 5는 커패시터를 제외하고는 도 4a~4c에 도시된 것과 일반적으로 유사한 본 발명의 제 4 레지스트레이션-허용 TFT의 평면도이다.
도 6a, 6b는 (도 6c에 도시된 바와 같이) 본 발명의 프로세스에 의해 생산된 다이오드 매트릭스 백플레인의 x, y 축을 각각 따라서 본 단면도이다.
도 6c는 도 6a, 6b에 도시된 다이오드 매트릭스 백플레인의 평면도이다.
도 7a는 (도 7b에 도시된 바와 같은) 본 발명의 프로세스에 의해 생산된 제 2 다이오드 매트릭스 백플레인의 x축을 따라서 본 단면도이다.
도 7b는 도 7a에 도시된 제 2 다이오드 매트릭스 백플레인의 평면도이다.
도 8a는 도 6a~6c에 도시된 n/i/n 백-투-백 다이오드의 구조의 블록도이다.
도 8b는 도 7a, 7b에 도시된 i/n/i 백-투-백 다이오드의 구조의 블록도이다.
도 9a는 다양한 구성요소를 화소 전극 아래에 매립하는 반사형 액티브 매트릭스 종래 표시장치의 통상적인 TFT 화소 유닛의 평면도이다.
도 9b는 도 9a의 9B-9B선에 따른 단면도이다.
도 10은 도 9a와 유사한, 본 발명의 스크린된 소스 라인 백플레인의 TFT 화소 유닛의 평면도이다.
도 11은 도 9a와 유사한, 본 발명의 제 1 밸런스 라인 백플레인의 TFT 화소 유닛의 평면도이다.
도 12는 도 11에 도시된 제 1 밸런스 라인 백플레인의 동작동안 소스 라인과 밸런스 라인에 인가된 전압의 시간에 따른 변화를 도시한 그래프이다.
도 13은 도 11과 유사한, 밸런스 라인이 소스 라인보다 폭이 두꺼운, 본 발명의 제 2 밸런스 라인 백플레인의 TFT 화소 유닛의 평면도이다.
도 14는 도 9a와 유사한, 투과형 액티브 매트릭스 종래 표시장치의 통상적인 TFT 화소 유닛의 평면도이다.
도 15는 도 14와 유사한, 투과형 표시장치에서의 사용이 의도된 본 발명의 제 3 밸런스 라인 백플레인의 평면도이다.
도 16은 본 발명의 액티브 매트릭스 밸런스 라인 백플레인의 일부의 블록도이다.
도 17은 도 16에 도시된 액티브 매트릭스 밸런스 라인 백플레인을 드라이빙하기 위해 사용가능한 본 발명의 제 1 드라이버의 개략 블록도이다.
도 18은 일반적으로 도 17과 유사한, 포지티브 및 네거티브 출력 디지털/아날로그 변환기를 사용하는 본 발명의 제 2 드라이버의 개략 블록도이다.
도 19는 일반적으로 도 18과 유사한, 디지털 프로세서를 사용하는 본 발명의 제 3 드라이버의 개략 블록도이다.
도 20은 일반적으로 도 19와 유사한, 개별 소스 라인 및 밸런스 라인 입력들을 허용하는 본 발명의 제 4 드라이버의 개략 블록도이다.

Claims (8)

  1. 전기-광학 표시장치용 백플레인 (1000) 으로서,
    소스 라인 (906), 트랜지스터 (908, 918, 912), 및 상기 트랜지스터 (908, 918, 912) 를 통하여 상기 소스 라인 (906) 에 접속되고 오버랩 영역을 형성하기 위하여 상기 소스 라인 (906) 의 일부 위로 연장하는 화소 전극 (902) 을 구비하며,
    상기 소스 라인 (906) 과 상기 화소 전극 (902) 사이에서 상기 소스 라인 (906) 과 상기 화소 전극 (902) 에 직접적으로 접속되지 않도록 배치되고 상기 소스 라인/화소 전극 커패시턴스를 감소시키는 도전부 (1032) 를 갖는 것을 특징으로 하는 백플레인.
  2. 제 1 항에 있어서,
    상기 도전부 (1032) 는 상기 오버랩 영역의 80 % 이상을 덮도록 연장하는, 백플레인.
  3. 제 1 항에 있어서,
    상기 화소 전극 (902) 중 하나 이상 및 상기 화소 전극 (902) 에 직접적으로 접속된 상기 트랜지스터의 전극 (912) 과 커패시터를 형성하는 커패시터 전극 (922) 을 더 구비하고,
    상기 도전부 (1032) 는 상기 캐패시터 전극 (922) 에 접속되는, 백플레인.
  4. 제 3 항에 있어서,
    상기 트랜지스터의 드레인 전극 (912) 은 상기 화소 전극 (902) 에 접속되고,
    상기 백플레인 (1000) 은 상기 드레인 전극 (912) 과 상기 화소 전극 (902) 사이에 배치되는 유전층 (904), 및 상기 드레인 전극 (912) 으로부터 상기 화소 전극 (902) 으로 상기 유전층 (904) 을 통과하여 연장하는 도전 비아 (914) 를 더 구비하고,
    상기 커패시터 전극 (922) 은 상기 드레인 전극 (912) 과 커패시터를 형성하는, 백플레인.
  5. 제 1 항에 기재된 백플레인;
    상기 백플레인 (1000) 상에 배치되고 상기 화소 전극 (902) 을 커버하는 전기-광학 매체의 층; 및
    상기 화소 전극 (902) 으로부터 상기 전기-광학 매체의 층의 반대면에 배치되는 전방 전극을 포함하는, 전기-광학 표시장치.
  6. 제 5 항에 있어서,
    상기 전기-광학 매체는 회전 이색성 (bichromal) 멤버 또는 일렉트로크로믹 (electrochromic) 매체인, 전기-광학 표시장치.
  7. 제 5 항에 있어서,
    상기 전기-광학 매체는 전기영동 매체인 것을 특징으로 하는 전기-광학 표시장치.
  8. 제 7 항에 있어서,
    상기 전기-광학 매체는 캡슐화된 전기영동 매체인 것을 특징으로 하는 전기-광학 표시장치.
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