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KR100894098B1 - 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 - Google Patents

빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 Download PDF

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KR100894098B1
KR100894098B1 KR1020070042845A KR20070042845A KR100894098B1 KR 100894098 B1 KR100894098 B1 KR 100894098B1 KR 1020070042845 A KR1020070042845 A KR 1020070042845A KR 20070042845 A KR20070042845 A KR 20070042845A KR 100894098 B1 KR100894098 B1 KR 100894098B1
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김태윤
김용수
이승룡
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주식회사 하이닉스반도체
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Abstract

본 발명의 불휘발성 메모리소자는, 기판과, 기판 위에 배치되는 터널링층과, 터널링층 위에 배치되는 전하트랩층과, 전하트랩층 위에 배치되는 리텐션 특성 향상을 위한 절연층과, 절연층 위에 배치되어 전하의 이동을 차단하는 차폐층과, 그리고 차폐층 위에 배치되는 컨트롤게이트전극을 구비한다.
불휘발성 메모리소자, 전하트랩층, 소거속도, 리텐션특성

Description

빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성 메모리소자 및 그 제조방법{Nonvolatile memory device having fast erase speed and improoved retention charactericstics, and method of fabricating the same}
도 1은 일반적인 MANOS 구조의 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 3a 및 도 3b는 종래 및 본 실시예에 따른 불휘발성 메모리소자의 전하트랩층에서의 원자의 종류 및 양을 분석한 AES 결과를 각각 나타내 보인 그래프들이다.
도 4 내지 도 6는 도 2의 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 8 내지 도 10은 도 7의 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 11a 내지 도 11c는 종래 및 본 실시예에 따른 불휘발성 메모리소자의 전 하트랩층에서의 원자의 종류 및 양을 분석한 XPS 결과를 나타내 보인 그래프들이다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단면도이다.
본 발명은 메모리소자 및 그 제조방법에 관한 것으로서, 특히 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로 데이터를 저장하기 위해 사용되는 반도체 메모리소자들은 휘발성(volatile) 및 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자들은, 전원공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자들은 전원공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드, 및 그 밖의 다른 응용장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 전력 사용이 요구되는 상황에서 불휘발성 메모리소자들이 폭넓게 사용된다.
통상적으로 불휘발성 메모리소자의 셀 트랜지스터는 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 게이트절연막, 플로팅게이트전극, 게이트간 절연막 및 컨트롤게 이트전극을 포함한다. 그러나 이와 같은 적층된 게이트 구조로는 집적도 증가에 따른 여러 간섭(interference)으로 인하여 소자의 집적도를 증가시키는데 한계를 나타내고 있다. 따라서 최근에는 전하트랩층을 갖는 불휘발성 메모리소자에 대한 관심이 점점 증대되고 있다.
전하트랩층을 갖는 불휘발성 메모리소자는, 내부에 채널영역을 갖는 기판, 터널링층(tunneling layer), 전하트랩층(charge trapping layer), 차폐층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층되는 구조를 갖는 것이 일반적이다. 그러나 최근에는 컨트롤게이트전극 내의 전자가 백워드 터널링(backward tunneling)되는 것을 억제하기 위하여, 차폐층으로서 알루미늄옥사이드(Al2O3)막과 같은 고유전율(high-k)의 절연막을 사용하고, 컨트롤게이트전극으로서 일함수(work function)가 충분히 큰 금속게이트를 사용하는 구조가 제안되고 있다. 때때로 이와 같은 구조는 MANOS(Metal-Alumina-Nitride-Oxide-Silicon)로 표현되기도 한다.
도 1은 일반적인 MANOS 구조의 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 1을 참조하면, 실리콘기판과 같은 기판(100) 위에 터널링층으로서의 터널절연막(110)이 배치된다. 반도체기판(100)에는 소스/드레인영역과 같은 불순물영역(102)이 상호 일정간격 이격되도록 배치된다. 불순물영역(102) 사이에는 채널영역(104)이 배치된다. 터널절연막(110)은 채널영역(104) 위에 배치된다. 터널절연막(110) 위에는 전하트랩층으로서 실리콘나이트라이드막(120)이 배치된다. 그 위에 는 차폐층으로서 알루미늄옥사이드(Al2O3)막(130)이 배치되고, 알루미늄옥사이드(Al2O3)막(130) 위에는 컨트롤게이트전극으로서 금속전극막(140)이 배치된다.
이와 같은 구조의 불휘발성 메모리소자의 동작을 설명하면, 먼저 금속전극막(140)이 양으로 대전되고, 불순물영역(102)에 적절한 바이어스가 인가되면, 기판(100)으로부터의 열전자들(hot electrons)이 전하트랩층인 실리콘나이트라이드막(120)의 트랩 사이트(trap site) 안으로 트랩된다. 이것이 메모리 셀에 쓰거나(writing), 또는 메모리 셀을 프로그램하는(programming) 동작이다. 마찬가지로 금속전극막(140)이 음으로 대전되고, 불순물영역(102)에 적절한 바이어스가 인가되면, 기판(100)으로부터의 홀들(holes)도 전하트랩층인 실리콘나이트라이드막(120)의 트랩 사이트로 트랩된다. 이에 따라 트랩된 홀들이 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합한다. 이것이 프로그램된 메모리셀을 소거시키는(erasing) 동작이다.
그런데 이와 같은 MANOS 구조의 불휘발성 메모리소자의 경우, 적층된 게이트구조에 비하여 소거동작의 속도가 느리다는 단점을 나타낸다. 따라서 최근에는 이와 같은 단점을 극복하기 위하여, 전하트랩층으로서 실리콘(Si)과 나이트라이드(N)의 비율이 3:4인 스토이키오메트릭(stoichiometric) 실리콘나이트라이드(Si3N4)막과, 그 위에 실리콘(Si)과 나이트라이드(N)의 비율이 1:1인 실리콘-리치(Si-rich) 나이트라이드막이 적층된 이중층의 구조를 채용하고자 하는 시도가 이루어지고 있다. 이는 소자의 소거 속도가 실리콘(Si)과 나이트라이드(N)의 비에 의존적인데, 구체적으로 Si/N의 값이 커질수록 소거속도가 증가하기 때문이다. 그런데 Si/N의 값이 커지면 소거속도는 증가시키지만, 소거속도와 리텐션(retention) 특성과의 트레이드-오프(trade-off) 관계로 인하여 리텐션 특성은 열화된다.
본 발명이 이루고자 하는 기술적 과제는, 빠른 소거속도를 가지면서 향상된 리텐션 특성을 갖는 불휘발성 메모리소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 불휘발성 메모리소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 불휘발성 메모리소자는, 기판; 상기 기판 위에 배치되는 터널링층; 상기 터널링층 위에 배치되는 전하트랩층; 상기 전하트랩층 위에 배치되는 리텐션 특성 향상을 위한 절연층; 상기 절연층 위에 배치되어 전하의 이동을 차단하는 차폐층; 및 상기 차폐층 위에 배치되는 컨트롤게이트전극을 구비한다.
상기 절연층은 산화층 또는 나이트라이드층일 수 있다.
상기 전하트랩층은 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조를 포함할 수 있다.
상기 절연층은 산화층으로 이루어지고, 상기 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 전하트랩층의 실리콘과 나이트라이드 비는 3:4 내지 1:1일 수 있다.
상기 절연층은 산화층으로 이루어지고, 상기 산화층은 실리콘 옥시나이트라이드막을 포함할 수 있다.
상기 실리콘 옥시나이트라이드막은 1 내지 10Å의 두께를 가질 수 있다.
상기 차폐층은 알루미늄산화막을 포함하고 상기 컨트롤게이트전극은 금속막을 포함할 수 있다.
상기 절연층은 나이트라이드층으로 이루어질 수도 있고, 상기 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 전하트랩층의 실리콘과 나이트라이드 비는 0.85:1 내지 2:1일 수 있다.
상기 절연층은 나이트라이드층으로 이루어질 수도 있고, 상기 나이트라이드층은 스토이키오메트릭 실리콘나이트라이드막을 포함할 수 있다.
상기 스토이키오메트릭 실리콘나이트라이드막의 두께는 1 내지 10Å일 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 전하트랩층을 형성하는 단계; 상기 전하트랩층 위에 리텐션 특성 향상을 위한 절연층을 형성하는 단계; 상기 절연층 위에 전하의 이동을 차단하는 차폐층을 형성하는 단계; 및 상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함한다.
상기 전하트랩층은 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조로 형성할 수 있다.
상기 절연층은 1 내지 10Å의 두께로 형성할 수 있다.
상기 절연층은 상기 전하트랩층의 상부에 대한 산화공정에 의해 산화층으로 형성할 수 있다.
상기 산화공정은 산소(O2) 분위기에서 대략 600 내지 950℃의 온도 및 대략 10 내지 60초의 시간동안의 급속열처리를 사용하여 수행할 수 있다.
상기 절연층은 나이트라이드층으로 형성하되, 상기 전하트랩층의 상부에 대한 질화공정을 수행하여 스토이키오메트릭 실리콘나이트라이드막으로 형성할 수 있다.
상기 질화공정은, NH3 분위기에서 대략 600 내지 950℃의 온도 및 대략 10 내지 60초의 시간동안의 급속열처리를 수행하는 단계; 및 상기 급속열처리를 수행한 후에 동일 온도 및 시간 조건으로 진공상태의 N2 분위기에서 급속열처리를 수행하여 표면을 안정화시키는 단계를 포함할 수 있다.
상기 질화공정은 플라즈마 질화방법을 사용하여 수행할 수도 있다.
상기 차폐층은 알루미늄산화막으로 형성하고 상기 컨트롤게이트전극은 금속막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단 면도이다.
도 2를 참조하면, 본 실시예에 따른 불휘발성 메모리소자는, 기판(200) 위에서 순차적으로 배치되는 터널링층(210), 전하트랩층(220), 리텐션 특성 향상을 위한 산화층(230), 차폐층(240) 및 컨트롤게이트전극(250)을 포함한다. 기판(200)은 채널영역(204)에 의해 상호 이격되도록 배치되는 불순물영역(202)을 갖는다. 기판(200)은 실리콘기판일 수 있으며, 경우에 따라서는 절연막 위의 실리콘(SOI; Silicon On Insulator) 등과 같이 다른 기판일 수도 있다. 불순물영역(202)은 통상의 소스/드레인영역이다. 터널링층(210)은 절연층인데, 일정 조건하에서 이 절연층을 관통하여 전자들 또는 홀들과 같은 전하 캐리어들이 전하트랩층(220) 내로 주입될 수 있다. 터널링층(210)으로는 실리콘산화(SiO2)막이 사용될 수 있으며, 이 경우 실리콘산화막은 대략 20Å 내지 60Å의 두께를 갖는다. 실리콘산화막의 두께가 지나치게 얇을 경우, 반복되는 전하 캐리어들의 터널링에 의해 실리콘산화막이 열화되어 소자의 안정성을 저하시킬 수 있다. 또한 실리콘산화막의 두께가 지나치게 두꺼울 경우, 전하 캐리어들의 터널링이 원활하게 이루어지지 않을 수 있다.
전하트랩층(220)은, 터널링층(210)을 통해 주입된 전자들이나 홀들을 트랩(trapp)하는 기능을 갖는 절연층이다. 이 전하트랩층(220)은 실리콘(Si)과 나이트라이드(N)의 비율이 3:4 내지 1:1이 되는 실리콘나이트라이드막으로 이루어지는 것이 바람직하다. 이를 위해 상기 전하트랩층(220)은 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 2층 구조 로 이루어질 수 있다. 전하트랩층(220) 두께는 대략 40Å 내지 120Å이다. 스토이키오메트릭 실리콘나이트라이드막에는 실리콘과 실리콘 사이의 결합이 없는 반면에, 실리콘-리치 실리콘나이트라이드막에는 실리콘과 실리콘 사이의 결합이 존재하므로 홀 트랩(hole trap)이 상대적으로 용이하게 발생한다. 따라서 트랩되어 있는 전자의 제거속도가 빠르며, 홀 트랩으로 인한 소거속도 증가와 소거후 충분히 낮은 문턱전압분포를 나타낼 수 있다.
리텐션 특성 향상을 위한 산화층(230)은 전하트랩층(220)의 Si/N의 값이 커짐에 따라 열화되는 리텐션 특성을 보상하기 위한 것으로서, 전하트랩층(220)의 상부를 일정두께만큼 산화시킴으로써 형성할 수 있다. 전하트랩층(220)의 상부를 산화시킴으로써, 상기 산화층(230)은 실리콘 옥시나이트라이드(SiOxNy)막으로 이루어지며, 그 두께는 대략 1 내지 10Å이다. 실리콘 옥시나이트라이드(SiOxNy)막은 트랩된 전하간의 쿨릉 반발력(Coulomb repulsion)을 감소시킴으로써 경계부분에서의 전하트랩을 억제하고, 실리콘 댕글링 본드(dangling bond)를 보상함으로써 리텐션 특성의 열화를 억제시킨다.
차폐층(240)은, 전하트랩층(220)과 컨트롤게이트전극(250) 사이의 전하이동을 차단하기 위한 절연층이다. 이 차폐층(240)은 화학기상증착(CVD; Chemical Vapor Deposition)법에 의해 증착된 실리콘산화(SiO2)막이거나, 또는 알루미늄옥사이드(Al2O3)막을 포함한다. 경우에 따라서, 알루미늄옥사이드(Al2O3)막 외의 다른 고 유전율의 절연막, 예컨대 하프늄옥사이드(HfO2)막, 하프늄알루미늄옥사이드(HfAlO)막, 지르코늄옥사이드(ZrO2)막이나 이들의 조합을 포함한다. 차폐층(230)으로서 알루미늄옥사이드(Al2O3)막을 사용하는 경우, 그 두께는 대략 50Å 내지 300Å이다.
컨트롤게이트전극(250)은, 기판(200) 내의 채널영역(204)으로부터의 전자들이나 홀들이 전하트랩층(220) 내의 트랩 사이트로 트랩되도록 일정 크기의 바이어스를 인가하기 위한 것이다. 컨트롤게이트전극(250)은 폴리실리콘막이거나 금속막일 수 있다. 컨트롤게이트전극(250)으로서 금속막을 사용하는 경우, 대략 4.5eV 이상의 일함수(work function)를 갖는 금속물질막, 예컨대 티타늄나이트라이드(TiN)막, 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN)막, 텅스텐나이트라이드(WN)막, 또는 이들의 조합을 사용한다. 비록 도면에 나타내지는 않았지만, 컨트롤게이트전극(250) 위에는 컨트롤게이트라인의 저항을 감소시키기 위한 저저항막(미도시)이 배치될 수 있다. 저저항막은 컨트롤게이트전극(250)으로 사용되는 물질에 따라 달라질 수 있는데, 이는 컨트롤게이트전극(250)과 저저항막의 계면에서의 반응 정도에 따라 좌우된다.
도 3a 및 도 3b는 종래 및 본 실시예에 따른 불휘발성 메모리소자의 전하트랩층에서의 원자의 종류 및 양을 분석한 AES 결과를 각각 나타내 보인 그래프들이다.
도 3a 및 도 3b에서 가로축은 스퍼터 시간을 나타내고 세로축은 원자 농도(atomic concentration)를 나타낸다. 그리고 참조부호 "310"으로 나타낸 선은 탄 소(C) 원자의 농도변화를 나타내고, 참조부호 "320"으로 나타낸 선은 실리콘(Si) 원자의 농도변화를 나타내며, 참조부호 "330"으로 나타낸 선은 나이트라이드(N) 원자의 농도변화를 나타낸다. 또한 참조부호 "340"으로 나타낸 선은 산소(O) 원자의 농도변화를 나타낸다. 도 3a 및 도 3b에서 산소(O) 원자의 농도변화(340 참조)을 보면, 대략 1분에서 2분 사이의 스퍼터 시간 동안 종래의 경우에서의 산소(O) 원자의 농도보다는 본 발명에서의 산소(O) 원자의 농도가 높은 것을 알 수 있으며, 이에 따라 리텐션 특성이 향상될 수 있다는 것을 알 수 있다.
도 4 내지 도 6는 도 2의 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4에 도시된 바와 같이, 실리콘기판과 같은 기판(200) 위에 터널링층(210)을 형성한다. 터널링층(210)은 대략 20Å 내지 60Å 두께의 실리콘산화막으로 형성할 수 있다. 다음에 터널링층(210) 위에 전하트랩층(220)을 형성한다. 전하트랩층(220)은 대략 40 내지 120Å의 두께로 형성하며, 실리콘과 나이트라이드의 비율은 대략 3:4 내지 1:1이 되도록 한다. 이를 위해 전하트랩층(220)은 실리콘-리치 실리콘나이트라이드막의 단일막, 또는 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조로 형성할 수 있다. 전하 트랩층(220)은 원자층증착(ALD; Atomic Layer Deposition)방법, 또는 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 형성한다. 이 경우 실리콘의 소스가스인 DCS나 SiH4 가스와 나이트라이드의 소스가스인 NH3 가스의 공 급량을 조절함으로써 실리콘과 나이트라이드의 비율을 조절한다.
다음에 도 5에 도시된 바와 같이, 전하트랩층(220)의 표면에 대해 산화공정을 수행하여 전하트랩층(220) 위에 리텐션 특성 향상을 위한 산화층(230)을 형성한다. 이 산화공정은 산소(O2) 분위기에서 대략 600 내지 950℃의 온도 및 대략 10 내지 60초의 시간동안의 급속열처리(Rapid Thermal Processing)로 수행할 수 있다. 전하트랩층(220)을 실리콘나이트라이드막으로 형성하는 경우, 상기 산화층(230)은 실리콘옥시나이트라이드(SiOxNy)이 된다. 이 경우 실리콘옥시나이트라이드(SiOxNy)의 두께는 대략 1 내지 10Å이 되도록 한다.
다음에 도 6에 도시된 바와 같이, 리텐션 특성 향상을 위한 산화층(230) 위에 차폐층(240)을 형성한다. 차폐층(240)은 대략 50 내지 300Å 두께의 알루미늄옥사이드(Al2O3)막으로 형성한다. 이 경우, 알루미늄옥사이드(Al2O3)막을 증착한 후에 급속열처리를 수행하여 밀집화(densification)를 수행한다. 경우에 따라서 차폐층(240)을 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율(high-k)의 유전체막으로 형성할 수도 있으며, 또는 화학기상증착법을 이용한 산화막으로 형성할 수도 있다. 다음에 차폐층(240) 위에 컨트롤게이트전극(250)을 형성하고, 필요한 경우 그 위에 저저항막을 형성한다. 컨트롤게이트전극(250)은 금속막으로 형성하지만, 경우에 따라서는 폴리실리콘막으로 형성할 수 있다. 금속막을 사용하는 경우, 일함수가 대략 4.5eV 이상이 되는 금속물질, 예컨대 티타늄나이트라이드(TiN)막이나 탄탈륨나이트라이드(TaN)막을 사용하여 형성한다. 경우에 따라서는 컨트롤게이트의 비저항을 낮 추기 위하여, 티타늄나이트라이드(TiN)막 또는 탄탈륨나이트라이드(TaN)막 위에 폴리실리콘막/텅스텐실리사이드막 또는 텅스텐나이트라이드/텅스텐막을 증착할 수도 있다.
컨트롤게이트전극(250)을 형성한 후에는, 통상의 게이트스택 패터닝을 수행하여 전하트랩층을 갖는 게이트스택을 형성한다. 게이트스택 패터닝은 하드마스크막패턴을 이용하여 수행할 수 있다. 상기 게이트스택에 의해 기판(200)의 소스/드레인영역이 형성될 부분은 노출된다. 다음에 통상의 이온주입을 수행하여 기판(200) 내에 소스/드레인영역을 형성한다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 7을 참조하면, 본 실시예에 따른 불휘발성 메모리소자는, 기판(400) 위에서 순차적으로 배치되는 터널링층(410), 전하트랩층(420), 리텐션 특성 향상을 위한 질화층(430), 차폐층(440) 및 컨트롤게이트전극(450)을 포함한다. 기판(400)은 채널영역(404)에 의해 상호 이격되도록 배치되는 불순물영역(402)을 갖는다. 기판(400)은 실리콘기판일 수 있으며, 경우에 따라서는 절연막 위의 실리콘(SOI) 등과 같이 다른 기판일 수도 있다. 불순물영역(402)은 통상의 소스/드레인영역이다. 터널링층(410)은 절연층인데, 일정 조건하에서 이 절연층을 관통하여 전자들 또는 홀들과 같은 전하 캐리어들이 전하트랩층(420) 내로 주입될 수 있다. 터널링층(410)으로는 실리콘산화(SiO2)막이 사용될 수 있으며, 이 경우 실리콘산화막은 대 략 20Å 내지 60Å의 두께를 갖는다. 실리콘산화막의 두께가 지나치게 얇을 경우, 반복되는 전하 캐리어들의 터널링에 의해 실리콘산화막이 열화되어 소자의 안정성을 저하시킬 수 있다. 또한 실리콘산화막의 두께가 지나치게 두꺼울 경우, 전하 캐리어들의 터널링이 원활하게 이루어지지 않을 수 있다.
전하트랩층(420)은, 터널링층(410)을 통해 주입된 전자들이나 홀들을 트랩하는 기능을 갖는 절연층이다. 이 전하트랩층(420)은 실리콘(Si)과 나이트라이드(N)의 비율이 0.85:1 내지 2:1이 되는 실리콘나이트라이드막으로 이루어지는 것이 바람직하다. 이를 위해 상기 전하트랩층(420)은 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 2층 구조로 이루어질 수 있다. 전하트랩층(420) 두께는 대략 40Å 내지 120Å이다. 스토이키오메트릭 실리콘나이트라이드막에는 실리콘과 실리콘 사이의 결합이 없는 반면에, 실리콘-리치 실리콘나이트라이드막에는 실리콘과 실리콘 사이의 결합이 존재하므로 홀 트랩이 상대적으로 용이하게 발생한다. 따라서 트랩되어 있는 전자의 제거속도가 빠르며, 홀 트랩으로 인한 소거속도 증가와 소거후 충분히 낮은 문턱전압분포를 나타낼 수 있다.
리텐션 특성 향상을 위한 나이트라이드층(420)은 전하트랩층(420)의 Si/N의 값이 커짐에 따라 열화되는 리텐션 특성을 보상하기 위한 것으로서, 전하트랩층(420)의 상부를 일정두께만큼 질화시킴으로써 형성할 수 있다. 전하트랩층(420)의 상부를 질화시킴으로써, 상기 나이트라이드층(430)은 스토이키오메트릭 실리콘 나이트라이드(Si3N4)막으로 이루어지며, 그 두께는 대략 1 내지 10Å이다. 스토이키오메트릭 실리콘나이트라이드(Si3N4)막은 실리콘과 나이트라이드 비율이 높은 전하트랩층(420)으로 인한 리텐션 특성의 열화를 보상시킨다.
차폐층(440)은, 전하트랩층(420)과 컨트롤게이트전극(450) 사이의 전하이동을 차단하기 위한 절연층이다. 이 차폐층(440)은 화학기상증착(CVD)법에 의해 증착된 실리콘산화(SiO2)막이거나, 또는 알루미늄옥사이드(Al2O3)막을 포함한다. 경우에 따라서, 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율의 절연막, 예컨대 하프늄옥사이드(HfO2)막, 하프늄알루미늄옥사이드(HfAlO)막, 지르코늄옥사이드(ZrO2)막이나 이들의 조합을 포함한다. 차폐층(430)으로서 알루미늄옥사이드(Al2O3)막을 사용하는 경우, 그 두께는 대략 50Å 내지 300Å이다.
컨트롤게이트전극(450)은, 기판(400) 내의 채널영역(404)으로부터의 전자들이나 홀들이 전하트랩층(420) 내의 트랩 사이트로 트랩되도록 일정 크기의 바이어스를 인가하기 위한 것이다. 컨트롤게이트전극(450)은 폴리실리콘막이거나 금속막일 수 있다. 컨트롤게이트전극(450)으로서 금속막을 사용하는 경우, 대략 4.5eV 이상의 일함수를 갖는 금속물질막, 예컨대 티타늄나이트라이드(TiN)막, 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN)막, 텅스텐나이트라이드(WN)막, 또는 이들의 조합을 사용한다. 비록 도면에 나타내지는 않았지만, 컨트롤게이트전극(450) 위에는 컨트롤게이트라인의 저항을 감소시키기 위한 저저항막(미도시)이 배치될 수 있 다. 저저항막은 컨트롤게이트전극(450)으로 사용되는 물질에 따라 달라질 수 있는데, 이는 컨트롤게이트전극(450)과 저저항막의 계면에서의 반응 정도에 따라 좌우된다.
도 8 내지 도 10은 도 7의 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8에 도시된 바와 같이, 실리콘기판과 같은 기판(400) 위에 터널링층(410)을 형성한다. 터널링층(410)은 대략 20Å 내지 60Å 두께의 실리콘산화막으로 형성할 수 있다. 다음에 터널링층(410) 위에 전하트랩층(420)을 형성한다. 전하트랩층(420)은 대략 40 내지 120Å의 두께로 형성하며, 실리콘과 나이트라이드의 비율은 대략 0.85:1 내지 2:1이 되도록 한다. 이를 위해 전하트랩층(420)은 실리콘-리치 실리콘나이트라이드막의 단일막, 또는 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조로 형성할 수 있다. 전하 트랩층(420)은 원자층증착(ALD)방법, 또는 화학기상증착(CVD)방법을 사용하여 형성한다.
다음에 도 9에 도시된 바와 같이, 전하트랩층(420)의 표면에 대해 질화공정을 수행하여 전하트랩층(420) 위에 리텐션 특성 향상을 위한 나이트라이드층(430)을 형성한다. 이 질화공정은 NH3 분위기에서 대략 600 내지 950℃의 온도 및 대략 10 내지 60초의 시간동안의 급속열처리로 수행할 수 있다. 급속열처리를 수행한 후에 동일 온도 및 시간 조건으로 진공상태의 N2 분위기에서 급속열처리를 수행하여 표면을 안정화시킨다. 경우에 따라서 상기 질화공정은 플라즈마 질화방법을 사용하여 수행할 수도 있다. 전하트랩층(420)을 실리콘나이트라이드막으로 형성하는 경우, 상기 나이트라이드층(430)은 스토이키오메트릭 실리콘나이트라이드(Si3N4)막이 된다. 이 경우 스토이키오메트릭 실리콘나이트라이드(Si3N4)막의 두께는 대략 1 내지 10Å이 되도록 한다.
다음에 도 10에 도시된 바와 같이, 리텐션 특성 향상을 위한 질화층(430) 위에 차폐층(440)을 형성한다. 차폐층(440)은 대략 50 내지 300Å 두께의 알루미늄옥사이드(Al2O3)막으로 형성한다. 이 경우, 알루미늄옥사이드(Al2O3)막을 증착한 후에 급속열처리를 수행하여 밀집화를 수행한다. 경우에 따라서 차폐층(440)을 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율(high-k)의 유전체막으로 형성할 수도 있으며, 또는 화학기상증착법을 이용한 산화막으로 형성할 수도 있다. 다음에 차폐층(440) 위에 컨트롤게이트전극(450)을 형성하고, 필요한 경우 그 위에 저저항막을 형성한다. 컨트롤게이트전극(450)은 금속막으로 형성하지만, 경우에 따라서는 폴리실리콘막으로 형성할 수 있다. 금속막을 사용하는 경우, 일함수가 대략 4.5eV 이상이 되는 금속물질, 예컨대 티타늄나이트라이드(TiN)막 또는 탄탈륨나이트라이드(TaN)막을 사용하여 형성한다. 경우에 따라서는 컨트롤게이트의 비저항을 낮추기 위하여, 티타늄나이트라이드(TiN)막 또는 탄탈륨나이트라이드(TaN)막 위에 폴리실리콘막/텅스텐실리사이드막 또는 텅스텐나이트라이드/텅스텐막을 증착할 수도 있다.
컨트롤게이트전극(450)을 형성한 후에는, 통상의 게이트스택 패터닝을 수행하여 전하트랩층을 갖는 게이트스택을 형성한다. 게이트스택 패터닝은 하드마스크막패턴을 이용하여 수행할 수 있다. 상기 게이트스택에 의해 기판(400)의 소스/드레인영역이 형성될 부분은 노출된다. 다음에 통상의 이온주입을 수행하여 기판(400) 내에 소스/드레인영역을 형성한다.
도 11a 내지 도 11c는 종래 및 본 실시예에 따른 불휘발성 메모리소자의 전하트랩층에서의 원자의 종류 및 양을 분석한 XPS(X-ray Photoelectron Spectroscopy) 결과를 나타내 보인 그래프들이다.
도 11a는 종래의 불휘발성 메모리소자를 나타낸 그래프이고, 도 11b 및 도 11c는 본 실시예에 따른 불휘발성 메모리소자를 나타낸 그래프들이다. 특히 도 11b는 플라즈마 질화방법을 이용하여 수행한 결과를 나타내고, 도 11c는 질화공정을 질화공정을 급속열처리를 사용하여 수행한 결과를 나타낸다. 도 11a 내지 도 11c에서 가로축은 결합 에너지(binding energy)를 나타내고 세로축은 세기(intensity)를 나타낸다. 그리고 참조부호 "510"으로 나타낸 선은 실리콘나이트라이드의 분포를 나타내고, 참조부호 "520"으로 나타낸 선은 실리콘산화막의 분포를 나타내며, 그리고 참조부호 "530"으로 나타낸 선은 스토이키오메트릭 실리콘나이트라이드막의 분포를 나타낸다. 도 11a에 나타낸 스토이키오메트릭 실리콘질화막의 분포(530 참조)와, 도 11b 및 도 11c에 나타낸 스토이키오메트릭 실리콘질화막의 분포(530 참조)를 비교해보면, 표면 질화공정을 수행한 본 실시예에서 스토이키오메트릭 실리콘질화막이 상대적으로 더 많이 검출된다는 것을 알 수 있으며, 이에 따라 리텐션 특성 이 향상될 수 있다는 것을 알 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 12를 참조하면, 본 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자는, 기판(600) 위에서 순차적으로 배치되는 터널링층(610), 전하트랩층(620), 차폐층(640) 및 컨트롤게이트전극(650)을 포함한다. 기판(600)은 채널영역(604)에 의해 상호 이격되도록 배치되는 불순물영역(602)을 갖는다. 기판(600)은 실리콘기판일 수 있으며, 경우에 따라서는 절연막 위의 실리콘(SOI) 등과 같이 다른 기판일 수도 있다. 불순물영역(602)은 통상의 소스/드레인영역이다.
터널링층(610)은 절연층인데, 일정 조건하에서 이 절연층을 관통하여 전자들 또는 홀들과 같은 전하 캐리어들이 전하트랩층(620) 내로 주입될 수 있다. 터널링층(610)으로는 실리콘산화(SiO2)막이 사용될 수 있으며, 이 경우 실리콘산화막은 대략 20Å 내지 60Å의 두께를 갖는다. 실리콘산화막의 두께가 지나치게 얇을 경우, 반복되는 전하 캐리어들의 터널링에 의해 실리콘산화막이 열화되어 소자의 안정성을 저하시킬 수 있다. 또한 실리콘산화막의 두께가 지나치게 두꺼울 경우, 전하 캐리어들의 터널링이 원활하게 이루어지지 않을 수 있다.
전하트랩층(620)은, 터널링층(610)을 통해 주입된 전자들이나 홀들을 트랩하는 기능을 갖는 절연층이다. 이 전하트랩층(620)은 대략 5 내지 30Å 두께의 하부 실리콘옥시나이트라이드(SiOxNy)막(621), 대략 20 내지 100Å 두께의 실리콘나이트 라이드막(622) 및 대략 5 내지 30Å 두께의 상부 실리콘옥시나이트라이드(SiOxNy)막(623)이 순차적으로 적층된 구조로 이루어진다. 실리콘나이트라이드막(622)은 스토이키오메트릭 실리콘나이트라이드막 또는 실리콘-리치 실리콘나이트라이드막일 수 있다. 하부 실리콘옥시나이트라이드(SiOxNy)막(621) 및 상부 실리콘옥시나이트라이드(SiOxNy)막(623)은 나이트라이드(N) 비율이 높은 나이트라이드-리치(N-rich) 실리콘옥시나이트라이드(SiOxNy)막일 수 있다. 여기서 x와 y의 비는 대략 1:1인 것이 바람직하다. 실리콘옥시나이트라이드막은 일반적인 실리콘산화막보다 높은 유전상수를 갖고 있으며, 높은 전계 및 핫 캐리어 스트레스(hot carrier stress)에 강한 특성을 갖는다. 따라서 차폐층(640)과의 경계면에서의 트랩 및 누설을 감소시키며 리텐션 특성을 향상시킬 수 있다.
차폐층(640)은, 전하트랩층(620)과 컨트롤게이트전극(650) 사이의 전하이동을 차단하기 위한 절연층이다. 이 차폐층(640)은 화학기상증착(CVD)법에 의해 증착된 실리콘산화(SiO2)막이거나, 또는 알루미늄옥사이드(Al2O3)막을 포함한다. 경우에 따라서, 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율의 절연막, 예컨대 하프늄옥사이드(HfO2)막, 하프늄알루미늄옥사이드(HfAlO)막, 지르코늄옥사이드(ZrO2)막이나 이들의 조합을 포함한다. 차폐층(640)으로서 알루미늄옥사이드(Al2O3)막을 사용하는 경우, 그 두께는 대략 50Å 내지 300Å이 되도록 한다.
컨트롤게이트전극(650)은, 기판(600) 내의 채널영역(604)으로부터의 전자들 이나 홀들이 전하트랩층(620) 내의 트랩 사이트로 트랩되도록 일정 크기의 바이어스를 인가하기 위한 것이다. 컨트롤게이트전극(650)은 폴리실리콘막이거나 금속막일 수 있다. 컨트롤게이트전극(650)으로서 금속막을 사용하는 경우, 대략 4.5eV 이상의 일함수를 갖는 금속물질막, 예컨대 티타늄나이트라이드(TiN)막, 탄탈륨나이트라이드(TaN), 하프늄나이트라이드(HfN)막, 텅스텐나이트라이드(WN)막, 또는 이들의 조합을 사용한다. 비록 도면에 나타내지는 않았지만, 컨트롤게이트전극(650) 위에는 컨트롤게이트라인의 저항을 감소시키기 위한 저저항막(미도시)이 배치될 수 있다. 저저항막은 컨트롤게이트전극(650)으로 사용되는 물질에 따라 달라질 수 있는데, 이는 컨트롤게이트전극(650)과 저저항막의 계면에서의 반응 정도에 따라 좌우된다.
이와 같은 불휘발성 메모리소자를 제조하기 위해서는, 먼저 실리콘기판과 같은 기판(600) 위에 터널링층(610)을 형성한다. 터널링층(610)은 대략 20Å 내지 60Å 두께의 실리콘산화막으로 형성할 수 있다. 다음에 터널링층(610) 위에 전하트랩층(620)을 형성한다. 이를 위해 먼저 하부 나이트라이드-리치 실리콘옥시나이트라이드막(621)을 형성한다. 하부 나이트라이드-리치 실리콘옥시나이트라이드막(621)은 원자층증착(ALD) 방법 또는 화학기상증착(CVD) 방법을 사용하여 대략 5 내지 30Å의 두께로 형성한다. 하부 나이트라이드-리치 실리콘옥시나이트라이드(SiOxNy)막 형성시 x와 y의 비는 대략 1:1이 되도록 한다. 다음에 원자층증착(ALD) 방법 또는 화학기상증착(CVD) 방법을 사용하여 하부 나이트라이드-리치 실리콘옥시나이트라이 드(621) 위에 대략 20 내지 100Å 두께의 실리콘나이트라이드막(622)을 형성한다. 실리콘나이트라이드막(622)은 스토이키오메트릭 실리콘나이트라이드막 또는 실리콘-리치 실리콘나이트라이드막으로 형성한다. 이때 실리콘과 나이트라이드의 비율이 3:4 내지 1:1이 되도록, 실리콘의 소스가스인 DCS나 SiH4 가스와 나이트라이드의 소스가스인 NH3 가스의 공급량을 조절함으로써 실리콘과 나이트라이드의 비율을 조절한다. 다음에 실리콘나이트라이드막(623) 위에 상부 나이트라이드-리치 실리콘옥시나이트라이드막(623)을 형성한다. 상부 나이트라이드-리치 실리콘옥시나이트라이드막(623)은 원자층증착(ALD) 방법 또는 화학기상증착(CVD) 방법을 사용하여 대략 5 내지 30Å의 두께로 형성한다. 상부 나이트라이드-리치 실리콘옥시나이트라이드(SiOxNy)막 형성시 x와 y의 비는 대략 1:1이 되도록 한다.
다음에 전하트랩층(620) 위에 차폐층(640)을 형성한다. 차폐층(640)은 대략 50 내지 300Å 두께의 알루미늄옥사이드(Al2O3)막으로 형성한다. 이 경우, 알루미늄옥사이드(Al2O3)막을 증착한 후에 급속열처리를 수행하여 밀집화를 수행한다. 경우에 따라서 차폐층(640)을 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율(high-k)의 유전체막으로 형성할 수도 있으며, 또는 화학기상증착법을 이용한 산화막으로 형성할 수도 있다. 다음에 차폐층(640) 위에 컨트롤게이트전극(650)을 형성하고, 필요한 경우 그 위에 저저항막을 형성한다. 컨트롤게이트전극(650)은 금속막으로 형성하지만, 경우에 따라서는 폴리실리콘막으로 형성할 수 있다. 금속막을 사용하는 경 우, 일함수가 대략 4.5eV 이상이 되는 금속물질, 예컨대 티타늄나이트라이드(TiN)막 또는 탄탈륨나이트라이드(TaN)막을 사용하여 형성한다. 경우에 따라서는 컨트롤게이트의 비저항을 낮추기 위하여, 티타늄나이트라이드(TiN)막 또는 탄탈륨나이트라이드(TaN)막 위에 폴리실리콘막/텅스텐실리사이드막 또는 텅스텐나이트라이드/텅스텐막을 증착할 수도 있다. 컨트롤게이트전극(650)을 형성한 후에는, 통상의 게이트스택 패터닝을 수행하여 전하트랩층을 갖는 게이트스택을 형성한다. 게이트스택 패터닝은 하드마스크막패턴을 이용하여 수행할 수 있다. 상기 게이트스택에 의해 기판(600)의 소스/드레인영역이 형성될 부분은 노출된다. 다음에 통상의 이온주입을 수행하여 기판(600) 내에 소스/드레인영역을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리소자 및 그 제조방법에 따르면, 소거속도를 증가시키기 위하여 실리콘과 나이트라이드의 비율이 큰 전하트랩층을 사용하더라도, 소거속도와 트레이드-오프 관계의 리텐션 특성의 열화를 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (19)

  1. 기판;
    상기 기판 위에 배치되는 터널링층;
    상기 터널링층 위에 배치되며, 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조를 포함하는 전하트랩층;
    상기 전하트랩층 위에 배치되는 리텐션 특성 향상을 위한 절연층;
    상기 절연층 위에 배치되어 전하의 이동을 차단하는 차폐층; 및
    상기 차폐층 위에 배치되는 컨트롤게이트전극을 구비하는 불휘발성 메모리소자.
  2. 제1항에 있어서,
    상기 절연층은 산화층 또는 나이트라이드층인 불휘발성 메모리소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 절연층은 산화층으로 이루어지고, 상기 스토이키오메트릭 실리콘나이트 라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 전하트랩층의 실리콘과 나이트라이드 비는 3:4 내지 1:1인 불휘발성 메모리소자.
  5. 제1항에 있어서,
    상기 절연층은 산화층으로 이루어지고, 상기 산화층은 실리콘 옥시나이트라이드막을 포함하는 불휘발성 메모리소자.
  6. 제5항에 있어서,
    상기 실리콘 옥시나이트라이드막은 1 내지 10Å의 두께를 갖는 불휘발성 메모리소자.
  7. 제1항에 있어서,
    상기 차폐층은 알루미늄산화막을 포함하고 상기 컨트롤게이트전극은 금속막을 포함하는 불휘발성 메모리소자.
  8. 제1항에 있어서,
    상기 절연층은 나이트라이드층으로 이루어지고, 상기 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 전하트랩층의 실리콘과 나이트라이드 비는 0.85:1 내지 2:1인 불휘발성 메모리소자.
  9. 제1항에 있어서,
    상기 절연층은 나이트라이드층으로 이루어지고, 상기 나이트라이드층은 스토이키오메트릭 실리콘나이트라이드막을 포함하는 불휘발성 메모리소자.
  10. 제9항에 있어서,
    상기 스토이키오메트릭 실리콘나이트라이드막의 두께는 1 내지 10Å인 불휘발성 메모리소자.
  11. 기판 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 스토이키오메트릭 실리콘나이트라이드막 및 실리콘-리치 실리콘나이트라이드막이 순차적으로 적층되는 구조로 전하트랩층을 형성하는 단계;
    상기 전하트랩층 위에 리텐션 특성 향상을 위한 절연층을 형성하는 단계;
    상기 절연층 위에 전하의 이동을 차단하는 차폐층을 형성하는 단계; 및
    상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 절연층은 1 내지 10Å의 두께로 형성하는 불휘발성 메모리소자의 제조방법.
  14. 제11항에 있어서,
    상기 절연층은 상기 전하트랩층의 상부에 대한 산화공정에 의해 산화층으로 형성하는 불휘발성 메모리소자의 제조방법.
  15. 제14항에 있어서,
    상기 산화공정은 산소(O2) 분위기에서 600 내지 950℃의 온도 및 10 내지 60초의 시간동안의 급속열처리를 사용하여 수행하는 불휘발성 메모리소자의 제조방법.
  16. 제11항에 있어서,
    상기 절연층은 나이트라이드층으로 형성하되, 상기 전하트랩층의 상부에 대한 질화공정을 수행하여 스토이키오메트릭 실리콘나이트라이드막으로 형성하는 불휘발성 메모리소자의 제조방법.
  17. 제16항에 있어서, 상기 질화공정은,
    NH3 분위기에서 600 내지 950℃의 온도 및 10 내지 60초의 시간동안의 급속열처리를 수행하는 단계; 및
    상기 급속열처리를 수행한 후에 동일 온도 및 시간 조건으로 진공상태의 N2 분위기에서 급속열처리를 수행하여 표면을 안정화시키는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  18. 제16항에 있어서,
    상기 질화공정은 플라즈마 질화방법을 사용하여 수행하는 불휘발성 메모리소자의 제조방법.
  19. 제11항에 있어서,
    상기 차폐층은 알루미늄산화막으로 형성하고 상기 컨트롤게이트전극은 금속막으로 형성하는 불휘발성 메모리소자의 제조방법.
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