[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100878933B1 - Wafer Level Package and Fabricating Method of the same - Google Patents

Wafer Level Package and Fabricating Method of the same Download PDF

Info

Publication number
KR100878933B1
KR100878933B1 KR1020070063216A KR20070063216A KR100878933B1 KR 100878933 B1 KR100878933 B1 KR 100878933B1 KR 1020070063216 A KR1020070063216 A KR 1020070063216A KR 20070063216 A KR20070063216 A KR 20070063216A KR 100878933 B1 KR100878933 B1 KR 100878933B1
Authority
KR
South Korea
Prior art keywords
substrate
level package
marking layer
wafer level
marking
Prior art date
Application number
KR1020070063216A
Other languages
Korean (ko)
Other versions
KR20080114046A (en
Inventor
박승욱
이재광
김태훈
현정호
하욥
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070063216A priority Critical patent/KR100878933B1/en
Publication of KR20080114046A publication Critical patent/KR20080114046A/en
Application granted granted Critical
Publication of KR100878933B1 publication Critical patent/KR100878933B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 빛의 투과를 차단할 수 있는 물질 위에 라벨을 마킹함으로써 라벨 마킹 시 자외선 또는 레이저에 의한 회로패턴의 손상을 방지하여 웨이퍼 레벨 패키지의 특성 및 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.The present invention provides a wafer-level package and a method of manufacturing the wafer-level package which can improve the characteristics and reliability of the wafer-level package by preventing the damage of the circuit pattern by ultraviolet rays or lasers at the time of label marking by marking the label on a material that can block the transmission of light. It is about.

라벨 마킹, SAW, WLP, 에어 캐비티 Label Marking, SAW, WLP, Air Cavity

Description

웨이퍼 레벨 패키지 및 그 제조 방법{Wafer Level Package and Fabricating Method of the same}Wafer Level Package and Fabrication Method

도 1은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지를 나타내는 도면.1 illustrates a wafer level package according to one embodiment of the invention.

도 2a 내지 도 2f는 도 1에 도시된 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예를 나타내는 공정 단면도.2A through 2F are cross-sectional views illustrating an example of a method of manufacturing a wafer level package according to an exemplary embodiment of the present invention illustrated in FIG. 1.

도 3a 내지 도 3g는 도 1에 도시된 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예를 나타내는 공정 단면도.3A to 3G are cross-sectional views illustrating another embodiment of a method for manufacturing a wafer level package according to an embodiment of the present invention illustrated in FIG. 1.

도 4는 본 발명의 다른 실시 예에 다른 웨이퍼 레벨 패키지를 나타내는 도면.4 illustrates a wafer level package according to another embodiment of the present invention.

도 5a 내지 도 5h는 도 4에 도시된 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예를 나타내는 공정 단면도.5A to 5H are cross-sectional views illustrating an example of a method of manufacturing a wafer level package according to another exemplary embodiment of the present invention illustrated in FIG. 4.

도 6a 내지 도 6h는 도 4에 도시된 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예를 나타내는 공정 단면도.6A to 6H are cross-sectional views illustrating another example of a method of manufacturing a wafer level package according to another exemplary embodiment of the present invention illustrated in FIG. 4.

도 7a는 종래의 웨이퍼 레벨 패키지의 라벨 마킹 상태를 나타내는 도면이고, 도 7b는 본 발명의 실시 예에 따른 웨이퍼 레벨 패키지의 라벨 마킹 상태를 나타내는 도면이다.FIG. 7A illustrates a label marking state of a conventional wafer level package, and FIG. 7B illustrates a label marking state of a wafer level package according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

2, 52 : 제 1 기판 4, 54 : 회로패턴2, 52: first substrate 4, 54: circuit pattern

4a, 54a : 본딩패드 6, 56 : 에어 캐비티4a, 54a: bonding pads 6, 56: air cavity

8, 58 : 제 2 기판 10, 60 : 비아홀8, 58: second substrate 10, 60: via hole

12, 62 : 접속패드 14, 64 : 마킹층12, 62: connection pad 14, 64: marking layer

16, 66 : 금속 물질16, 66: metal material

본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 특히 빛의 투과를 차단할 수 있는 물질 위에 라벨을 마킹함으로써 라벨 마킹 시 자외선 또는 레이저에 의한 회로패턴의 손상을 방지하여 웨이퍼 레벨 패키지의 특성 및 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a wafer level package and a method of manufacturing the same. In particular, by marking the label on a material that can block the transmission of light, the characteristics of the wafer level package and the reliability of the wafer level package are prevented by preventing damage to the circuit pattern by ultraviolet rays or lasers during label marking. The present invention relates to a wafer level package and a method of manufacturing the same.

일반적으로 전자 부품 중에는 표면 탄성파 필터(Surface Acoustic Wave; SAW), 온도 보상형 수정 발진기(Temparature Compensation Crysral Osillator; TCXO), FBAR(Film Bulk Acoustic Resonator) 필터 등 내부가 소정 공간 비어 있어야 하는 즉, 소정 공간의 에어 캐비티(Air Cavity)를 형성하고 있어야 하는 칩들이 있다. In general, an electronic component, such as a surface acoustic wave filter (SAW), a temperature compensation crystal oscillator (TCXO), a film bulk acoustic resonator (FBAR) filter, etc., has to have a predetermined space. There are chips that must form the air cavity of the car.

즉, SAW 필터는 압전 물질(Piezoelectric Material)을 이용하여 표면으로 전달되는 주파수 전달 특성을 이용하여 고주파를 필터링하는 필터로써 주파수 전달을 위해 표면이 에어 캐비티로 확보되어야만 하고, TXCO, FBAR 등의 박막 구조를 갖는 부품 또한 내부의 소정 영역이 에어 캐비티로 형성되어야만 한다.That is, SAW filter is a filter that filters the high frequency by using the frequency transfer characteristic transmitted to the surface by using piezoelectric material, and the surface must be secured by the air cavity for frequency transmission, and the thin film structure of TXCO, FBAR, etc. The part having the same must also be formed with an air cavity in a predetermined area therein.

이러한, 칩들은 웨이퍼 레벨 패키지(Wafer Level Package; WLP) 형태로 제작되는데, 외부로부터 수분 등의 오염물이 접근 또는 침투하여 치명적인 고장이 발생 되는 것을 방지하기 위해 그 내부 공간을 외부와 완전히 차단된 패키징 형태로 구현된다.These chips are manufactured in the form of a wafer level package (WLP), which is a packaging form in which the internal space is completely blocked from the outside to prevent a fatal failure due to access or penetration of contaminants such as moisture from the outside. Is implemented.

이와 같은 웨이퍼 레벨 패키지는 일반적으로 본딩패드를 포함하는 회로패턴이 형성된 압전기판, 회로패턴을 외부환경으로부터 보호함과 아울러 소정 공간의 에어 캐비티(Air Cavity)를 확보할 수 있도록 접착제에 의해 압전기판의 표면에 접착된 캡으로 이루어진다.Such wafer-level packages generally have a piezoelectric plate on which a circuit pattern including a bonding pad is formed, and protects the circuit pattern from the external environment and secures an air cavity in a predetermined space. It consists of a cap adhered to the surface.

이때, 압전기판 및 캡의 CTE(Coefficient Thermal Expansion) 값의 차가 클 경우 서로 다른 팽창률로 인해 파손되기 때문에 일반적으로 동종 물질로 구성되고, 자외선 또는 레이저가 투과할 수 있는 투명성을 갖는다.In this case, when the difference in the coefficient of thermal expansion (CTE) between the piezoelectric plate and the cap is large, since they are damaged due to different expansion rates, they are generally made of the same material, and have transparency capable of transmitting ultraviolet rays or lasers.

이와 같은 종래의 웨이퍼 레벨 패키지는 압전기판 및 캡이 빛에 투과성이 좋은 물질로 구성되기 때문에 웨이퍼 레벨 패키지를 인식하기 위해 자외선 또는 레이저를 이용하여 압전기판 또는 캡 중 어느 하나에 라벨을 마킹(Marking)할 경우 투명성으로 인해 라벨 가공을 위한 흡수 외에 투과나 산란이 발생 되어 압전기판에 형성된 회로패턴이 손상되는 문제가 있다.Such conventional wafer level packages are marked with either piezoelectric plates or caps using ultraviolet or laser light to recognize the wafer level package since the piezoelectric plates and caps are made of a material that is transparent to light. In this case, there is a problem in that the circuit pattern formed on the piezoelectric plate is damaged due to transparency due to transparency or scattering in addition to absorption for label processing.

이에 따라, 종래의 웨이퍼 레벨 패키지는 압전기판에 형성된 회로패턴의 손상으로 인해 패키지의 신뢰성이 저하되는 문제가 있다.Accordingly, the conventional wafer-level package has a problem that the reliability of the package is lowered due to damage of the circuit pattern formed on the piezoelectric plate.

따라서, 본 발명은 빛의 투과를 차단할 수 있는 물질 위에 라벨을 마킹함으로써 라벨 마킹 시 자외선 또는 레이저에 의한 회로패턴의 손상을 방지하여 웨이퍼 레벨 패키지의 특성 및 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention provides a wafer-level package and a wafer-level package that can improve the characteristics and reliability of the wafer-level package by preventing the damage of the circuit pattern by ultraviolet rays or laser when marking the label by marking the label on a material that can block the transmission of light It is an object to provide a manufacturing method.

상기 목적을 달성하기 위하여, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지는 본딩패드를 포함하는 다수의 회로패턴이 상부에 형성된 제 1 기판; 상기 본딩패드와 대향 되는 위치에 접속패드가 형성되고 상기 회로패턴을 외부환경으로부터 보호하기 위해 상기 회로패턴 위에 에어 캐비티가 형성되도록 도전성 물질에 의해 상기 접속패드가 상기 본딩패드에 접속되어 상기 제 1 기판 위에 부착된 제 2 기판; 및 빛이 투과되지 않은 물질로 구성되어 상기 제 1 기판의 하부 또는 상기 제 2 기판의 상부 중 어느 한 곳에 적층 되고 그 상부면 또는 하부 면 중 어느 한 면에 자외선 또는 레이저에 의해 라벨이 마킹되는 마킹층을 포함하는 것을 특징으로 한다.In order to achieve the above object, a wafer level package according to an embodiment of the present invention comprises a first substrate formed with a plurality of circuit patterns including a bonding pad; A connection pad is formed at a position opposite to the bonding pad, and the connection pad is connected to the bonding pad by a conductive material to form an air cavity on the circuit pattern to protect the circuit pattern from an external environment. A second substrate attached thereon; And a marking made of a material which is not transmitted through light, which is laminated on either the lower side of the first substrate or the upper side of the second substrate and the label is marked by ultraviolet rays or lasers on either of the upper or lower surfaces thereof. It characterized in that it comprises a layer.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 제 1 기판 및 제 2 기판은 동일 물질로 구성된다.In the wafer level package according to an embodiment of the present invention, the first substrate and the second substrate are made of the same material.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 제 1 기판 및 제 2 기판은 LiTaO3 웨이퍼로 구성된다.In the wafer level package according to an embodiment of the present invention, the first substrate and the second substrate are composed of LiTaO 3 wafers.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 제 1 기판 및 제 2 기판은 LiNbO3 웨이퍼로 구성된다.In the wafer level package according to an embodiment of the present invention, the first substrate and the second substrate are composed of LiNbO 3 wafers.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 제 1 기판 및 제 2 기판은 실리콘 웨이퍼로 구성된다.In the wafer level package according to an embodiment of the present invention, the first substrate and the second substrate are formed of a silicon wafer.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나로 구성된다.In the wafer-level package according to an embodiment of the present invention, the marking layer is made of any one of a film, a wafer, a metal, an encapsulating material, and an epoxy which is not transmitted.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지는 SAW 필터인 것을 특징으로 한다.Wafer level package according to an embodiment of the present invention is characterized in that the SAW filter.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 마킹층이 상기 제 2 기판의 상부에 적층 될 경우 상기 웨이퍼 레벨 패키지의 전기적 특성을 외부 장치에 전달하기 위해 상기 접속패드와 대응되는 위치의 상기 제 2 기판 및 마킹층에 상기 제 2 기판 및 마킹층을 관통하는 비아홀이 형성된다.In the wafer-level package according to an embodiment of the present invention, when the marking layer is stacked on the second substrate, the marking pad may be disposed at a position corresponding to the connection pad to transfer electrical characteristics of the wafer-level package to an external device. A via hole penetrating the second substrate and the marking layer is formed in the second substrate and the marking layer.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 비아홀은 구리 또는 도전성 페이스트 또는 금 중 어느 하나의 금속 물질이 충진된다.In the wafer-level package according to an embodiment of the present invention, the via hole is filled with a metal material of copper or conductive paste or gold.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 마킹층이 상기 제 1 기판의 하부에 적층 될 경우 상기 웨이퍼 레벨 패키지의 전기적 특성을 외부 장치에 전달하기 위해 상기 접속패드와 대응되는 위치의 상기 제 2 기판에 상기 제 2 기판을 관통하는 비아홀이 형성된다.In the wafer-level package according to an embodiment of the present invention, when the marking layer is stacked below the first substrate, the marking pad may be disposed at a position corresponding to the connection pad to transfer electrical characteristics of the wafer-level package to an external device. A via hole penetrating the second substrate is formed in the second substrate.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서 상기 비아홀은 구리 또는 도전성 페이스트 또는 금 중 어느 하나의 금속 물질이 충진된다.In the wafer-level package according to an embodiment of the present invention, the via hole is filled with a metal material of copper or conductive paste or gold.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법은 a) 상부 면에 본딩패드를 포함한 회로패턴이 형성된 제 1 기판을 준비하는 단계; b) 제 2 기판 상부 면에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층을 적층하는 단계; c) 상기 본딩패드의 일부와 대응되는 위치에 상기 제 2 기판 및 마킹층을 관통하는 비아홀을 형성한 후 상기 비아홀 내부를 금속 물질로 충진하는 단계; d) 상기 본딩패드와 대응되는 위치의 제 2 기판 하부 면에 접속패드를 형성하는 단계; 및 e) 상기 제 1 기판 상부에 상기 제 2 기판을 올린 후 도전성 물질로 상기 접속패드와 상기 본딩패드를 접속하여 상기 회로패턴 위에 에어 캐비티를 형성하는 단계를 포함하는 것을 특징으로 한다.Method of manufacturing a wafer level package according to an embodiment of the present invention comprises the steps of a) preparing a first substrate having a circuit pattern including a bonding pad on the upper surface; b) laminating a marking layer made of a material capable of blocking the transmission of light on the upper surface of the second substrate; c) forming a via hole penetrating the second substrate and the marking layer at a position corresponding to a portion of the bonding pad, and then filling the inside of the via hole with a metal material; d) forming a connection pad on a lower surface of the second substrate at a position corresponding to the bonding pad; And e) raising the second substrate on the first substrate, and connecting the connection pad and the bonding pad with a conductive material to form an air cavity on the circuit pattern.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나로 구성된다.In the method of manufacturing a wafer-level package according to an embodiment of the present invention, the marking layer is composed of any one of a film, a wafer, a metal, an encapsulating material, and an epoxy that is not light transmitted.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 마킹층은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하 나의 방법에 의해 상기 제 2 기판 상부 면에 적층 된다.In the method of manufacturing a wafer level package according to an embodiment of the present invention, the marking layer is laminated on the upper surface of the second substrate by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 d) 단계 및 e) 단계 중 어느 하나의 단계 이후 자외선 또는 레이저를 이용하여 상기 마킹층에 라벨을 형성하는 단계를 포함한다.In the method of manufacturing a wafer-level package according to an embodiment of the present invention after the step of d) and e) comprises the step of forming a label on the marking layer using ultraviolet or laser.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 c) 단계는 접착물질이 개재된 보호층을 상기 마킹층 위에 적층하는 단계를 포함한다.In the method of manufacturing a wafer level package according to an embodiment of the present invention, the step c) includes laminating a protective layer interposed with an adhesive material on the marking layer.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 이종 물질에 따른 스트레스를 줄이기 위해 상기 접속패드와 접속패드 사이 또는 상기 접속패드 외부에 상기 보호층이 노출되도록 블라인드 비아홀을 형성하는 단계를 더 포함한다.In the method of manufacturing a wafer-level package according to an embodiment of the present invention, forming a blind via hole to expose the protective layer between the connection pad and the connection pad or to the outside of the connection pad in order to reduce stress due to different materials. Include.

본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 e) 단계 이후 상기 접착물질 및 보호층을 제거하는 단계; 및 자외선 또는 레이저를 이용하여 상기 마킹층에 라벨을 마킹하는 단계를 포함한다.Removing the adhesive material and the protective layer after the step e) in the method of manufacturing a wafer level package according to an embodiment of the present invention; And marking the label on the marking layer using ultraviolet or laser.

본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법은 a) 본딩패드를 포함하는 회로패턴이 형성된 제 1 기판을 준비하는 단계; b) 상기 본딩패드의 일부와 대응되는 위치에 제 2 기판을 관통하는 비아홀을 형성한 후 비아홀 내부를 금속 물질로 충진하는 단계; c) 상기 제 2 기판의 하부 면에 상기 본딩패드와 대응되는 위치에 접속패드를 형성하는 단계; d) 상기 제 1 기판 위에 제 2 기판을 올린 후 도전성 물질로 상기 접속패드와 본딩패드를 접속시켜 상기 회로패턴 위에 에어 캐비티를 형성하는 단계; e) 상기 제 1 기판 하부 면에 마킹층을 적층 하는 단계; 및 f) 상기 마킹층에 라벨을 마킹하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a method of manufacturing a wafer level package includes a) preparing a first substrate on which a circuit pattern including a bonding pad is formed; b) forming a via hole penetrating the second substrate at a position corresponding to a portion of the bonding pad, and then filling the inside of the via hole with a metal material; c) forming a connection pad on a lower surface of the second substrate at a position corresponding to the bonding pad; d) raising the second substrate on the first substrate and connecting the connection pad and the bonding pad with a conductive material to form an air cavity on the circuit pattern; e) depositing a marking layer on the lower surface of the first substrate; And f) marking a label on the marking layer.

본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나로 구성된다.In the method of manufacturing a wafer level package according to another embodiment of the present invention, the marking layer is composed of any one of a film, a wafer, a metal, an encapsulating material, and an epoxy that is not transmitted.

본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에서 상기 마킹층은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하나의 방법에 의해 상기 제 1 기판 하부 면에 적층 된다.In the method of manufacturing a wafer level package according to another embodiment of the present invention, the marking layer is laminated on the lower surface of the first substrate by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지를 나타내는 도면이다.1 is a view illustrating a wafer level package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지는 본딩패드(4a)를 포함하는 다수의 회로패턴(4)이 상부에 형성된 제 1 기판(2); 본딩패드(4a)와 대향 되는 위치에 접속패드(12)가 형성되고 회로패턴(4)을 외부환경으로부터 보호하기 위해 회로패턴(4) 위에 에어 캐비티(6)가 형성되도록 도전성 물질(16)에 의해 접속패드(12)가 본딩패드(4a)에 접속되어 제 1 기판(2) 위에 부착된 제 2 기판(8); 및 빛이 투과되지 않은 물질로 구성되어 제 2 기판(8)의 상부에 적층 되고 그 상부 면에 자외선 또는 레이저에 의해 라벨이 마킹되는 마킹층(14)을 포함한다.Referring to FIG. 1, a wafer level package according to an embodiment of the present invention may include a first substrate 2 having a plurality of circuit patterns 4 including bonding pads 4a formed thereon; The connection pad 12 is formed at a position opposite to the bonding pad 4a and the air cavity 6 is formed on the circuit pattern 4 to protect the circuit pattern 4 from the external environment. A second substrate 8 which is connected to the bonding pad 4a by a connection pad 12 and attached onto the first substrate 2 by the connection pad 12; And a marking layer 14 which is made of a material which does not transmit light and is stacked on top of the second substrate 8 and whose label is marked on the upper surface by ultraviolet rays or lasers.

제 1 기판(2)은 그 상부 면에 본딩패드(4a)를 포함하는 다수의 회로패턴(4)이 형성되고, 제 2 기판(8)은 그 하부 면에 본딩패드(4a)와 대향 되는 위치에 접속패드(12)가 형성되어 회로패턴(4)을 외부환경으로부터 보호하기 위해 회로패턴(4) 위에 에어 캐비티(6)가 형성되도록 도전성 물질(16)에 의해 접속패드(12)가 본딩패드(4a)에 접속된다.A plurality of circuit patterns 4 including bonding pads 4a are formed on an upper surface of the first substrate 2, and a second substrate 8 is opposite to the bonding pads 4a on a lower surface thereof. The connection pads 12 are bonded to each other by the conductive material 16 so that the air pads 6 are formed on the circuit patterns 4 to form the connection pads 12 to protect the circuit patterns 4 from the external environment. It is connected to (4a).

즉, 제 2 기판(8)은 제 1 기판(2) 위에 적층 되어 부착된다.In other words, the second substrate 8 is laminated and attached on the first substrate 2.

이때, 제 1 기판(2)과 제 2 기판(8)이 이종 물질 즉, 서로 다른 팽창률을 갖는 다른 물질로 구성될 경우 서로 다른 팽창률에 의해 기판이 파손되기 때문에 이를 방지하기 위해 동일 물질로 구성된다.In this case, when the first substrate 2 and the second substrate 8 are made of different materials, that is, different materials having different expansion rates, the substrates are damaged by different expansion rates, and thus are made of the same material. .

이러한, 제 1 기판(2) 및 제 2 기판(8)은 LiTaO3 또는 LiNbO3 등의 웨이퍼나 실리콘 웨이퍼로 구성된다.The first substrate 2 and the second substrate 8 are composed of a wafer such as LiTaO 3 or LiNbO 3 or a silicon wafer.

마킹층(14)은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나의 물질로 구성되어 그 상부 면에 자외선 또는 레이저에 의해 라벨이 마킹된다.The marking layer 14 is made of any one of a film, a wafer, a metal, an encapsulating material, and an epoxy which is not light-transmitted, and the label is marked on the upper surface by ultraviolet or laser.

이러한, 마킹층(14)은 제 2 기판(8)의 상부에 적층 되고, 라벨이 마킹층(14)에 마킹될 때 마킹층(14)에 의해 자외선 또는 레이저가 통과되지 않게 되므로 라벨 마킹 시 제 1 기판(2)에 형성된 회로패턴(4)이 자외선 또는 레이저에 의해 손상되는 것을 방지할 수 있게 된다.Such a marking layer 14 is stacked on top of the second substrate 8, and when the label is marked on the marking layer 14, ultraviolet rays or lasers do not pass through the marking layer 14. It is possible to prevent the circuit pattern 4 formed on the first substrate 2 from being damaged by ultraviolet rays or lasers.

제 2 기판(8)과 마킹층(14)에는 접속패드(12)와 대응되는 위치에 비아홀(10) 이 형성되고, 비아홀(10)은 도전성 페이스트, 구리(Cu), 금(Au) 등 금속 물질이 충진된다.In the second substrate 8 and the marking layer 14, a via hole 10 is formed at a position corresponding to the connection pad 12, and the via hole 10 is formed of a metal such as conductive paste, copper (Cu), gold (Au), or the like. The material is filled.

이에 따라, 웨이퍼 레벨 패키지의 전기적 특성은 비아홀(10)을 통해 외부장치에 전달되게 된다.Accordingly, the electrical characteristics of the wafer level package are transmitted to the external device through the via hole 10.

이와 같은 웨이퍼 레벨 패키지는 SAW 필터, TCXO, FBAR 중 어느 하나로 형성될 수 있고, 웨이퍼 레벨 패키지가 SAW 필터로 형성될 경우 소정 주파수 대역의 전기적 신호가 비아홀(10) 및 접속패드(12)를 통해 입력되면 회로패턴(4)이 표면 탄성파로 변환하여 필터링하고, 표면 탄성파를 다시 일정 대역의 주파수를 갖는 전기적 신호로 변환하여 접속패드(12) 및 비아홀(10)을 통해 외부 장치에 전달한다.Such a wafer level package may be formed of any one of a SAW filter, a TCXO, and an FBAR. When the wafer level package is formed of an SAW filter, an electrical signal of a predetermined frequency band is input through the via hole 10 and the connection pad 12. When the circuit pattern 4 converts the surface acoustic wave into a surface acoustic wave and filters it, the surface acoustic wave is converted into an electrical signal having a frequency of a predetermined band and transmitted to the external device through the connection pad 12 and the via hole 10.

이와 같이 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지는 제 2 기판(8)의 상부에 적층 된 마킹층(14)에 자외선 또는 레이저를 이용하여 라벨을 마킹하기 때문에 자외선 또는 레이저를 이용한 라벨 마킹 시 마킹층(14)이 자외선 또는 레이저 투과를 차단하므로 제 1 기판(2)에 형성된 회로패턴(4)이 자외선 또는 레이저에 의해 손상되는 것을 방지할 수 있게 된다.As such, the wafer level package according to the embodiment of the present invention marks the label by using ultraviolet rays or lasers on the marking layer 14 stacked on the second substrate 8, and thus, when marking the label using ultraviolet rays or lasers. Since the marking layer 14 blocks ultraviolet rays or laser transmission, the circuit pattern 4 formed on the first substrate 2 can be prevented from being damaged by ultraviolet rays or lasers.

도 2a 내지 도 2f는 도 1에 도시된 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예를 나타내는 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a wafer level package according to an embodiment of the present invention illustrated in FIG. 1.

먼저, 도 2a에 도시된 바와 같이 제 2 기판(8) 위에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층(14)을 적층 시킨다.First, as illustrated in FIG. 2A, a marking layer 14 made of a material capable of blocking light transmission is stacked on the second substrate 8.

이때, 마킹층(14)은 라미네이션(Lamination), 접합, 디스펜싱(Dispensing), 스크린 프린팅(Screen Printing), 스핀 코팅(Spin Coating), 증착(Deposition) 중 어느 하나의 방법에 의해 제 2 기판(8) 위에 적층 된다.In this case, the marking layer 14 may be formed of a second substrate (by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition). 8) are stacked on top.

이후, 도 2b에 도시된 바와 같이 드릴링 공정을 통해 제 1 기판(2)에 형성된 본딩패드(4a)의 일부와 대응되는 위치에 제 2 기판(8) 및 마킹층(14)을 관통하는 비아홀(10)을 형성한다.Subsequently, a via hole penetrating the second substrate 8 and the marking layer 14 at a position corresponding to a portion of the bonding pad 4a formed on the first substrate 2 through a drilling process as shown in FIG. 2B. 10) form.

이때, 비아홀(10)은 그 중심부가 도 1에 도시된 본딩패드(4a)의 중심부에 대응되는 위치에 형성된다.In this case, the via hole 10 is formed at a position corresponding to a central portion of the bonding pad 4a illustrated in FIG. 1.

비아홀(10)을 형성한 후에는 도 2c에 도시된 바와 같이 구리(Cu), 금(Au), 도전성 페이스트 등의 금속 물질로 비아홀(10) 내부를 충진한다.After the via hole 10 is formed, the inside of the via hole 10 is filled with a metal material such as copper (Cu), gold (Au), and conductive paste.

이후, 도 2d에 도시된 바와 같이 제 2 기판(8)의 하부 면에 본딩패드(4a)와 대응되는 위치에 접속패드(12)를 형성한다.Thereafter, as illustrated in FIG. 2D, the connection pad 12 is formed at a position corresponding to the bonding pad 4a on the lower surface of the second substrate 8.

이때, 접속패드(12)는 금속 물질로 형성되고, 공지의 인쇄회로기판의 회로패턴 형성방법에 의해 형성된다.At this time, the connection pad 12 is formed of a metal material, and is formed by a circuit pattern forming method of a known printed circuit board.

접속패드(12)를 형성한 후에는 도 2e에 도시된 바와 같이 상부 면에 본딩패드(4a)를 포함한 회로패턴(4)이 형성된 제 1 기판(2)을 제 2 기판(8) 하부에 위치시킨 후 도전성 물질(16)로 접속패드(12)와 본딩패드(4a)를 부착시킨다.After the connection pad 12 is formed, the first substrate 2 having the circuit pattern 4 including the bonding pads 4a formed thereon is positioned below the second substrate 8, as shown in FIG. 2E. After the connection, the connection pad 12 and the bonding pad 4a are attached to the conductive material 16.

이로 인해, 제 1 기판(2) 위에 제 2 기판(8)이 적층 되고, 회로패턴(4) 위에는 에어 캐비티(6)가 형성되게 된다.As a result, the second substrate 8 is stacked on the first substrate 2, and the air cavity 6 is formed on the circuit pattern 4.

이후, 도 2f에 도시된 바와 같이 다이싱 공정을 통해 불필요한 부분을 제거한다.Thereafter, unnecessary parts are removed through a dicing process as shown in FIG. 2F.

이와 같은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예에서 마킹층(14)에 자외선 또는 레이저를 이용하여 라벨을 마킹하는 라벨 마킹은 제 2 기판(8)의 하부에 접속패드(12)를 형성한 후 행하거나 제 1 기판(2) 위에 제 2 기판(8)을 적층 한 후 행할 수 있다.In one embodiment of the wafer level package manufacturing method according to an embodiment of the present invention as described above, the label marking for marking the label by using ultraviolet or laser to the marking layer 14 is connected to the lower portion of the second substrate (8) This can be done after forming (12) or after laminating the second substrate (8) on the first substrate (2).

또한, 라벨 마킹은 다이싱 공정 이후 행할 수도 있다.In addition, label marking may be performed after a dicing process.

그리고, 상부 면에 본딩패드(4a)를 포함하는 회로패턴(4)이 형성된 제 1 기판(2)은 제 2 기판(8) 위에 마킹층(14)을 적층 하는 공정과 동시에 진행되거나 그 이전에 준비할 수 있다.In addition, the first substrate 2 having the circuit pattern 4 including the bonding pads 4a formed on the upper surface thereof may be processed simultaneously with or before the lamination of the marking layer 14 on the second substrate 8. You can prepare.

이와 같이 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예는 빛이 투과되지 않은 물질로 구성된 마킹층(14)에 자외선 또는 레이저로 라벨을 마킹하기 때문에 마킹층(14)에 의해 자외선 또는 레이저의 투과가 차단되므로 제 1 기판(2)에 형성된 회로패턴(4)이 손상을 방지할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있게 된다.As such, one embodiment of the method for manufacturing a wafer level package according to an embodiment of the present invention uses the marking layer 14 to mark the label with ultraviolet or laser marking on the marking layer 14 made of a material that does not transmit light. Since the transmission of ultraviolet rays or laser is blocked, the circuit pattern 4 formed on the first substrate 2 can be prevented from being damaged, thereby improving the reliability of the wafer level package.

도 3a 내지 도 3g는 도 1에 도시된 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예를 나타내는 공정 단면도이다.3A to 3G are cross-sectional views illustrating another method of manufacturing a wafer level package according to an embodiment of the present invention illustrated in FIG. 1.

먼저, 도 3a에 도시된 바와 같이 제 2 기판(8) 위에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층(14)을 적층 시킨다.First, as shown in FIG. 3A, a marking layer 14 made of a material capable of blocking light transmission is laminated on the second substrate 8.

이때, 마킹층(14)은 라미네이션(Lamination), 접합, 디스펜싱(Dispensing), 스크린 프린팅(Screen Printing), 스핀 코팅(Spin Coating), 증착(Deposition) 중 어느 하나의 방법에 의해 제 2 기판(8) 위에 적층 된다.In this case, the marking layer 14 may be formed of a second substrate (by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition). 8) are stacked on top.

이후, 도 2b에 도시된 바와 같이 드릴링 공정을 통해 제 1 기판(2)에 형성된 본딩패드(4a)의 일부와 대응되는 위치에 제 2 기판(8) 및 마킹층(14)을 관통하는 비아홀(10)을 형성한다.Subsequently, a via hole penetrating the second substrate 8 and the marking layer 14 at a position corresponding to a portion of the bonding pad 4a formed on the first substrate 2 through a drilling process as shown in FIG. 2B. 10) form.

이때, 비아홀(10)은 그 중심부가 도 1에 도시된 본딩패드(4a)의 중심부에 대응되는 위치에 형성된다.In this case, the via hole 10 is formed at a position corresponding to a central portion of the bonding pad 4a illustrated in FIG. 1.

비아홀(10)을 형성한 후에는 마킹층(14)의 상부 표면이 손상되는 것을 방지하기 위해 접착물질(20)을 개재한 보호층(22)을 마킹층(14) 위에 적층 한다.After the via hole 10 is formed, the protective layer 22 via the adhesive material 20 is laminated on the marking layer 14 to prevent the upper surface of the marking layer 14 from being damaged.

이때, 보호층(22)으로는 단단하고 뒤틀림이 없는 물질 예를 들면, 글래스(Glass)가 사용된다.At this time, the protective layer 22 is a hard, warping material, for example, glass (Glass) is used.

이후, 도 3c에 도시된 바와 같이 구리(Cu), 금(Au), 도전성 페이스트 등의 금속 물질로 비아홀(10) 내부를 충진한다.Thereafter, as shown in FIG. 3C, the via hole 10 is filled with a metal material such as copper (Cu), gold (Au), or conductive paste.

금속 물질로 비아홀(10) 내부를 충진한 후에는 도 3d에 도시된 바와 같이 제 2 기판(8)의 하부 면에 본딩패드(4a)와 대응되는 위치에 접속패드(12)를 형성한다.After filling the inside of the via hole 10 with a metal material, the connection pad 12 is formed at a position corresponding to the bonding pad 4a on the lower surface of the second substrate 8 as shown in FIG. 3D.

이때, 접속패드(12)는 금속 물질로 형성되고, 공지의 인쇄회로기판의 회로패턴 형성방법에 의해 형성된다.At this time, the connection pad 12 is formed of a metal material, and is formed by a circuit pattern forming method of a known printed circuit board.

접속패드(12)를 형성한 후에는 도 3e에 도시된 바와 같이 이종 물질에 따라 발생 되는 스트레스(Stress)를 줄이기 위해 접속패드(12)와 접속패드(12) 사이 또는 접속패드(12) 외부에 제 2 기판(8) 및 마킹층(14)을 관통하여 보호층(22)이 노출되도록 블라인드 비아홀(26)을 형성한다.After the connection pad 12 is formed, as shown in FIG. 3E, between the connection pad 12 and the connection pad 12 or outside the connection pad 12 in order to reduce stress generated by different materials. The blind via hole 26 is formed to penetrate the second substrate 8 and the marking layer 14 to expose the protective layer 22.

이후, 도 3f에 도시된 바와 같이 상부 면에 본딩패드(4a)를 포함한 회로패턴(4)이 형성된 제 1 기판(2)을 제 2 기판(8) 하부에 위치시킨 후 도전성 물질(16) 로 접속패드(12)와 본딩패드(4a)를 부착시킨다.Thereafter, as shown in FIG. 3F, the first substrate 2 having the circuit pattern 4 including the bonding pads 4a formed thereon is positioned under the second substrate 8, and then the conductive material 16 is disposed. The connection pad 12 and the bonding pad 4a are attached.

이로 인해, 제 1 기판(2) 위에 제 2 기판(8)이 적층 되고, 회로패턴(4) 위에는 에어 캐비티(6)가 형성되게 된다.As a result, the second substrate 8 is stacked on the first substrate 2, and the air cavity 6 is formed on the circuit pattern 4.

이후, 도 3g에 도시된 바와 같이 마킹층(14) 위에 적층 된 접착물질(20) 및 보호층(22)을 제거한 후 다이싱 공정을 통해 불필요한 부분을 제거한다.Thereafter, as illustrated in FIG. 3G, the adhesive material 20 and the protective layer 22 stacked on the marking layer 14 are removed, and then unnecessary portions are removed through a dicing process.

이때, 제거되는 부분은 블라인드 비아홀(26)의 중심부를 기준으로 외부 영역이 제거된다.In this case, the portion to be removed is removed based on the center of the blind via hole 26.

이와 같은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예에서 마킹층(14)에 자외선 또는 레이저를 이용하여 라벨을 마킹하는 라벨 마킹은 마킹층(14) 위에 접착물질(20) 및 보호층(22)을 제거한 후 행해진다.In another embodiment of the method for manufacturing a wafer level package according to an embodiment of the present invention, the label marking for marking the label using ultraviolet rays or lasers on the marking layer 14 is performed on the adhesive layer 20 on the marking layer 14. And after removing the protective layer 22.

그리고, 상부 면에 본딩패드(4a)를 포함하는 회로패턴(4)이 형성된 제 1 기판(2)은 제 2 기판(8) 위에 마킹층(14)을 적층 하는 공정과 동시에 진행되거나 그 이전에 준비할 수 있다.In addition, the first substrate 2 having the circuit pattern 4 including the bonding pads 4a formed on the upper surface thereof may be processed simultaneously with or before the lamination of the marking layer 14 on the second substrate 8. You can prepare.

이와 같이 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예는 빛이 투과되지 않은 물질로 구성된 마킹층(14)에 자외선 또는 레이저로 라벨을 마킹하기 때문에 마킹층(14)에 의해 자외선 또는 레이저의 투과가 차단되므로 제 1 기판(2)에 형성된 회로패턴(4)의 손상을 방지할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있게 된다.As described above, another embodiment of the wafer level package manufacturing method according to the embodiment of the present invention is because the marking layer 14 is made of a material that does not transmit light to the marking layer 14 by ultraviolet or laser marking the label by the marking layer 14 Since transmission of ultraviolet rays or laser is blocked, damage to the circuit pattern 4 formed on the first substrate 2 can be prevented, thereby improving the reliability of the wafer level package.

도 4는 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지를 나타내는 도면이다.4 illustrates a wafer level package according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지는 본딩패드(4a)를 포함하는 다수의 회로패턴(54)이 상부에 형성된 제 1 기판(52); 본딩패드(54a)와 대향 되는 위치에 접속패드(62)가 형성되고 회로패턴(54)을 외부환경으로부터 보호하기 위해 회로패턴(54) 위에 에어 캐비티(56)가 형성되도록 도전성 물질(66)에 의해 접속패드(62)가 본딩패드(54a)에 접속되어 제 1 기판(52) 위에 부착된 제 2 기판(58); 및 빛이 투과되지 않은 물질로 구성되어 제 1 기판(52)의 하부에 적층 되고 그 하부 면에 자외선 또는 레이저에 의해 라벨이 마킹되는 마킹층(64)을 포함한다.Referring to FIG. 4, a wafer level package according to another embodiment of the present invention may include a first substrate 52 having a plurality of circuit patterns 54 including a bonding pad 4a formed thereon; The connection pad 62 is formed at a position opposite to the bonding pad 54a and the air cavity 56 is formed on the conductive pattern 66 to protect the circuit pattern 54 from the external environment. A second substrate 58 which is connected to the bonding pads 54a by the connection pads 62 and attached onto the first substrate 52 by the connection pads 62; And a marking layer 64 made of a material that does not transmit light, stacked on the lower portion of the first substrate 52, and labeled on the lower surface thereof by ultraviolet rays or lasers.

제 1 기판(52)은 그 상부 면에 본딩패드(54a)를 포함하는 다수의 회로패턴(54)이 형성되고, 제 2 기판(58)은 그 하부 면에 본딩패드(54a)와 대향 되는 위치에 접속패드(62)가 형성되어 회로패턴(54)을 외부환경으로부터 보호하기 위해 회로패턴(54) 위에 에어 캐비티(56)가 형성되도록 도전성 물질(66)에 의해 접속패드(62)가 본딩패드(54a)에 접속된다.The first substrate 52 has a plurality of circuit patterns 54 including bonding pads 54a formed on an upper surface thereof, and the second substrate 58 faces a bonding pad 54a on a lower surface thereof. The connection pads 62 are formed by the conductive material 66 so that the air pads 56 are formed on the circuit patterns 54 to form the connection pads 62 to protect the circuit patterns 54 from the external environment. It is connected to 54a.

즉, 제 2 기판(58)은 제 1 기판(52) 위에 적층 되어 부착된다.That is, the second substrate 58 is stacked and attached on the first substrate 52.

이때, 제 1 기판(52)과 제 2 기판(58)이 이종 물질 즉, 서로 다른 팽창률을 갖는 다른 물질로 구성될 경우 서로 다른 팽창률에 의해 기판이 파손되기 때문에 이를 방지하기 위해 동일 물질로 구성된다.In this case, when the first substrate 52 and the second substrate 58 are made of different materials, that is, different materials having different expansion rates, the substrates are damaged by different expansion rates, and thus are made of the same material. .

이러한, 제 1 기판(52) 및 제 2 기판(58)은 LiTaO3 또는 LiNbO3 등의 리튬탄탈레이트 웨이퍼나 실리콘 웨이퍼로 구성된다.The first substrate 52 and the second substrate 58 are composed of a lithium tantalate wafer or a silicon wafer such as LiTaO 3 or LiNbO 3 .

마킹층(64)은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나의 물질로 구성되어 그 하부 면에 자외선 또는 레이저에 의해 라벨이 마킹된다.The marking layer 64 is made of any one of a film, a wafer, a metal, an encapsulating material, and an epoxy, which is not light-transmitted, and the label is marked on the lower surface by ultraviolet rays or lasers.

이러한, 마킹층(64)은 제 1 기판(52)의 하부에 적층 되고, 라벨이 마킹층(64)에 마킹될 때 마킹층(64)에 의해 자외선 또는 레이저가 통과되지 않게 되므로 라벨 마킹 시 제 1 기판(52)에 형성된 회로패턴(54)이 자외선 또는 레이저에 의해 손상되는 것을 방지할 수 있게 된다.Such a marking layer 64 is stacked below the first substrate 52, and when the label is marked on the marking layer 64, ultraviolet rays or laser beams are not passed through the marking layer 64. The circuit pattern 54 formed on the first substrate 52 can be prevented from being damaged by ultraviolet rays or lasers.

제 2 기판(58)에는 접속패드(62)와 대응되는 위치에 비아홀(60)이 형성되고, 비아홀(60)은 도전성 페이스트, 구리(Cu), 금(Au) 등 금속 물질이 충진된다.The via hole 60 is formed at a position corresponding to the connection pad 62 in the second substrate 58, and the via hole 60 is filled with a metal material such as conductive paste, copper (Cu), and gold (Au).

이에 따라, 웨이퍼 레벨 패키지의 전기적 특성은 비아홀(60)을 통해 외부장치에 전달되게 된다.Accordingly, the electrical characteristics of the wafer level package are transmitted to the external device through the via hole 60.

이와 같은 웨이퍼 레벨 패키지는 SAW 필터, TCXO, FBAR 중 어느 하나로 형성될 수 있고, 웨이퍼 레벨 패키지가 SAW 필터로 형성될 경우 소정 주파수 대역의 전기적 신호가 비아홀(60) 및 본딩패드(54a)를 통해 입력되면 회로패턴(54)이 표면 탄성파로 변환하여 필터링하고, 표면 탄성파를 다시 일정 대역의 주파수를 갖는 전기적 신호로 변환하여 본딩패드(54a) 및 비아홀(60)을 통해 외부 장치에 전달한다.Such a wafer level package may be formed of any one of a SAW filter, a TCXO, and an FBAR. When the wafer level package is formed of an SAW filter, an electrical signal of a predetermined frequency band is input through the via hole 60 and the bonding pad 54a. When the circuit pattern 54 is converted into surface acoustic waves and filtered, the surface acoustic waves are converted into electrical signals having a frequency of a predetermined band and transmitted to the external device through the bonding pads 54a and the via holes 60.

이와 같이 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지는 제 1 기판(52)의 하부에 적층 된 마킹층(64)에 자외선 또는 레이저를 이용하여 라벨을 마킹하기 때문에 자외선 또는 레이저를 이용한 라벨 마킹 시 마킹층(64)이 자외선 또는 레이저 투과를 차단하므로 제 1 기판(52)에 형성된 회로패턴(54)의 손상을 방지 할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있게 된다.As such, the wafer level package according to another embodiment of the present invention marks the label by using ultraviolet rays or lasers on the marking layer 64 stacked on the lower portion of the first substrate 52. Since the marking layer 64 blocks ultraviolet rays or laser transmission, damage of the circuit pattern 54 formed on the first substrate 52 can be prevented, thereby improving reliability of the wafer level package.

도 5a 내지 도 5h는 도 4에 도시된 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예를 나타내는 공정 단면도이다.5A through 5H are cross-sectional views illustrating a method of manufacturing a wafer level package according to another embodiment of the present invention illustrated in FIG. 4.

먼저, 5a에 도시된 바와 같이 제 2 기판(58)을 준비한 후 드릴 공정을 통해 도 5b에 도시된 바와 같이 제 2 기판(58)을 관통하는 비아홀(60)을 형성한다.First, as illustrated in FIG. 5A, a second substrate 58 is prepared, and a via hole 60 penetrating through the second substrate 58 is formed through a drill process, as illustrated in FIG. 5B.

이때, 비아홀(60)은 그 중심부가 본딩패드(54a)의 중심부와 일치되도록 제 1 기판(52)의 상부 면에 형성된 본딩패드(54a)의 일부와 대응되는 부분에 형성된다.In this case, the via hole 60 is formed at a portion corresponding to a portion of the bonding pad 54a formed on the upper surface of the first substrate 52 so that the center portion thereof coincides with the central portion of the bonding pad 54a.

비아홀(60)을 형성한 후에는 도 5c에 도시된 바와 같이 구리(Cu), 금(Au), 도전성 페이스트 등의 금속 물질로 비아홀(60) 내부를 충진한다.After the via hole 60 is formed, the inside of the via hole 60 is filled with a metal material such as copper (Cu), gold (Au), or conductive paste, as shown in FIG. 5C.

이후, 도 5d에 도시된 바와 같이 제 2 기판(58)의 하부 면에 본딩패드(54a)와 대응되는 위치에 접속패드(62)를 형성한다.Thereafter, as shown in FIG. 5D, the connection pad 62 is formed at a position corresponding to the bonding pad 54a on the lower surface of the second substrate 58.

이때, 접속패드(62)는 금속 물질로 형성되고, 공지의 인쇄회로기판의 회로패턴 형성방법에 의해 형성된다.At this time, the connection pad 62 is formed of a metal material and is formed by a circuit pattern forming method of a known printed circuit board.

접속패드(62)를 형성한 후에는 도 5e에 도시된 바와 같이 상부 면에 본딩패드(54a)를 포함한 회로패턴(54)이 형성된 제 1 기판(52)을 제 2 기판(58) 하부에 위치시킨 후 도전성 물질(66)로 접속패드(62)와 본딩패드(54a)를 부착시킨다.After the connection pad 62 is formed, as shown in FIG. 5E, the first substrate 52 having the circuit pattern 54 including the bonding pads 54a on the upper surface thereof is positioned below the second substrate 58. After the connection, the connection pad 62 and the bonding pad 54a are attached to the conductive material 66.

이로 인해, 제 1 기판(52) 위에 제 2 기판(58)이 적층 되고, 회로패턴(54) 위에는 에어 캐비티(56)가 형성되게 된다.As a result, the second substrate 58 is stacked on the first substrate 52, and the air cavity 56 is formed on the circuit pattern 54.

이후, 5f에 도시된 바와 같이 제 1 기판(52)의 하부에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층(64)을 적층 시킨다.Thereafter, as shown in 5f, a marking layer 64 made of a material capable of blocking light transmission is laminated on the lower portion of the first substrate 52.

이때, 마킹층(64)은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하나의 방법에 의해 제 1 기판(52) 하부 면에 적층 된다.In this case, the marking layer 64 is laminated on the lower surface of the first substrate 52 by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition.

이후, 자외선 또는 레이저를 이용하여 도 5g에 도시된 바와 같이 마킹층(64)에 라벨을 마킹한다. 이때, 마킹층(64)은 빛의 투과를 차단하기 때문에 라벨 마킹 시 자외선 또는 레이저에 의해 제 1 기판(52)에 형성된 회로패턴(54)이 손상되는 것을 방지할 수 있게 된다.The label is then marked on the marking layer 64 using ultraviolet or laser as shown in FIG. 5G. At this time, since the marking layer 64 blocks the transmission of light, it is possible to prevent the circuit pattern 54 formed on the first substrate 52 from being damaged by ultraviolet rays or lasers during label marking.

라벨 마킹을 한 후에는 도 5h에 도시된 바와 같이 다이싱 공정을 통해 불필요한 부분을 제거한다.After labeling, unnecessary portions are removed through a dicing process as shown in FIG. 5H.

이상 설명한 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예에서 상부 면에 본딩패드(54a)를 포함하는 회로패턴(54)이 형성된 제 1 기판(52)은 제 2 기판(58)에 비아홀(60)을 형성하는 공정과 동시에 진행되거나 그 이전에 준비할 수 있다.In one embodiment of the method for manufacturing a wafer level package according to another embodiment of the present invention described above, the first substrate 52 on which the circuit pattern 54 including the bonding pads 54a is formed is formed on the upper surface of the second substrate 58. At the same time as the process of forming the via hole 60 in the) or may be prepared before.

이와 같이 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 일 실시 예는 빛이 투과되지 않은 물질로 구성된 마킹층(64)에 자외선 또는 레이저로 라벨을 마킹하기 때문에 마킹층(64)에 의해 자외선 또는 레이저의 투과가 차단되므로 제 1 기판(52)에 형성된 회로패턴(54)의 손상을 방지할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있게 된다.As such, one embodiment of the method for manufacturing a wafer level package according to another embodiment of the present invention uses the marking layer 64 because the marking layer 64 is made of ultraviolet light or laser marking the marking layer 64 made of a material that does not transmit light. Since transmission of ultraviolet rays or lasers is blocked, damage to the circuit pattern 54 formed on the first substrate 52 can be prevented, thereby improving the reliability of the wafer level package.

도 6a 내지 도 6h는 도 4에 도시된 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예를 나타내는 공정 단면도이다.6A to 6H are cross-sectional views illustrating another method of manufacturing a wafer level package according to another exemplary embodiment of the present invention illustrated in FIG. 4.

먼저, 6a에 도시된 바와 같이 제 2 기판(58)을 준비한 후 드릴 공정을 통해 도 6b에 도시된 바와 같이 제 2 기판(58)을 관통하는 비아홀(60)을 형성한다.First, as illustrated in FIG. 6A, a second substrate 58 is prepared, and then a via hole 60 penetrating through the second substrate 58 is formed as shown in FIG. 6B through a drill process.

이때, 비아홀(60)은 그 중심부가 본딩패드(54a)의 중심부와 일치되도록 제 1 기판(52)의 상부 면에 형성된 본딩패드(54a)의 일부와 대응되는 부분에 형성된다.In this case, the via hole 60 is formed at a portion corresponding to a portion of the bonding pad 54a formed on the upper surface of the first substrate 52 so that the center portion thereof coincides with the central portion of the bonding pad 54a.

비아홀(60)을 형성한 후에는 도 6c에 도시된 바와 같이 구리(Cu), 금(Au), 도전성 페이스트 등의 금속 물질로 비아홀(60) 내부를 충진한다.After the via hole 60 is formed, the inside of the via hole 60 is filled with a metal material such as copper (Cu), gold (Au), and conductive paste.

이후, 도 6d에 도시된 바와 같이 제 2 기판(58)의 하부 면에 본딩패드(54a)와 대응되는 위치에 접속패드(62)를 형성한다.Thereafter, as shown in FIG. 6D, the connection pad 62 is formed at a position corresponding to the bonding pad 54a on the lower surface of the second substrate 58.

이때, 접속패드(62)는 금속 물질로 형성되고, 공지의 인쇄회로기판의 회로패턴 형성방법에 의해 형성된다.At this time, the connection pad 62 is formed of a metal material and is formed by a circuit pattern forming method of a known printed circuit board.

접속패드(62)를 형성한 후에는 도 6e에 도시된 바와 같이 상부 면에 본딩패드(54a)를 포함한 회로패턴(54)이 형성되고 하부 면에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층(64)이 적층 되며 본딩패드(54a) 위에 도전성 물질(66)이 도포 된 제 1 기판(52) 위에 접속패드(62)가 형성된 제 2 기판(58)을 올린 후 도전성 물질(66)을 이용하여 접속패드(62)와 본딩패드(54a)를 부착시킨다.After the connection pad 62 is formed, as shown in FIG. 6E, a circuit pattern 54 including a bonding pad 54a is formed on an upper surface and a marking layer made of a material capable of blocking light transmission on the lower surface. 64 is stacked and the second substrate 58 having the connection pad 62 formed thereon is placed on the first substrate 52 on which the conductive material 66 is coated on the bonding pad 54a. Then, the conductive material 66 is used. Then, the connection pad 62 and the bonding pad 54a are attached.

이로 인해, 제 1 기판(52) 위에 제 2 기판(58)이 적층 되고, 회로패턴(54) 위에는 에어 캐비티(56)가 형성되게 된다.As a result, the second substrate 58 is stacked on the first substrate 52, and the air cavity 56 is formed on the circuit pattern 54.

여기서, 마킹층(64)은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하나의 방법에 의해 제 1 기판(52) 하부 면에 적층 된다.Here, the marking layer 64 is laminated on the lower surface of the first substrate 52 by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition.

이후, 6f에 도시된 바와 같이 자외선 또는 레이저를 이용하여 마킹층(64)에 라벨을 마킹한다. 이때, 마킹층(64)은 빛의 투과를 차단하기 때문에 라벨 마킹 시 자외선 또는 레이저에 의해 제 1 기판(52)에 형성된 회로패턴(54)이 손상되는 것을 방지할 수 있게 된다.The label is then marked on the marking layer 64 using ultraviolet or laser as shown in 6f. At this time, since the marking layer 64 blocks the transmission of light, it is possible to prevent the circuit pattern 54 formed on the first substrate 52 from being damaged by ultraviolet rays or lasers during label marking.

라벨 마킹을 한 후에는 도 6g에 도시된 바와 같이 다이싱 공정을 통해 불필요한 부분을 제거한다.After labeling, unnecessary portions are removed through a dicing process as shown in FIG. 6G.

이상 설명한 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예에서 상부 면에 본딩패드(54a)를 포함하는 회로패턴(54)이 형성된 제 1 기판(52)은 제 2 기판(58)에 비아홀(60)을 형성하는 공정과 동시에 진행되거나 그 이전에 준비할 수 있다.In another embodiment of the method for fabricating a wafer level package according to another embodiment of the present invention described above, the first substrate 52 having the circuit pattern 54 including the bonding pads 54a formed on the upper surface thereof is a second substrate 58. At the same time as the process of forming the via hole 60 in the) or may be prepared before.

이와 같이 본 발명의 다른 실시 예에 따른 웨이퍼 레벨 패키지 제조 방법의 다른 실시 예는 빛이 투과되지 않은 물질로 구성된 마킹층(64)에 자외선 또는 레이저로 라벨을 마킹하기 때문에 마킹층(64)에 의해 자외선 또는 레이저의 투과가 차단되므로 제 1 기판(52)에 형성된 회로패턴(54)의 손상을 방지할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있게 된다.As described above, another embodiment of the wafer level package manufacturing method according to another embodiment of the present invention uses the marking layer 64 because the marking layer 64 is made of a material that does not transmit light. Since transmission of ultraviolet rays or lasers is blocked, damage to the circuit pattern 54 formed on the first substrate 52 can be prevented, thereby improving the reliability of the wafer level package.

도 7a는 종래의 웨이퍼 레벨 패키지의 라벨 마킹 상태를 나타내는 도면이고, 도 7b는 본 발명의 실시 예에 따른 웨이퍼 레벨 패키지의 라벨 마킹 상태를 나타내는 도면이다.FIG. 7A illustrates a label marking state of a conventional wafer level package, and FIG. 7B illustrates a label marking state of a wafer level package according to an exemplary embodiment of the present invention.

도 7a 및 도 7b에 도시된 바와 같이 본 발명의 실시 예에 따른 웨이퍼 레벨 패키지 및 그 제조 방법은 빛이 투과되지 않은 물질로 구성된 마킹층에 자외선 또는 레이저를 이용하여 라벨을 마킹하기 때문에 자외선 또는 레이저에 의해 제 1 기판에 형성된 회로패턴이 손상되는 것을 방지할 수 있어 웨이퍼 레벨 패키지의 신뢰 성을 향상시킬 수 있게 된다.As shown in FIGS. 7A and 7B, a wafer-level package and a method of manufacturing the same according to an exemplary embodiment of the present invention use ultraviolet or laser light to mark a label using a ultraviolet light or laser on a marking layer made of a material that does not transmit light. As a result, the circuit pattern formed on the first substrate can be prevented from being damaged, thereby improving the reliability of the wafer level package.

상술한 바와 같이, 본 발명은 제 1 기판의 하부 면 또는 제 2 기판의 상부 면에 적층 된 마킹층에 자외선 또는 레이저를 이용하여 라벨을 마킹하기 때문에 자외선 또는 레이저를 이용한 라벨 마킹 시 마킹층이 자외선 또는 레이저 투과를 차단하므로 제 1 기판에 형성된 회로패턴손상을 방지할 수 있게 되어 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, since the label is marked by using ultraviolet rays or lasers on the marking layer laminated on the lower surface of the first substrate or the upper surface of the second substrate, the marking layer is ultraviolet when the label is labeled using ultraviolet rays or lasers. Alternatively, since the laser beam is blocked, damage to the circuit pattern formed on the first substrate can be prevented, thereby improving reliability of the wafer level package.

Claims (21)

본딩패드를 포함하는 다수의 회로패턴이 상부에 형성된 제 1 기판;A first substrate having a plurality of circuit patterns including a bonding pad formed thereon; 상기 본딩패드와 대향 되는 위치에 접속패드가 형성되고 상기 회로패턴을 외부환경으로부터 보호하기 위해 상기 회로패턴 위에 에어 캐비티가 형성되도록 도전성 물질에 의해 상기 접속패드가 상기 본딩패드에 접속되어 상기 제 1 기판 위에 부착된 제 2 기판; 및A connection pad is formed at a position opposite to the bonding pad, and the connection pad is connected to the bonding pad by a conductive material to form an air cavity on the circuit pattern to protect the circuit pattern from an external environment. A second substrate attached thereon; And 빛이 투과되지 않은 물질로 구성되어 상기 제 1 기판의 하부 또는 상기 제 2 기판의 상부 중 어느 한 곳에 적층 되고 그 상부면 또는 하부 면 중 어느 한 면에 자외선 또는 레이저에 의해 라벨이 마킹되는 마킹층; 및A marking layer composed of a material which is not transmitted through light and laminated on either the lower side of the first substrate or the upper side of the second substrate, and the label is marked by ultraviolet rays or lasers on either the upper side or the lower side. ; And 상기 웨이퍼 레벨 패키지의 전기적 특성을 외부 장치에 전달하기 위해 상기 접속패드와 대응되는 위치의 상기 제 2 기판에 형성된 상기 제 2 기판을 관통하는 비아홀을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.And a via hole penetrating the second substrate formed in the second substrate at a position corresponding to the connection pad to transfer electrical characteristics of the wafer level package to an external device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 기판 및 제 2 기판은 동일 물질로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.And the first substrate and the second substrate are made of the same material. 제 2 항에 있어서,The method of claim 2, 상기 제 1 기판 및 제 2 기판은 LiTaO3 웨이퍼로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.And the first substrate and the second substrate are composed of LiTaO 3 wafers. 제 2 항에 있어서,The method of claim 2, 상기 제 1 기판 및 제 2 기판은 LiNbO3 웨이퍼로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.And the first substrate and the second substrate are composed of LiNbO 3 wafers. 제 2 항에 있어서,The method of claim 2, 상기 제 1 기판 및 제 2 기판은 실리콘 웨이퍼로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지.And the first and second substrates are silicon wafers. 제 1 항에 있어서,The method of claim 1, 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나인 것을 특징으로 하는 웨이퍼 레벨 패키지.The marking layer is a wafer level package, characterized in that any one of a film, a wafer, a metal, an encapsulating material and an epoxy is not transmitted. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼 레벨 패키지는 SAW 필터인 것을 특징으로 하는 웨이퍼 레벨 패키지.The wafer level package is a SAW filter. 제 1 항에 있어서,The method of claim 1, 상기 마킹층이 상기 제 2 기판의 상부에 적층 될 경우 상기 웨이퍼 레벨 패 키지의 전기적 특성을 외부 장치에 전달하기 위해 상기 접속패드와 대응되는 위치의 상기 제 2 기판 및 마킹층에 상기 제 2 기판 및 마킹층을 관통하는 비아홀이 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지.When the marking layer is stacked on top of the second substrate, the second substrate and the second substrate and the marking layer at a position corresponding to the connection pad to transfer the electrical characteristics of the wafer level package to an external device. A wafer level package, characterized in that via holes are formed through the marking layer. 제 8 항에 있어서,The method of claim 8, 상기 비아홀은 구리 또는 도전성 페이스트 또는 금 중 어느 하나의 금속 물질이 충진된 것을 특징으로 하는 웨이퍼 레벨 패키지.The via hole is a wafer level package, characterized in that the metal material of any one of copper or conductive paste or gold is filled. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 비아홀은 구리 또는 도전성 페이스트 또는 금 중 어느 하나의 금속 물질이 충진된 것을 특징으로 하는 웨이퍼 레벨 패키지.The via hole is a wafer level package, characterized in that the metal material of any one of copper or conductive paste or gold is filled. a) 상부 면에 본딩패드를 포함한 회로패턴이 형성된 제 1 기판을 준비하는 단계;a) preparing a first substrate having a circuit pattern including a bonding pad on an upper surface thereof; b) 제 2 기판 상부 면에 빛의 투과를 차단할 수 있는 물질로 구성된 마킹층을 적층하는 단계;b) laminating a marking layer made of a material capable of blocking the transmission of light on the upper surface of the second substrate; c) 상기 본딩패드의 일부와 대응되는 위치에 상기 제 2 기판 및 마킹층을 관통하는 비아홀을 형성한 후 상기 비아홀 내부를 금속 물질로 충진하는 단계;c) forming a via hole penetrating the second substrate and the marking layer at a position corresponding to a portion of the bonding pad, and then filling the inside of the via hole with a metal material; d) 상기 본딩패드와 대응되는 위치의 제 2 기판 하부 면에 접속패드를 형성하는 단계; 및d) forming a connection pad on a lower surface of the second substrate at a position corresponding to the bonding pad; And e) 상기 제 1 기판 상부에 상기 제 2 기판을 올린 후 도전성 물질로 상기 접속패드와 상기 본딩패드를 접속하여 상기 회로패턴 위에 에어 캐비티를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.and e) placing the second substrate on the first substrate and connecting the connection pad and the bonding pad with a conductive material to form an air cavity on the circuit pattern. Way. 제 12 항에 있어서,The method of claim 12, 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.The marking layer is a method of manufacturing a wafer level package, characterized in that any one of a film, a wafer, a metal, an encapsulating material and an epoxy is not transmitted. 제 13 항에 있어서,The method of claim 13, 상기 마킹층은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하나의 방법에 의해 상기 제 2 기판 상부 면에 적층 되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.And the marking layer is deposited on the upper surface of the second substrate by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition. 제 12 항에 있어서,The method of claim 12, 상기 d) 단계 및 e) 단계 중 어느 하나의 단계 이후 자외선 또는 레이저를 이용하여 상기 마킹층에 라벨을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.Forming a label on the marking layer using ultraviolet or laser light after any one of steps d) and e). 제 12 항에 있어서,The method of claim 12, 상기 c) 단계는 접착물질이 개재된 보호층을 상기 마킹층 위에 적층하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.The step c) comprises the step of laminating a protective layer interposed an adhesive material on the marking layer. 제 16 항에 있어서,The method of claim 16, 이종 물질에 따른 스트레스를 줄이기 위해 상기 접속패드와 접속패드 사이 또는 상기 접속패드 외부에 상기 보호층이 노출되도록 블라인드 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.And forming a blind via hole to expose the protective layer between the connection pad and the connection pad or to the outside of the connection pad in order to reduce stress due to a dissimilar material. 제 17 항에 있어서,The method of claim 17, 상기 e) 단계 이후 상기 접착물질 및 보호층을 제거하는 단계; 및Removing the adhesive material and the protective layer after step e); And 자외선 또는 레이저를 이용하여 상기 마킹층에 라벨을 마킹하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.A method of manufacturing a wafer level package comprising marking a label on the marking layer using ultraviolet or laser light. a) 본딩패드를 포함하는 회로패턴이 형성된 제 1 기판을 준비하는 단계;a) preparing a first substrate on which a circuit pattern including a bonding pad is formed; b) 상기 본딩패드의 일부와 대응되는 위치에 제 2 기판을 관통하는 비아홀을 형성한 후 비아홀 내부를 금속 물질로 충진하는 단계;b) forming a via hole penetrating the second substrate at a position corresponding to a portion of the bonding pad, and then filling the inside of the via hole with a metal material; c) 상기 제 2 기판의 하부 면에 상기 본딩패드와 대응되는 위치에 접속패드를 형성하는 단계;c) forming a connection pad on a lower surface of the second substrate at a position corresponding to the bonding pad; d) 상기 제 1 기판 위에 제 2 기판을 올린 후 도전성 물질로 상기 접속패드와 본딩패드를 접속시켜 상기 회로패턴 위에 에어 캐비티를 형성하는 단계;d) raising the second substrate on the first substrate and connecting the connection pad and the bonding pad with a conductive material to form an air cavity on the circuit pattern; e) 상기 제 1 기판 하부 면에 마킹층을 적층 하는 단계; 및e) depositing a marking layer on the lower surface of the first substrate; And f) 상기 마킹층에 라벨을 마킹하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.f) marking the label on the marking layer. 제 19 항에 있어서,The method of claim 19, 상기 마킹층은 빛이 투과되지 않은 필름, 웨이퍼, 금속, 캡슐링 물질 및 에폭시 중 어느 하나인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법. The marking layer is a method of manufacturing a wafer level package, characterized in that any one of a film, a wafer, a metal, an encapsulating material and an epoxy is not transmitted. 제 20 항에 있어서,The method of claim 20, 상기 마킹층은 라미네이션, 접합, 디스펜싱, 스크린 프린팅, 스핀 코팅, 증착 중 어느 하나의 방법에 의해 상기 제 1 기판 하부 면에 적층 되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.And the marking layer is deposited on the bottom surface of the first substrate by any one of lamination, bonding, dispensing, screen printing, spin coating, and deposition.
KR1020070063216A 2007-06-26 2007-06-26 Wafer Level Package and Fabricating Method of the same KR100878933B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070063216A KR100878933B1 (en) 2007-06-26 2007-06-26 Wafer Level Package and Fabricating Method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063216A KR100878933B1 (en) 2007-06-26 2007-06-26 Wafer Level Package and Fabricating Method of the same

Publications (2)

Publication Number Publication Date
KR20080114046A KR20080114046A (en) 2008-12-31
KR100878933B1 true KR100878933B1 (en) 2009-01-19

Family

ID=40371205

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063216A KR100878933B1 (en) 2007-06-26 2007-06-26 Wafer Level Package and Fabricating Method of the same

Country Status (1)

Country Link
KR (1) KR100878933B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150101914A (en) * 2014-02-27 2015-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Laser marking in packages
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US10715100B2 (en) 2016-12-05 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Acoustic wave filter device and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214288A (en) * 2002-12-27 2004-07-29 Lintec Corp Protection film forming sheet for chip

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214288A (en) * 2002-12-27 2004-07-29 Lintec Corp Protection film forming sheet for chip

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150101914A (en) * 2014-02-27 2015-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Laser marking in packages
US9508696B2 (en) 2014-02-27 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
KR101688698B1 (en) 2014-02-27 2016-12-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Package and fabricating method thereof
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9721933B2 (en) 2014-02-27 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
KR101792942B1 (en) 2014-02-27 2017-11-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Package
US10096553B2 (en) 2014-02-27 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US10269723B2 (en) 2014-05-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US10522473B2 (en) 2014-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US11742298B2 (en) 2014-05-29 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US10715100B2 (en) 2016-12-05 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Acoustic wave filter device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20080114046A (en) 2008-12-31

Similar Documents

Publication Publication Date Title
KR100691160B1 (en) A Stack Type Surface Acoustic Wave Package and Fabrication Method Thereof
JP4636882B2 (en) Hermetically sealed element and method for manufacturing the same
US9748194B2 (en) Electronic device
KR100730854B1 (en) Manufacturing method of electronic component, electronic component, and electronic equipment
US8017435B2 (en) Method for packaging electronic devices and integrated circuits
US20060091485A1 (en) Piezoelectric device and manufacturing method thereof
US7969072B2 (en) Electronic device and manufacturing method thereof
US20040145278A1 (en) Electronic component and method of producing the same
JP4234269B2 (en) Semiconductor device and manufacturing method thereof
KR100878933B1 (en) Wafer Level Package and Fabricating Method of the same
CN110649909A (en) Surface acoustic wave filter device wafer level packaging method and structure thereof
CN116190349B (en) Semiconductor packaging structure and preparation method thereof
JP2010166020A (en) Electronic component, and manufacturing method thereof
US20090153257A1 (en) Piezoelectric oscillator and method for manufacturing the same
US6182342B1 (en) Method of encapsulating a saw device
JP2004153412A (en) Surface acoustic wave device and manufacturing method thereof
JP7373305B2 (en) Acoustic wave device and its manufacturing method
KR20180134237A (en) Wafer Level package and Manufacturing method
KR100924269B1 (en) Tile wafer and method for manufacturing thereof
KR100843419B1 (en) Semiconductor chip package and manufacturing the same
KR100631990B1 (en) Surface acoustic wave filter package and fabrication method thereof
US12071339B2 (en) Micro-acoustic wafer-level package and method of manufacture
JP3879923B2 (en) Manufacturing method of lid for electronic parts
KR20120022402A (en) Crystal unit package, crystal unit package array, and method of manufacturing crystal unit
JP7480462B2 (en) Piezoelectric device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 12