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KR100877320B1 - 가요성 적층형 칩 어셈블리 - Google Patents

가요성 적층형 칩 어셈블리 Download PDF

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KR100877320B1
KR100877320B1 KR1020067004502A KR20067004502A KR100877320B1 KR 100877320 B1 KR100877320 B1 KR 100877320B1 KR 1020067004502 A KR1020067004502 A KR 1020067004502A KR 20067004502 A KR20067004502 A KR 20067004502A KR 100877320 B1 KR100877320 B1 KR 100877320B1
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chip
chips
flexible
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folded
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리차드 피. 볼란트
케빈 에스. 페트라르카
죠오지 에프. 워커
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인터내셔널 비지네스 머신즈 코포레이션
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Publication date
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Abstract

적어도 하나의 칩이 적층물의 부가의 칩에의 전기적 연결을 위한 상호 연결 경로를 제공하고, 적어도 하나의 칩(130)에 기판(500), 패키지 또는 배선 회로판에의 부가의 상호 연결 배선이 제공되는 복수의 접혀진 집적 회로 칩(100, 110, 120)으로 이루어진 3차원 패키지가 개시된다. 더욱 기판, 제2 레벨의 패키지나 배선 회로판 상에 장착될 때 공간을 덜 차지하기 위해 삼차원 구조로 접혀진 가요성 상호 연결 칩의 구성을 제공하는 방법이 개시된다.
적층형 회로 칩, 배선 회로판, 가요성 칩 어셈블리, 절연 상호 연결부, 3차원 패키지

Description

가요성 적층형 칩 어셈블리{FLEXIBLE ASSEMBLY OF STACKED CHIPS}
본 발명은 일반적으로 적층형 칩 및 이 적층형 칩 구조물로부터의 개선된 열 추출에 관한 것으로, 더욱 특히 최종 어셈블리의 풋프린트를 상당히 감소하는 삼차원 구조로 물리적으로 접혀지면서, 시스템-온-패키지 (system-on-package; SOP)를 전기적으로 형성하거나 다른 SOP에 접착되는 상호 연결 칩에 관한 것이다.
시스템이 더욱 복잡해지면서, 다수의 기능을 갖는 집적 회로의 필요성이 증가하게 되고, 이로 인해 여러 기능의 칩을 개별적으로 제조하여 이를 시스템이나 부시스템으로 조립하는 것이 필요하게 된다. 예시로, 프로세서 모듈, 메모리 칩 및 무선 트랜시버의 로직을 최종 제품으로 조립하는 것이 요구될 수 있다. 이들 칩을 처리할 때 이들을 단일 칩 상에서 동시에 만드는 것이 가능하지가 않다. 따라서, 각 칩을 개별적으로 패키지하고, 이어서 전기적 연결부를 포함하는 배선 회로판(PCB) 상에서 칩을 조립할 필요가 있다. 본 예는 결과적으로 PCB 상에 유용한 공간을 차지하는 세 개의 개별 칩을 갖게 된다. 또한 각 칩은 폐열을 형성하게 되는데, 이는 제품이 효율적으로 신뢰감 있게 실행 유지되게 하기 위해서는 추출되어야만 한다.
본 기술에서 더 작은 다이로 이루어진 패키지에서는 일반적으로 수율이 더 크다는 것은 알려져 있다. 따라서 복수의 더 작은 다이를 이용하여 고수율의 칩이 더 적게 상호 연결하여 이들의 각 기능을 하나의 패키지에 조립하도록 하는 것이 매우 효율적이다.
패키지 간의 상호 연결은 이하 본 발명에서 기술되는 바와 같이, 가요성 와이어에 의해 제공되며, 여기에서 여러 금속/폴리머 조합의 가요성과 강도는 이미 머티리얼 리서치 소사이어티에 의해 2000 머티리얼 리서치 서사이어티 심포지움, 볼룸 629, pp. FF5.10.1-FF10.1.10에서 발간된 최진원 등에 의한 논문 "폴리이미드/Cr 인터페이스 상에서 측정된 접착 강도와 필링 (peeling) 각도"에서와 같은 각종 어플리케이션에서 증명된 바 있다. 이 논문은 BPDA-PDA 폴리이미드 상에서 제조된 폴리이미드/Cr/Cu의 이용 및 접착 강도와 필링 각도 간의 관계를 개시하고 있다. 금속막이나 폴리이미드 기판의 플라스틱 굴곡에 좌우되지 않고, 접착 강도는 T 필 (T-peel) 테스트 동안 필링 각도에 따라 증가한다고 판정된 바 있다.
아리조나, 챤들러 소재의 로저사 (웹 URL http://www.rogerscorporation.com)에 의해 발간된 "가요성 배선 회로에서의 굴곡 수명의 최대화"로 표제된 재료 특성에 대한 논문에는, 제조 동안 패키징에 적합하게 재료의 가요성을 이용함으로써 배선 회로의 굴곡 수명을 최대화하는 방법이 개시되어 있다.
IPC Expo 2003에서 발행된 Tad Bergstresser 등에 의한 다른 발행물 "니켈 크로마늄 타이코트 (tiecoat)를 갖는 폴리이미드 기판 상의 무접착 구리" (웹 URL http://www.circutTree.com/CDA/ArticleInformation/features/NBP_Features_Item/0 ,2133,100993,0O.html)에서는 니켈 크로뮴 타이코트를 갖는 폴리이미드 기판 상의 구리의 특성이 논의되어 있다. 열 노화, 가압 실험기 노출, 및 금 도금에의 노출 이후의 필 강도가 측정되어 다른 타이코트 구성의 결과와 비교된다. NiCR 타이코트는 구리와 폴리이미드 사이의 장벽으로 작용하여 타이코트가 없는 경우와 비교하여 열 노화 이후의 접착 손실을 감소시킨다. NiCr 타이코트는 중성 포타슘 금 시안화물 조(bath)에서의 도금 이후의 접착 보유력을 상당히 개선한다. 그 성능은 크로마늄 타이코트를 갖는 샘플과 비교 가능하며 모넬 (monel) 타이코트를 갖는 샘플 보다 더 양호하다. 금 도금 이후의 필 손실은 도금 용액의 성분에 의해 구리-폴리이미드 인터페이스에서 구리 언더컷의 결과를 초래한다.
통상의 적층형 다이 어플리케이션은 칩이 50 내지 125㎛의 범위로 박형화되는 것을 요한다. 이것은 결국 특별한 취급 조건뿐만 아니라 뒤틀림을 처리하기 위한 특수 도구를 요한다. 통상의 적층형 다이 구성은 또한 하나의 칩이 다른 것 위에 놓이기 때문에 위치 정밀도가 높아야 하는데, 그렇지 않으면 전기 이상의 결과가 나온다. 적층형 다이 어플리케이션과 관련된 다른 문제는 본딩 패드를 커버링하는 과도한 에폭시 및 특수한 기판 디자인 룰을 포함하며 단락을 방지하기 위해서는 와이어 본딩을 위한 루프 높이가 적용되어야 한다. 본 발명은 공간 축소, 중량 절감 및 성능 강화와 같은 동일한 많은 장점을 여전히 제공하면서도 이들 및 다른 문제를 해결한다.
따라서, 본 발명의 목적은 3차원 구성으로 접혀진 적어도 두 개의 칩으로 구성된 전기적으로 완성된 시스템이나 서브시스템을 제공하고자 하는 것이다.
본 발명의 다른 목적은 열 추출 소자를 삼차원 구성으로 집적화하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 칩으로 이루어진 어셈블리를 최종 패키지, PCB, 또는 트랜스포저 (transposer)로 제공하는 것이며, 이 때 복수의 칩은 미리 연결되어 있고 적어도 하나의 칩이 패키지에 접촉되게 된다.
본 발명의 다른 목적은 가요성 칩 구성에 합병되는 여러 기판 재료 및/또는 결정 배향으로 이루어진 칩을 제공하는 것이다.
본 발명의 다른 목적은 더 작은 다이나 칩의 기능으로 수율의 증가를 성취하는 것이다.
본 발명의 또 다른 목적은 전체나 부분적인 칩의 기능적 리던던시를 최대화하는 칩의 구성을 제공하는 것이다.
본 발명의 이들 및 다른 목적은 복수의 적층형 칩으로 이루어진 3차원 가요성 패키지로 성취되며, 이 패키지는 적어도 두 집적 회로 칩을 포함하며 이 때 이들 중 적어도 하나는 부가의 칩에의 전기적 연결을 위한 상호 연결 경로를 제공하고 적어도 하나의 칩은 외부 패키지나 PCB에의 부가의 상호 연결 배선을 갖는다.
본 발명의 일 형태에서, 가요성 구조물 및 외부 패키지나 PCB 상에 장착될 때 공간을 덜 차지하는 3차원 구성으로 접혀진 칩을 상호 연결하는 방법이 제공되고 있다. 열 전도성 막이나 도관은 폐열을 추출하기 위한 수단을 제공하도록 어셈블리 내에 접혀진다.
3차원 연장 칩 구성은 각 구성에 의해 이용되는 SOP 물량을 상당히 감소시키고 SOP의 용량을 크게 확장하기 위해서 실리콘 캐리어나 그 외 시스템-온-패키지 (SOP)에 접착된다. 적층 구조물은 과도한 기판의 박막화를 요하지 않는다. 200 내지 300㎛ 두께의 기판이 바람직하게 이용될 수 있다.
본 발명의 다른 형태에서, 수직 위치 정밀도의 필요성도 존재하지 않는다; 가요성 상호 연결부를 형성하기 위해서는 표준적인 처리 장비로 성취되는 통상의 x, y 위치 설정만을 요한다. 와이어 본딩은 패키지에 가요성 칩 구성을 와이어 본딩할 때 일 레벨에서의 와이어 본딩이 실행된다. 다른 적층형 칩 구성과 달리 다중 레벨 루프의 단락을 방지하기 위한 특수한 접지 룰도 필요치 않다.
상세 설명에 결합되어 이의 일부를 이루는 첨부 도면은 본 발명의 현 바람직한 실시예를 나타내며, 상기한 설명 및 이하 후술되는 바람직한 실시예의 상세 설명은 본 발명의 원리를 설명하고자 하는 것이다.
도 1-3은 이형층 (release layer)을 갖는 임시 캐리어 상에서의 개별의 다이나 칩의 위치를 나타내는 단면도이다. 또한, 다양한 구성으로 칩들을 서로 위에 접히게 허용하면서 칩들을 서로 물리적으로 접착시키는 역할을 하는 가요성 유전층에 의해 형성되는 전기적 상호 연결부가 도시되어 있다.
도 4는 상술한 상호 연결부의 가요성 유전체를 갖는 칩의 평면도이다.
도 5는 인터페이스로 작용하는 다른 칩을 최종 패키지, 캐리어, 또는 PCB에 부가한 삼차원 어셈블리를 도시한다.
도 6 및 도 7은 부가된 열 도관이 칩 어셈블리를 통해 구부러져 있는 접힌 칩의 단면도이다.
도 8은 패키지에 결합된 열 전달 재료를 갖는 접힌 어셈블리의 단면도이다.
도 9 내지 도 11은 패키지, 캐리어 또는 PCB에 어셈블리가 연결되는 방법을 나타내는 여러 실시예를 나타낸다.
도 12는 기판이나 PCB에 접착된 가요성 접힌 다수칩 어셈블리의 주변 어레이를 나타낸다.
도 1은 이형층(20)이 피착되어 있는 임시 캐리어(10)의 단면도를 나타낸다. 이 이형층의 목적은 위에 집적 회로 칩(100, 110, 120) 및 이 칩과 관련된 다른 구성물이 접착될 수 있게 하고자 하는 것이며, 후자는 나중 단계에서 임시 캐리어로부터 분리되게 된다. 바람직하게는, 임시 칩 캐리어(10)는 당업자에게는 잘 알려진 바와 같이, 석영, 보로 실리케이트 또는 BEOL 프로세스 온도에 견딜 수 있는 유사한 유형의 재료와 같은 투명 기판이지만, 다른 재료가 또한 사용될 수도 있다. 이형층(20)은 폴리이미드와 같은 스핀-온 유기 절연층이 바람직하다. 이형 프로세스는 Arjavalingam 등의 미국 특허 번호 5,258,236, "멀티층 박막 구조물 및 이를 제조하는 평행 처리 방법" 에 기재되어 있다. 칩(100, 110 및 120)은 전체 집적 회로나 상호 연결되거나 공통 모듈에 접착된 마이크로 전기기계적 시스템(MEMS) 등과 같은 구조, 장치 또는 모듈로 이루어질 수 있다.
도 2는 블랭킷 피착된 유전체층(30)을 갖는 도 1과 동일한 단면도를 나타낸 다. 유전 재료는 가요성이어야 하고 양호한 유전 특성을 갖는 것이 바람직하다. 이런 재료의 예로는 폴리이미드 또는 벤조사이클로부틴(BCB)을 포함한다. 층(30)을 갖는 목적은 여러 칩이나 모듈(100, 110, 120)을 물리적으로 연결하고 그 내부에 형성되게 되는 도전성 와이어 등을 이용하여 상호 연결을 위한 매체를 제공하고자 하는 것이다. 이것은 또한 어셈블리의 최종 구성을 위한 기계적 지지체로도 작용한다.
도 3은 가요성 층(30) 내 또는 그 위에 상호 연결 라인(40) 및 스터드(50; 또한 이하 바이어로 언급)가 위치된 것을 나타낸다. 상호 연결부는 개별의 칩(100, 110 및 120) 사이에 적절한 전기적 연결부를 제공하기 위해서 알루미늄이나 구리 등의 도전 재료로 만들어지는 것이 바람직하다. 금속 라인은 요구되는 바와 같이, 필요한 신호와 파워를 수용할 정도의 크기이면 바람직하다. 이들은 또한 칩을 이들의 최종 어셈블리로 접히게 하는 데에 요하는 굴곡과 관련하여 최적의 신뢰성을 제공하도록 형상된다. 따라서, 단면이 장방형인 상호 연결부를 구성하여 굴곡의 반경을 더 얇은 치수로 맞추는 것이 바람직하다. 예시로, 상호 연결부는 폭이 30㎛이지만 두께는 오직 2㎛로 구성된다. 이런 식으로, 이들은 여전히 더 큰 단면적을 가지면서 더 쉽게 구부러지게 될 가능성이 있다. 이상적으로, 이들은 최종 어셈블리 동안 한 번만 형성되거나 구부러지게 된다.
도 4는 도 3의 평면도이다. 개별의 칩(100, 110 및 120)을 상호 연결하는, 가요성 층(30) 내에 형성된 복수의 평행 상호 연결부(40)가 더 상세히 도시되어 있다.
도 5는 가요성 유전층(30)에 의해 물리적으로 연결되며 여러 상호 연결 배선(40)을 통해 전기적으로 연결된 네 개의 칩(100, 110, 120 및 130)의 평면도를 나타낸다. 더구나, 도 5는 이들을 캐리어, 패키지 또는 그 외 최종 어셈블리에의 전기적 연결을 제공하기 위한 다른 수단에 연결하기 위해 만들어진 본딩 패드(60)가 제공된 칩(130)을 나타낸다.
도 6은 이형층(20)을 선택적으로 제거하여 이들이 접혀지게 하여 적층형 어셈블리를 형성하도록 함으로써 칩이 캐리어(10)로부터 이형되는 방법을 나타내는 단면도이다.
칩이 항상 한 방향으로만 향하고 있을 때 칩들이 강성 구조로 하나가 다른 것의 상부에 적층되어 있는 입방체 메모리와 같은 종래의 3차원 어셈블리와 비교하여, 본 발명에서는 예를 들어, 어셈블리의 제1 칩(110)은 제2 칩(100)의 저부와 대향하게 되고, 어셈블리의 제3 칩(120)의 저부는 제2 칩(100)의 상부와 대향하게 되도록 칩들이 실제로 접혀 있다. 또한, 상호 연결부가 개별의 가요성 상호 연결부를 제공되기 때문에, 전체 어셈블리에는 칩들 간의 특정 이동량이 가능하다. 상호 연결부(40)의 길이는 부분적으로 칩들이 접힌 순서로 결정되게 된다. 예시로, 칩(100)을 칩(110)에 연결하는 상호 연결부(40)는 칩(110 및 120)을 연결하는 것 보다 더 짧다. 이것은 모든 세 개의 칩을 전체 접힘 구조로 나타내는 도 7에서 나타나 있다.
도 8은 도 7에 나타낸 것과 유사한 구성을 나타낸다. 여기에서, 또한 열 싱크로 불리는 열 전도층이 부가된 것이 도시되어 있으며, 이는 여러 칩에 의해 형성되는 폐열을 추출하기 위한 효율적인 수단을 제공하기 위해 적층물에 접히게 된다. 열 전도층은 패키지 외부의 열 교환기 (도시 생략)에 연결될 수 있다. 부가하여, 열 전도 바이어(200)는 어셈블리의 구성 동안 상호 연결 레벨에 결합되게 되어 열 전도층에 대한 칩의 내부 간의 직접적인 열 접촉이 가능하게 된다.
도 9는 칩(110) 위에 칩(100 및 120)을 연속으로 접은 후의 도 5에 나타낸 것과 동일한 구조의 상면도이다. 부가하여, 도 9는 접힌 어셈블리가 캐리어(500)에 와이어 본딩되는 방법을 나타낸다. 칩(130)의 주변을 따른 와이어 본드 패드(60)는 패드(510)에서 개별의 와이어(520)에 의해 캐리어(500)에 연결되고, 이에 의해 제2 레벨의 패키지, 즉 캐리어(500)에 필요한 상호 연결을 제공한다. 본 기술의 당업자는 캐리어(500)의 기판이 여러 어셈블리를 형성하는 모든 칩을 상호 연결하기 위해 통상 여러 배선면이 제공된다는 것을 인식하게 된다. 각 적층형 어셈블리의 각 칩(130)에는 그들 고유의 풋프린트가 제공되며, 이는 어셈블리 마다 다르다.
도 10은 칩(100)이 볼 그리드 어레이 (BGA) 또는 C4's (Controlled Collapsible Chip Connectors, 또한 '납땜볼'로도 불림) 상호 연결 시스템(550)으로 구성될 때 가능하게 되는 더욱 소형의 어셈블리를 나타낸다. 이는 칩들의 적층물이 캐리어(600)에 직접 결합되게 하므로, 도 9에 나타낸 칩(130)의 별도의 풋프린트를 없애준다. 본 예에서, 칩(110)은 가요성 상호 연결부에 대한 후방에의 관통 연결을 갖는 것이 도시되어 있다. 칩(110)은 가요성 상호 연결부가 도 11에 나타낸 BGA 또는 C4로서 칩 측면상에 연결되어 있는 종래의 방법으로 구성될 수 있다.
도 12는 가요성 칩 구성물(650)이 용량을 확장하고 실리콘 캐리어(700)나 유사한 SOP 장치 상에 필요한 공간을 줄여주기 위해 어떻게 이용되는지를 나타낸다. 이 동일한 개념은 상술된 바와 같이 다른 결합법을 이용하여 실행될 수 있다. SOP 장치는 다른 칩, 즉 인덕터, 트랜스포머 및 커패시터와 같이, 대량의 물량을 필요로 하는 하나 또는 다수 레벨의 상호 연결 배선 및 수동 소자를 포함할 수 있다. SOP를 가요성 칩 적층물과 결합함으로써 전체 시스템의 기능을 크게 강화할 수 있다. 이 구성은 각종 칩 기능과 재료를 단일 패키지로 집적하는 것을 가능하게 하는데, 그렇지 않으면 다수의 SOP 또는 SOP유형 장치를 함께 연결해야 한다. 본 발명의 목적을 명확하게 하고 이에 중점을 두기 위해서, 수동 소자와 캐리어(700)의 그 외 소자들은 도시하지 않았다.
본 발명의 많은 수정 및 변형은 상기 설명을 읽은 후라면 당업자에게는 여지 없이 명백할 것이며, 설명을 위해 도시 및 기술된 특정 실시예는 전혀 제한적인 것으로 생각되어서는 안된다. 따라서, 바람직한 실시예의 설명의 참조는 본 발명에 필수적인 것으로 생각되는 특성들만 기술한 청구범위의 영역을 제한하고자 하는 것이 아니다.

Claims (18)

  1. 가요성 칩 적층형 칩 어셈블리에 있어서:
    서로 위에 접혀지며 개별의 절연 상호 연결부(40)에 의해 서로 가요성 연결되는 복수의 칩(100, 110, 120); 및
    상기 복수의 칩(100, 110, 120)이 접혀서 형성되는 적층형 칩에 상호 연결 배선을 통해 가요성 연결되고, 캐리어(500) 상의 패드(510)에 대해 상기 적층형 칩을 형성하는 상기 복수의 칩 간의 전기적 연결을 제공하는, 상기 캐리어(500) 상에 장착된 하나의 칩(130)
    을 포함하는 가요성 칩 적층형 칩 어셈블리.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 개별의 절연 상호 연결부는 알루미늄과 구리로 이루어진 그룹으로부터 선택된 도전 재료로 만들어지는 가요성 칩 적층형 칩 어셈블리.
  3. 제1항에 있어서, 상기 상호 연결부의 길이는 상기 칩이 접혀진 순서로 결정되는 가요성 칩 적층형 칩 어셈블리.
  4. 제1항에 있어서, 상기 복수의 접혀진 칩에 의해 형성된 폐열을 추출하기 위한 수단을 제공하기 위해 상기 복수의 접혀진 칩으로 접혀진 열 도관을 더 포함하는 가요성 칩 적층형 칩 어셈블리.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
  6. 제1항에 있어서, 상기 어셈블리의 제1 칩의 저부면은 상기 어셈블리의 제2 칩의 저부면과 대향하는 반면, 제3 칩의 저부는 상기 어셈블리의 제2 칩의 상부와 대향하는 가요성 칩 적층형 칩 어셈블리.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 복수의 칩(100, 110, 120)은 칩이 서로 실질적으로 평행하게 위치되게 배열되어 있는 가요성 칩 적층형 칩 어셈블리.
  8. 제1항에 있어서, 상기 캐리어(500)는 실리콘 기판, 시스템-온-패키지, 트랜스포저, 및 배선 회로판으로 이루어지는 그룹에서 선택되는 가요성 칩 적층형 칩 어셈블리.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 복수의 칩은 비평행 칩 구성으로 배열되는 가요성 칩 적층형 칩 어셈블리.
  10. 가요성 칩 적층형 칩 어셈블리에 있어서:
    가요성 있게 서로 위에 접혀지며 가요성 있는 개별의 절연 상호 연결부(40)에 의해 서로 연결되는 복수의 칩(100, 110, 120)을 포함하며, 최저부 칩(110)에는 납땜볼(550)의 그리드 어레이가 제공되어 캐리어(600) 상의 패드에 대한 상기 복수의 칩 간의 전기적 접촉을 이루도록 하는, 가요성 칩 적층형 칩 어셈블리.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 복수의 칩 간에 구부러진 열 도관을 더 포함하는 가요성 칩 적층형 칩 어셈블리.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 복수의 칩(100, 110, 120) 중 적어도 하나의 칩은 상기 열 도관에의 물리적 연결을 이루는 가요성 칩 적층형 칩 어셈블리.
  13. 다수칩 어셈블리의 어레이에 있어서:
    복수의 가요성 적층형 칩 어셈블리들을 포함하고, 상기 어셈블리 각각은, 서로 위에 접혀지고 개별의 가요성 절연 상호 연결부에 의해 서로 연결되는, 복수의 칩(100, 110, 120)을 각각 포함하고, 상기 가요성 칩 어셈블리 중 적어도 하나는 캐리어(500)에 접착되는 다수칩 어셈블리의 어레이.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 캐리어(500)는 실리콘 기판, 시스템-온-패키지(SOP), 다수칩 모듈 및 트랜스포저로 이루어지는 그룹으로부터 선택되는 다수칩 어셈블리의 어레이.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 복수의 접혀진 칩에 의해 형성된 폐열을 추출하기 위한 수단을 제공하기 위해 상기 복수의 접혀진 칩 내에 접혀진 열 도관을 더 포함하는 다수칩 어셈블리의 어레이.
  16. 가요성 칩 적층형 칩 어셈블리를 형성하기 위한 방법에 있어서:
    서로 위에 복수의 칩(100, 110, 120)를 접히게 하여, 가요성 개별의 절연 상호 연결부(40)에 의해 복수의 칩(100, 110, 120) 중 하나의 칩을 다른 것에 연결하는 단계; 및
    상기 복수의 접혀진 칩으로 이루어지는 적층형 칩에 전기적으로 결합된 적어도 하나의 칩을 캐리어(500) 상에 장착하여, 상기 캐리어(500) 상의 패드(510)에 대한 상기 적층형 칩 간의 전기적 연결을 제공하는 단계
    를 포함하는 방법.
  17. 가요성 칩 적층형 칩 어셈블리를 제공하는 방법에 있어서:
    서로 위에 복수의 칩(100, 110, 120)을 접히게 하여 가요성 개별의 절연 상호 연결부(40)에 의해 복수의 칩(100, 110, 120) 중 하나의 칩을 다른 것에 연결하는 단계를 포함하고, 상기 복수의 칩(100, 110, 120) 중 최저부 칩(110)에는 납땜볼의 그리드 어레이가 제공되어 캐리어(500) 상의 패드(510)에 대한 상기 복수의 적층형 칩 간의 전기적 접촉을 이루는 방법.
  18. 다수칩 어셈블리의 어레이를 구성하는 방법에 있어서:
    복수의 가요성 적층형 칩 어셈블리를 제공하는 단계를 포함하고, 상기 어셈블리 각각은 서로 위에 접혀진 복수의 칩(100, 110, 120)을 포함하고 가요성 개별의 절연체에 의해 서로 연결되며, 상기 가요성 칩 어셈블리 중 적어도 하나는 캐리어(500)에 접착되는 방법.
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KR19980058412A (ko) * 1996-12-30 1998-10-07 김영환 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법
KR19990026753A (ko) * 1997-09-26 1999-04-15 구본준 마이크로 비지에이 패키지
KR20020085102A (ko) * 2001-05-04 2002-11-16 앰코 테크놀로지 코리아 주식회사 칩 적층형 반도체 패키지

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