KR100876823B1 - A method for forming a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, The present invention relates to a method of forming a semiconductor device,
정렬마크 영역에 형성된 금속배선용 도전층의 제거 공정시 유발되는 파티클로 인한 소자의 특성 열화를 방지하기 위하여,In order to prevent deterioration of device characteristics due to particles caused during the removal process of the conductive layer for metal wiring formed in the alignment mark region,
셀부의 금속배선을 패터닝하기 위하여 증착된 금속배선용 도전층의 패터닝 공정시 상기 셀부의 금속배선 영역 뿐 만 아니라 정렬마크 영역에도 금속배선용 도전층이 남도록 패터닝하여 상기 금속배선용 도전층의 하부층인 장벽금속층으로 인한 파티클 유발을 방지함으로써 파티클에 의한 소자의 특성 열화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.
In the patterning process of the metallization conductive layer deposited for patterning the metallization of the cell part, the metallization is patterned so that the conductive layer for metallization remains not only in the metallization area but also in the alignment mark area of the cell part to the barrier metal layer which is the lower layer of the conductive layer for the metallization. It is a technology to improve the characteristics and reliability of the semiconductor device by preventing the deterioration of the characteristics of the device by the particles by preventing the particle caused by.
Description
도 1는 종래기술에 따른 정렬마크의 평면도.1 is a plan view of an alignment mark according to the prior art.
도 2a 내지 도 2e는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.2A to 2E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 3a 내지 도 3c는 종래기술에 따라 형성된 반도체소자의 셈사진.3A to 3C are schematic images of a semiconductor device formed according to the prior art.
도 4는 본 발명에 따른 정렬마크의 평면도.Figure 4 is a plan view of the alignment mark according to the present invention.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.5A and 5B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 저장전극용 산화막 13 : 저장전극용 도전층11 oxide film for
15 : 플레이트 폴리 17 : 층간절연막15
19,23 : 장벽금속층 21 : 텅스텐19,23
25 : 알루미늄 합금 27 : 파티클25: aluminum alloy 27: particles
40 : 감광막40: photosensitive film
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 The present invention relates to a method of forming a semiconductor device, in particular
저장전극 및 금속배선의 패터닝 공정시 정렬키로 사용되는 정렬마크를 형성하는 방법에 관한 것이다. The present invention relates to a method of forming an alignment mark used as an alignment key in a patterning process of a storage electrode and a metal wiring.
정렬키(overlay key, lamu key)는 웨이퍼의 감광막 상에 전달된 감광원판 형상의 중첩도를 측정하기 위하여 웨이퍼 내에 삽입되어 있는 패턴 중첩 측정용 척도를 말한다. An overlay key (lamu key) refers to a pattern for measuring pattern overlap inserted in a wafer to measure the degree of overlap of the shape of the photosensitive disc transferred on the photosensitive film of the wafer.
도 1, 도 2a 내지 도 2e, 그리고 도 3a 내지 도 3c는 종래기술에 따른 반도체소자의 형성방법을 도시한 관계도로서, 저장전극 형성공정후의 정렬을 위하여 사용되는 정렬마크를 도시한 것이다. 1, 2A to 2E, and FIGS. 3A to 3C are diagrams illustrating a method of forming a semiconductor device according to the related art, and show alignment marks used for alignment after a storage electrode forming process.
도 1은 종래기술에 따른 스크라이브 라인 및 여유공간에 형성되는 박스 인 박스(box in box) 형상의 정렬마크를 도시한 평면도이다. 1 is a plan view illustrating an alignment mark of a box in box shape formed in a scribe line and a free space according to the prior art.
상기 정렬마크는 바깥박스(100)와 안박스(200)로 이루어져 있으며, 그 사이는 저부가 연결되며 일정간격 폭을 갖도록 트렌치(30)가 형성된 것이다. The alignment mark is composed of an
도 2a 내지 도 2e는 상기 도 1의 ⓐ-ⓐ 절단면을 따라 형성된 종래기술의 정렬마크 형성방법을 도시한 단면도이다. 2A to 2E are cross-sectional views illustrating a prior art alignment mark forming method formed along the cutting line ⓐ-ⓐ of FIG. 1.
도 2a를 참조하면, 셀부에 저장전극용 산화막을 증착할 때 정렬마크 영역에도 저장전극용 산화막(11)을 형성한다. Referring to FIG. 2A, when the storage electrode oxide film is deposited on the cell portion, the storage
정렬마크 마스크를 이용한 사진식각공정으로 상기 저장전극용 산화막(11)을 식각하여 트렌치(30)를 형성한다. 이때, 상기 정렬마크 마스크는 박스 인 박스 형태의 바깥박스 마스크(도시안됨)를 이용하여 형성한 것이다.
The
여기서, 상기 셀부에 형성되는 저장전극 영역의 CD 가 1 ㎛ 미만인데 비하여, 상기 트렌치(30)의 CD 는 3.0 ∼ 3.6 ㎛ 의 크기로 디자인되어 상기 셀부의 패턴 사이를 매립한다 하여도 상기 트렌치(30)는 완전히 매립하지 못한다. Here, the CD of the storage electrode region formed in the cell portion is less than 1 μm, whereas the CD of the
도 2b를 참조하면, 상기 트렌치(30)를 포함한 전체표면상부에 셀부와 같이 저장전극용 도전층(13)을 형성하고 그 상부에 유전체막(도시안됨) 및 플레이트 폴리(15)를 형성한다. Referring to FIG. 2B, a
상기 플레이트 폴리(15) 상부에 층간절연막(17)을 형성한다. 이때, 상기 층간절연막(17)은 TEOS 로 형성한다. An
도 2c를 참조하면, 금속배선 콘택마스크(도시안됨)를 사진식각공정으로 셀부에 콘택홀(도시안됨)을 형성하고 전체표면상부에 장벽금속층(19)인 Ti/TiN 층을 형성한 다음, 텅스텐(21)을 매립하고 식각하여 콘택플러그(21)를 형성한다. 이때, 상기 텅스텐(21)은 상기 트렌치(30) 측벽에 스페이서 형태로 형성된다. Referring to FIG. 2C, a contact hole (not shown) is formed in the cell by a photolithography process using a metal wiring contact mask (not shown), and a Ti / TiN layer, which is a
도 2d를 참조하면, 상기 셀부의 금속배선 콘택플러그(도시안됨)에 접속되는 금속배선용 도전층을 장벽금속층(23)과 알루미늄합금(25)의 적층구조로 형성한다. 이때, 상기 금속배선용 도전층은 트렌치(30)를 매립하지 못한다. Referring to FIG. 2D, the conductive layer for metal wiring connected to the metal wire contact plug (not shown) of the cell portion is formed in a laminated structure of the
도 2e를 참조하면, 셀부에 금속배선을 패터닝하는 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 상기 금속배선용 도전층(23,25)을 식각한다. 그러나, 상기 장벽금속층(23)인 Ti 가 남아 파티클(27)이 형성된다. Referring to FIG. 2E, the
후속공정인 세정공정으로 상기 파티클(27)이 셀부로 이동되어 소자의 전기적 특성을 열화시키는 문제점이 있다.
In the subsequent cleaning step, the
도 3a 내지 도 3c는 상기 도 2e 단계의 평면, 단면 셈사진과 정렬마크의 구석진 부분을 도시한 셈사진으로서, 파티클(27)이 유발됨을 도시한다. 3A to 3C are thumbnails showing the planar, cross-sectional thumbnails and the corner portions of the alignment marks in the step of FIG. 2E, showing that
상기 도 3a은 상기 도 1의 트렌치(30)를 부분적으로 도시한 평면도로서, A 부분은 금속배선 콘택플러그인 텅스텐(21)을 도시하고 B 는 상기 트렌치(30)의 CD를 도시한다. 3A is a plan view partially showing the
상기 도 3b는 상기 도 1의 ⓐ-ⓐ 와 도 3a의 ⓑ-ⓑ 의 절단면을 따라 도시한 단면 셈사진으로서, 금속배선(23)의 제거 공정으로 노출되는 층간절연막(17) 상부에 파티클이 유발된 것을 도시한다. FIG. 3B is a cross-sectional schematic view taken along a cutting plane of ⓐ-ⓐ of FIG. 1 and ⓑ-ⓑ of FIG. 3A, and particles are generated on the
상기 도 3c는 상기 박스 인 박스 형태의 정렬마크에 형성된 모퉁이 부분에 셈사진으로서, 파티클이 유발된 것을 도시한다.FIG. 3C illustrates that particles are generated as a thumbnail at a corner formed on the alignment mark of the box-in-box type.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 금속배선의 형성공정시 정렬마크 영역에 형성된 장벽금속층의 제거 공정시 파티클이 유발되고 이는 후속 세정 공정시 셀부로 이동되어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다. As described above, in the method of forming a semiconductor device according to the related art, particles are generated during the removal process of the barrier metal layer formed in the alignment mark region during the formation of the metal wiring, which is moved to the cell part in the subsequent cleaning process, thereby the characteristics and reliability of the device. There is a problem of lowering.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, The present invention to solve the above problems according to the prior art,
정렬마크 영역의 금속배선용 도전층이 제거되지 않도록 하여 금속배선의 제거 공정시 유발되는 파티클의 유발을 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다. It is an object of the present invention to provide a method of forming a semiconductor device which can improve the characteristics and reliability of the semiconductor device by preventing the generation of particles caused during the metal wiring removal process by preventing the conductive layer for metal wiring in the alignment mark region from being removed. .
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
정렬마크 영역의 저장전극용 산화막을 식각하여 트렌치를 형성하는 공정과,Etching the oxide film for the storage electrode in the alignment mark region to form a trench;
상기 트렌치 표면에 저장전극용 도전층, 플레이트 폴리 및 층간절연막을 순차적으로 형성하는 공정과,Sequentially forming a conductive layer for a storage electrode, a plate poly, and an interlayer insulating film on the trench surface;
상기 층간절연막 상부에 콘택플러그용 장벽금속층을 형성하고 그 측벽에 텅스텐으로 스페이서를 형성하는 공정과,Forming a barrier metal layer for contact plug on the interlayer insulating film and forming spacers with tungsten on the sidewalls thereof;
전체표면상부에 금속배선용 도전층을 증착하는 공정과,Depositing a conductive layer for metal wiring on the entire surface;
금속배선 마스크를 이용한 사진식각공정으로 셀부의 금속배선을 패터닝하되, 상기 정렬마크 영역에 금속배선용 도전층을 남기는 공정을 포함하는 것과,Patterning the metal wiring in the cell portion by a photolithography process using a metal wiring mask, and leaving a conductive layer for metal wiring in the alignment mark region;
상기 정렬마크 영역은 박스 인 박스, 바아 인 바아(bar in bar), 바아 인 박스(bar in box) 또는 박스 인 바아(box in bar)의 형태로 정렬마크가 구비되는 것과,The alignment mark area may include an alignment mark in the form of a box in a box, a bar in bar, a bar in box, or a box in bar.
상기 금속배선용 도전층은 장벽금속층과 알루미늄합금의 적층구조 또는 장벽금속층과 구리합금의 적층구조로 형성된 것과,The conductive layer for metal wiring is formed of a laminated structure of a barrier metal layer and an aluminum alloy or a laminated structure of a barrier metal layer and a copper alloy,
상기 트렌치는 3.0 ∼ 3.6 ㎛ 의 CD를 갖는 크기로 형성하는 것을 특징으로 한다. The trench is characterized in that it is formed in a size having a CD of 3.0 to 3.6 ㎛.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따라 셀부의 금속배선 패터닝 공정시 정렬마크 영역을 도포하는 감광막패턴(500)을 형성하는 것을 도시한 평면도로서, 종래기술에 따른 스크라이브 라인 및 여유공간에 형성되는 박스 인 박스(box in box) 형상의 정렬마크 를 도시한 것이다. Figure 4 is a plan view showing the formation of the photosensitive film pattern 500 for applying the alignment mark region during the metallization patterning process of the cell portion according to the present invention, a box-in-box formed in the scribe line and the free space according to the prior art ( The alignment mark of the box in box) is shown.
상기 정렬마크는 바깥박스(100)와 안박스(200)로 이루어져 있으며, 그 사이는 저부가 연결되며 일정간격 폭을 갖도록 트렌치(30)가 형성되어 있으며, 금속배선의 패터닝 공정시 상기 정렬마크 영역 상부에 감광막이 남도록 하여 금속배선이 정렬마크 영역에서 제거되지 않도록 한 것이다.The alignment mark is formed of an
도 5a 및 도 5b는 상기 도 4의 ⓧ-ⓧ 절단면을 따라 형성된 본 발명의 정렬마크 형성방법을 도시한 단면도이다. 5A and 5B are cross-sectional views illustrating a method of forming an alignment mark of the present invention formed along the cut line VII-VII of FIG. 4.
도 5a를 참조하면, 셀부에 저장전극용 산화막을 증착할 때 정렬마크 영역에도 저장전극용 산화막(11)을 형성한다. Referring to FIG. 5A, when the storage electrode oxide film is deposited on the cell portion, the storage
정렬마크 마스크를 이용한 사진식각공정으로 상기 저장전극용 산화막(11)을 식각하여 트렌치(30)를 형성한다. 이때, 상기 정렬마크 마스크는 박스 인 박스 형태의 바깥박스 마스크(도시안됨)를 이용하여 형성한 것이다. The
여기서, 상기 셀부에 형성되는 저장전극 영역의 CD 가 1 ㎛ 미만인데 비하여, 상기 트렌치(30)의 CD 는 3.0 ∼ 3.6 ㎛ 의 크기로 디자인되어 상기 셀부의 패턴 사이를 매립한다 하여도 상기 트렌치(30)는 완전히 매립하지 못한다. Here, the CD of the storage electrode region formed in the cell portion is less than 1 μm, whereas the CD of the
그 다음, 상기 트렌치(30)를 포함한 전체표면상부에 셀부와 같이 저장전극용 도전층(13)을 형성하고 그 상부에 유전체막(도시안됨) 및 플레이트 폴리(15)를 형성한다. Next, a
상기 플레이트 폴리(15) 상부에 층간절연막(17)을 형성한다. 이때, 상기 층간절연막(17)은 TEOS 로 형성한다.
An interlayer insulating
금속배선 콘택마스크(도시안됨)를 사진식각공정으로 셀부에 콘택홀(도시안됨)을 형성하고 전체표면상부에 장벽금속층(19)인 Ti/TiN 층을 형성한 다음, 텅스텐(21)을 매립하고 식각하여 콘택플러그(21)를 형성한다. 이때, 상기 텅스텐(21)은 상기 트렌치(30) 측벽에 스페이서 형태로 형성된다. After forming a contact hole (not shown) in the cell portion by a photolithography process using a metal wiring contact mask (not shown), a Ti / TiN layer, a
상기 셀부의 금속배선 콘택플러그(도시안됨)에 접속되는 금속배선용 도전층을 장벽금속층(23)과 알루미늄합금(25)의 적층구조 장벽금속층과 구리합금의 적층구조로 형성한다. 이때, 상기 금속배선용 도전층은 트렌치(30)를 매립하지 못한다. The conductive layer for metal wiring connected to the metal wiring contact plug (not shown) of the cell portion is formed in a laminated structure of the barrier metal layer and the copper alloy in the laminated structure of the
전체표면상부에 감광막(40)을 도포하고 금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 상기 셀부의 금속배선 영역과 상기 정렬마크 영역에 감광막이 남는 감광막(40)패턴을 형성한다. The
도 5b를 참조하면, 상기 감광막(40)패턴을 마스크로 하는 식각공정으로 상기 정렬마크 영역에 금속배선용 도전층(23,25)을 남겨 상기 금속배선용 도전층의 적층구조인 장벽금속층(23)으로 인한 파티클(27) 유발을 사전에 방지한다. Referring to FIG. 5B, an etching process using the
본 발명의 다른 실시예는 상기 정렬마크가 바아 인 바아, 바아 인 박스 또는 박스 인 바아의 형태로 형성되는 것이다. Another embodiment of the present invention is that the alignment mark is formed in the form of bar in bar, bar in box or box in bar.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, As described above, the method for forming a semiconductor device according to the present invention,
정렬마크 영역에 형성된 금속배선용 도전층의 제거 공정시 유발되는 파티클의 생성을 방지하기 위하여 금속배선의 패터닝 공정시 정렬마크 영역이 오픈되지 않도록 하여 정렬마크 영역에서 금속배선용 도전층의 제거를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다. In order to prevent the generation of particles generated during the removal process of the conductive layer for metal wiring formed in the alignment mark region, the semiconductor is prevented from removing the conductive layer for the metal wiring from the alignment mark region by preventing the alignment mark region from opening during the patterning process of the metal wiring. It provides an effect of improving the characteristics and reliability of the device.
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