[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100876402B1 - LCD and its manufacturing method - Google Patents

LCD and its manufacturing method Download PDF

Info

Publication number
KR100876402B1
KR100876402B1 KR1020020020990A KR20020020990A KR100876402B1 KR 100876402 B1 KR100876402 B1 KR 100876402B1 KR 1020020020990 A KR1020020020990 A KR 1020020020990A KR 20020020990 A KR20020020990 A KR 20020020990A KR 100876402 B1 KR100876402 B1 KR 100876402B1
Authority
KR
South Korea
Prior art keywords
gate insulating
insulating film
layer
electrode
forming
Prior art date
Application number
KR1020020020990A
Other languages
Korean (ko)
Other versions
KR20030082325A (en
Inventor
허정수
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020020020990A priority Critical patent/KR100876402B1/en
Publication of KR20030082325A publication Critical patent/KR20030082325A/en
Application granted granted Critical
Publication of KR100876402B1 publication Critical patent/KR100876402B1/en

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/133345Insulating layers
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 액정표시장치의 제조방법에 관한 것으로, 본 발명은 기판을 준비하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 3000Å 두께의 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막 상에 1000Å 두께의 제2게이트 절연막을 형성하고, 상기 제2 절연막 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 상기 소오스 전극 및 드레인 전극 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 드레인 전극과 접속되는 화소 전극을 형성하는 단계; 에 의해 달성된다.The present invention relates to a method of manufacturing a liquid crystal display device, the present invention comprising the steps of preparing a substrate; Forming a gate electrode on the substrate; Forming a first gate insulating film having a thickness of 3000 상 에 on the gate electrode; Forming a second gate insulating film having a thickness of 1000 상 에 on the first gate insulating film, and forming an active layer on the second insulating film; Forming a source electrode and a drain electrode on the active layer; Forming a protective film on the source electrode and the drain electrode; Forming a pixel electrode connected to the drain electrode on the passivation layer; Is achieved by.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY AND FABRICATION METHOD THEREOF}Liquid crystal display and its manufacturing method {LIQUID CRYSTAL DISPLAY AND FABRICATION METHOD THEREOF}

도 1은 일반적인 액정표시장치의 개략도. 1 is a schematic view of a general liquid crystal display device.

도 2a내지 도 2e는 종래 박막트랜지스터의 제조방법을 도시한 공정 수순도.2a to 2e is a process flowchart showing a method of manufacturing a conventional thin film transistor.

도 3내지 도 3e는 본 발명의 박막트랜지스터의 제조방법을 도시한 공정 수순도.3 to 3E are process flowcharts showing a method of manufacturing a thin film transistor of the present invention.

도 4는 CVD 증착장비의 구성요소를 개략적으로 표시한 개략도.4 is a schematic diagram schematically showing components of a CVD deposition apparatus.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

101: 기판 103a: 제1게이트 절연막101: substrate 103a: first gate insulating film

103b: 제2게이트 절연막 103: 게이트 절연막103b: second gate insulating film 103: gate insulating film

104a: 반도체층 104b: 오믹컨택층104a: semiconductor layer 104b: ohmic contact layer

104: 액티브층 105a: 소오스 전극104: active layer 105a: source electrode

105b: 드레인 전극 106: 칼라필터105b: drain electrode 106: color filter

107: 액정 108: 보호막107: liquid crystal 108: protective film

109: 화소 전극 111: 콘택홀109: pixel electrode 111: contact hole

본 발명은 액정표시장치에 대한 것으로, 보다 상세하게는 액정표시장치의 공정시간을 단축킬 수 있는 액정표시장치의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing a liquid crystal display device that can shorten the process time of the liquid crystal display device.

액티브 매트릭스(Active Matrix) 구동 방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor)를 이용하여 자연스러운 동화상을 표시하고 있다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비전이나 랩탑(Lap-Top)형 퍼스널 컴퓨터등의 모니터로서 상품화되고 있다.The active matrix driving type liquid crystal display device displays a natural moving image using a thin film transistor as a switching element. Such a liquid crystal display device can be miniaturized compared to a CRT and commercialized as a monitor such as a portable television or a laptop (Lap-Top) type personal computer.

일반적으로, 상기와 같은 액정표시장치는 도1에 도시한 바와 같이, 스위칭 소자(19)를 포함하는 하부기판(10)과 칼라필터(6)를 포함하는 상부기판(20)이 서로 대향되도록 배치되고, 상기 하부기판(10)과 상부기판 사이(12)에는 액정(7)이 주입된 액정층(30)이 형성되어 있다.In general, as shown in FIG. 1, the liquid crystal display as described above is arranged such that the lower substrate 10 including the switching element 19 and the upper substrate 20 including the color filter 6 face each other. The liquid crystal layer 30 into which the liquid crystal 7 is injected is formed between the lower substrate 10 and the upper substrate 12.

상기 하부 기판(10)에는 각 픽셀마다 배치되어 액정에 신호 전압을 인가하고 차단하는 박막트랜지스터(19)는 유리기판 또는 플라스틱 기판 상에 형성되어 주사신호가 인가되는 게이트 전극(2)과, 상기 주사 신호에 대응하여 데이터 신호를 전송하는 반도체층(4a)과 반도체층(4a)의 양측 상부에 n+ 도핑된 오믹 접촉층(ohmic contact layer)(4b)으로 구성된 액티브층(4)과, 상기 액티브층(4)과 게이트 전극(2)을 전기적으로 격리시켜주는 게이트 절연막(3)과, 액티브층(4)의 상부에 형성되어 데이터 신호를 인가하는 소오스 전극(5a)과, 데이터 신호를 화소 전극에 인 가하는 드레인 전극(5b)과, 소오스 전극(5a) 및 드레인 전극(5b)을 보호하는 보호막(8)으로 이루어져 있다. 그리고 드레인 전극(5b)은 컨택홀(11)을 통하여 화소 전극(9)과 연결되어 있다.The thin film transistor 19 disposed at each pixel on the lower substrate 10 to apply and block a signal voltage to the liquid crystal is formed on a glass substrate or a plastic substrate, and has a gate electrode 2 to which a scan signal is applied. An active layer 4 composed of a semiconductor layer 4a for transmitting a data signal in response to a signal, an n + doped ohmic contact layer 4b on both sides of the semiconductor layer 4a, and the active layer A gate insulating film 3 that electrically isolates the gate electrode 2 from the gate electrode 2, a source electrode 5a formed on the active layer 4 to apply a data signal, and a data signal to the pixel electrode. Phosphorus is composed of a drain electrode 5b and a protective film 8 that protects the source electrode 5a and the drain electrode 5b. The drain electrode 5b is connected to the pixel electrode 9 through the contact hole 11.

또한, 박막트랜지스터(19)가 형성된 영역을 제외한 각 픽셀의 화소영역에는 상기 박막트랜지스터(19)를 통하여 인가된 신호 전압을 액정셀에 가해주고, 백라이트로부터 입사되는 백라이트광이 투과할 수 있도록 투명한 ITO 물질로 형성된 화소전극(9)이 형성되어 있다. In addition, in the pixel region of each pixel except for the region where the thin film transistor 19 is formed, ITO applies a signal voltage applied through the thin film transistor 19 to the liquid crystal cell, and transparent ITO to transmit the backlight light incident from the backlight. A pixel electrode 9 formed of a material is formed.

상기와 같이 구성된 박막트랜지스터의 게이트 전극(2a)에 하이 레벨(high level)을 갖는 게이트 신호가 인가되면 액티브층(5)에 전자가 이동할 수 있는 채널(channel)이 형성되어 소오스 전극(5a)의 데이터 신호가 액티브층(5)을 경유하여 드레인 전극(5b)으로 전달된다. When a gate signal having a high level is applied to the gate electrode 2a of the thin film transistor configured as described above, a channel through which electrons can move is formed in the active layer 5 so that the source electrode 5a may be formed. The data signal is transmitted to the drain electrode 5b via the active layer 5.

반면에, 게이트 전극(2a)에 로우 레벨(low level)을 갖는 게이트 신호가 인가되면 액티브층(5)에 형성된 채널이 차단되어 드레인 전극(5b)으로 데이터 신호의 전송이 중단된다. On the other hand, when a gate signal having a low level is applied to the gate electrode 2a, the channel formed in the active layer 5 is cut off and the transmission of the data signal to the drain electrode 5b is stopped.

이하, 도면을 참조하여 상기와 같이 구성된 박막트랜지스터의 제조방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, a manufacturing method of a thin film transistor configured as described above with reference to the drawings in detail.

도 2a내지 도 2d는 박막트랜지스터의 제조방법을 도시한 것이다.
도2a에 도시한 바와 같이, 먼저 하부 기판(10) 상에 금속 물질을 스퍼터링 방식에 의해 증착한후 그 위에 포토레지스트(photo resist)를 도포하고 이어 사진 식각(photo-etching) 방법으로 상기 포토레지스트를 노광 및 현상한후 이를 이용하여 상기 금속물질을 패터닝(pattering) 하여 박막트랜지스터의 게이트 전극(2)을 형성한다.
2A to 2D illustrate a method of manufacturing a thin film transistor.
As shown in FIG. 2A, a metal material is first deposited on the lower substrate 10 by a sputtering method, and then a photoresist is applied thereon, followed by the photo-etching method. After exposure and development, the metal material is patterned to form the gate electrode 2 of the thin film transistor.

그 다음, 도 2b에 도시한 바와 같이, 게이트 전극(2)이 형성된 하부 기판(10)상에 절연 물질을 전면 증착하여 2000Å 두께의 제1게이트 절연막(3a)을 형성한 다음, 다른 증착장비로 옮긴 후, 상기 제1게이트 절연막(3a) 상에 2000Å 두께의 제2게이트 절연막(3b)을 형성한다. 이때, 상기와 같이 게이트 절연막을 연속하여 4000Å 증착하지 않고 제 1 및 제2 게이트 절연막으로 나누어서 증착하는 이유는 게이트 절연막을 단일층(4000Å)으로 성장하는 도중 이물질의 성장을 억제시키기 위해서이다. 이후, 상기 제2게이트 절연막(3b) 상에는 비정질 실리콘(amorphous-Si)으로 이루어진 반도체층(4a)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(4b)을 연속 증착한 후, 패터닝하여 박막트랜지스터의 액티브층(4)을 형성한다.Next, as shown in FIG. 2B, an insulating material is entirely deposited on the lower substrate 10 on which the gate electrode 2 is formed to form a first gate insulating film 3a having a thickness of 2000 μs. After the transfer, a second gate insulating film 3b having a thickness of 2000 상 에 is formed on the first gate insulating film 3a. At this time, the reason why the gate insulating film is divided into the first and second gate insulating films without depositing 4000 Å continuously as described above is to suppress the growth of foreign matter during the growth of the gate insulating film as a single layer (4000 Å). Subsequently, a semiconductor layer 4a made of amorphous silicon (Si) and an ohmic contact layer 4b made of n + amorphous silicon doped with phosphorus (P) are successively deposited on the second gate insulating layer 3b. Patterning is performed to form the active layer 4 of the thin film transistor.

그 다음, 도 2c에 도시한 바와 같이, 액티브층(4)과 게이트 절연막(3) 상에 금속 물질을 전면 증착한 다음 패터닝한다. 이때, 패터닝된 금속 물질층은 박막트랜지스터의 소오스 전극(5a) 및 드레인 전극(5b)이 된다. Next, as shown in FIG. 2C, a metal material is entirely deposited on the active layer 4 and the gate insulating film 3 and then patterned. In this case, the patterned metal material layer becomes the source electrode 5a and the drain electrode 5b of the thin film transistor.

그 다음, 도 2d에 도시한 바와 같이, 노출된 반도체층(4a)을 포함하여 소오스 및 드레인 전극(5b) 등이 형성된 게이트 절연막(3) 상에 보호막(8)을 전면 형성한 다음, 상의 보호막(8) 부분에 드레인 전극(5b)의 일부분을 노출시키도록 콘택홀(11)을 형성한다.Next, as shown in FIG. 2D, the protective film 8 is entirely formed on the gate insulating film 3 including the exposed semiconductor layer 4a and the source and drain electrodes 5b and the like, and then the protective film on the A contact hole 11 is formed in the portion 8 to expose a portion of the drain electrode 5b.

그 다음, 도 2e에 도시한 바와 같이 보호막(8) 상에 ITO 물질을 스퍼터링을 이용하여 전면 증착한 다음, 이를 패터닝하여 화소 전극(9)을 형성한다. 상기 화소 전극(9)은 콘택홀(11)을 통해 박막트랜지스터의 드레인 전극(5b)과 전기적으로 연결된다.Next, as shown in FIG. 2E, an ITO material is entirely deposited on the protective film 8 by sputtering, and then patterned to form the pixel electrode 9. The pixel electrode 9 is electrically connected to the drain electrode 5b of the thin film transistor through the contact hole 11.

상기 제1 및 제2 게이트 절연막, 액티브층을 증착하는데 있어서, 현재 9대의 증착장비(CVD:Chemical Vapor Deposition)가 사용되고 있는데, 이때, 제1게이트 절연막을 증착시키기 위해서 3대 그리고 제2게이트 절연막 및 액티브층을 증착시키는데 5대의 증착장비가 할당되어 있으며, 제1 및 제2 게이트 절연막과 액티브층을 동시에 증착할 수 있는 장비가 1대 할당되어 있다.In order to deposit the first and second gate insulating layers and active layers, nine chemical vapor deposition (CVD) devices are currently used. In this case, three and second gate insulating layers and Five deposition apparatuses are allocated to deposit the active layer, and one apparatus for simultaneously depositing the first and second gate insulating layers and the active layer is allocated.

그러나, 상기와 같이 제1게이트 절연막을 증착시키기 위해 할당된 장비수 보다 제2게이트 절연막 및 액티브층을 증착시키기 위한 증착장비수가 많지만 실질적으로 공정라인에서는 제1게이트 절연막을 증착하는 시간보다 제2게이트 절연막 및 액티브층을 증착시키는데 소요되는 시간이 약 5배정도 더 길다. 이에 따라, 제1게이트 절연막을 증착시킨 후, 제2게이트 절연막 및 액티브층을 증착시키기 위해 대기해야하는 시간이 길어져 생산력을 저하시키는 문제점이 있었다.However, although the number of deposition equipment for depositing the second gate insulating film and the active layer is larger than the number of equipment allocated for depositing the first gate insulating film as described above, in the process line, the second gate is more than the time for depositing the first gate insulating film. The time required for depositing the insulating film and the active layer is about five times longer. Accordingly, after depositing the first gate insulating film, the time required to wait for the deposition of the second gate insulating film and the active layer is long, resulting in a problem of lowering productivity.

따라서, 본 발명은 상기와 같은 종래기술의 제반 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 게이트 절연막 및 액티브층을 증착하기 위해 대기해야 하는 대기시간을 줄여 생산효율을 높일 수 있는 액정표시장치의 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, an object of the present invention is to reduce the waiting time to wait for the deposition of the gate insulating film and active layer liquid crystal display that can increase the production efficiency The present invention provides a method for manufacturing a device.

기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.Other objects and features of the present invention will be described in detail in the configuration and claims of the following invention.

상기와 같은 목적을 달성하기 위한 액정표시장치의 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 3000Å 두께의 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막 상에 1000Å 두께의 제2게이트 절연막을 형성하고, 상기 제2 절연막 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 상기 소오스 전극 및 드레인 전극 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 드레인 전극과 접속되는 화소 전극을 형성하는 단계; 를 포함하여 이루어진다.Method of manufacturing a liquid crystal display device for achieving the above object comprises the steps of preparing a substrate; Forming a gate electrode on the substrate; Forming a first gate insulating film having a thickness of 3000 상 에 on the gate electrode; Forming a second gate insulating film having a thickness of 1000 상 에 on the first gate insulating film, and forming an active layer on the second insulating film; Forming a source electrode and a drain electrode on the active layer; Forming a protective film on the source electrode and the drain electrode; Forming a pixel electrode connected to the drain electrode on the passivation layer; It is made, including.

이하, 첨부한 도면을 참고하여 본 발명에 따른 액정표시장치의 제조방법에 대해 상세히 설명한다.Hereinafter, a method of manufacturing a liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a내지 도 3e에 도시한 것은 본 발명에 따른 액정표시장치의 제조방법을 도시한 공정수순도이다.3A to 3E are process flowcharts illustrating a method of manufacturing a liquid crystal display device according to the present invention.

먼저, 도3a에 도시한 바와 같이, 유리 또는 플라스틱 기판(101)을 준비하고, 상기 기판(101) 상에 금속물질을 증착한 다음, 포토레지스트를 이용한 사진식각방법으로 패터닝하여 박막트랜지스터의 게이트 전극(102)을 형성한다.First, as shown in FIG. 3A, a glass or plastic substrate 101 is prepared, a metal material is deposited on the substrate 101, and then patterned by photolithography using a photoresist to form a gate electrode of a thin film transistor. 102 is formed.

그 다음, 도 3b에 도시한 바와 같이, 상기 게이트 전극(102) 및 기판(101) 상부 전면에 SiN 또는 SiO와 같은 절연 물질을 CVD(Chemical Vapor Deposition) 장비를 이용하여 약 3000Å 두께의 제1게이트 절연막(103a)을 증착한다.Next, as shown in FIG. 3B, an insulating material such as SiN or SiO is deposited on the upper surface of the gate electrode 102 and the substrate 101 by using a chemical vapor deposition (CVD) device to form a first gate having a thickness of about 3000 μs. An insulating film 103a is deposited.

이때, 사용되는 CVD(Chmical Vapor Deposition) 장비는, 도 4에 도시한 바와 같이, A, B, C, D 네 개의 증착실(123)과, 상기 증착실(123)로 유입되기 위해 기판이 대기하고 있는 로더부(121)와, 상기 증착실(123)내의 온도를 올려주기 위한 히터부(heater;125)로 구성되어 있으며, 3000Å 두께의 제1게이트 절연막(103a)을 증착하기 위하여 3대의 CVD장비가 사용되고 있다. 이하, 상기 제1게이트 절연막(103a)을 증착하기 위한 3대의 CVD장비를 제1증착 장비라 한다.At this time, the CVD (Chmical Vapor Deposition) equipment is used, as shown in Figure 4, A, B, C, D four deposition chamber 123, the substrate is waiting to enter the deposition chamber 123 Loader unit 121 and a heater unit 125 for raising the temperature in the deposition chamber 123. Three CVD units are used to deposit the first gate insulating layer 103a having a thickness of 3000 Å. The equipment is being used. Hereinafter, three CVD apparatuses for depositing the first gate insulating layer 103a are referred to as first deposition apparatus.

그 다음, 도 3c에 도시한 바와 같이, 제1증착 장비에서 형성된 제1게이트 절연막(103a)의 상부에 이물질을 제거하기 위한 세정공정을 거친 뒤, 제1게이트 절연막(103a)이 형성된 기판을 다시 다른 CVD 장비로 로딩(loading)시켜 상기 제1게이트 절연막(103a) 상부 전면에 제1게이트 절연막(103a)과 동일한 물질로 제2게이트 절연막을 약 1000Å 두께로 증착한 후, 상기 제2게이트 절연막(103b) 상부 전면에 2000Å 두께의 비정질 실리콘층과 n+ 비정질 실리콘층을 연속하여 증착한다. 이때, 할당된 CVD 장비수는 5대이며, 이하, 상기 제2게이트 절연막(103b) 및 액티브층(104)을 증착시키기 위한 5대의 CVD장비를 제2증착 장비라 한다.Next, as shown in FIG. 3C, after the cleaning process for removing the foreign matter on the first gate insulating film 103a formed in the first deposition equipment, the substrate on which the first gate insulating film 103a is formed is again replaced. After loading with other CVD equipment, the second gate insulating film is deposited on the upper surface of the first gate insulating film 103a with the same material as that of the first gate insulating film 103a to about 1000 Å thick, and then the second gate insulating film ( 103b) Successively deposit an amorphous silicon layer and an n + amorphous silicon layer having a thickness of 2000 에 on the entire upper surface. At this time, the number of allocated CVD equipment is five, hereinafter, five CVD equipment for depositing the second gate insulating film 103b and the active layer 104 is referred to as a second deposition equipment.

상기 게이트 절연막 및 비정질 실리콘층과 n+ 비정질 실리콘층을 포함하는 액티브층을 형성하는 조건을 종래와 비교해 보면 다음과 같다.
종래에는 제1증착 장비에서 증착되는 제1게이트 절연막의 두께는 약 2000Å이고, 제2증착 장비에서 증착되는 제2게이트 절연막 및 액티브층의 두께는 각각 2000Å으로, 제1증착 장비에서 제1게이트 절연막(2000Å)의 증착을 위해 소요되는 시간에 비해 제2증착 장비에서 제2게이트 절연막 및 액티브층(2000Å+2000Å)의 증착을 위해 소요되는 시간이 약 4∼5배 정도 길어지기 때문에 물류의 흐름이 원활하게 진행되지 못하였다.
그런데, 본 발명은 제1증착 장비에서 증착되는 제1게이트 절연막의 두께를 기존보다 약 1000Å 두껍게 증착하고 제2증착 장비에서 증착되는 제2게이트 절연막을 기존보다 약 1000Å 얇게 증착하여 제1게이트 절연막 증착 후, 제2게이트 절연막 및 액티브층을 증착하기 위해 대기해야하는 대기시간을 줄일 수가 있다.
The conditions for forming the active layer including the gate insulating layer, the amorphous silicon layer, and the n + amorphous silicon layer are as follows.
Conventionally, the thickness of the first gate insulating film deposited in the first deposition equipment is about 2000 kPa, and the thicknesses of the second gate insulating film and the active layer deposited in the second deposition equipment are 2000 kPa, respectively. Since the time required for the deposition of the second gate insulating film and the active layer (2000Å + 2000Å) in the second deposition equipment is about 4 to 5 times longer than the time required for the deposition of (2000Å), the flow of logistics It did not go smoothly.
However, according to the present invention, the thickness of the first gate insulating film deposited in the first deposition equipment is deposited to be about 1000 mm thicker than that of the conventional film, and the second gate insulating film deposited in the second deposition equipment is deposited to be about 1000 mm thinner than that of the conventional deposition. After that, the waiting time for waiting for depositing the second gate insulating film and the active layer can be reduced.

즉, 제1게이트 절연막은 3000Å 두께로 증착시켜 제1증착 장비에서 제1게이트 절연막을 증착하는데 소요되는 시간을 증가시키고, 제2게이트 절연막은 1000Å 두께로 증착시켜 제2증착 장비에서 소요되는 시간을 감소시킴으로써, 물류의 흐름을 원활하게 진행할 수가 있다.That is, the first gate insulating film is deposited to have a thickness of 3000 μs to increase the time required to deposit the first gate insulating film in the first deposition equipment, and the second gate insulating film is deposited to have a thickness of 1000 μs to reduce the time required for the second deposition equipment. By reducing, the flow of logistics can be smoothly progressed.

상기한 바와 같이 제2게이트 절연막(103b) 및 액티브층(104)을 증착한 다음, 게이트 전극(102)에 대응하는 제2게이트 절연막(103b) 상부에 비정질 실리콘층과 n+ 비정질 실리콘층을 패터닝하여 액티브층(104)을 형성한다. 상기 액티브층(104)은 패터닝된 비정질 실리콘(amorphous-Si)으로 이루어진 반도체층(104a)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(104b)을 포함하고 있다.As described above, the second gate insulating layer 103b and the active layer 104 are deposited, and then an amorphous silicon layer and an n + amorphous silicon layer are patterned on the second gate insulating layer 103b corresponding to the gate electrode 102. The active layer 104 is formed. The active layer 104 includes a semiconductor layer 104a made of patterned amorphous silicon (Si) and an ohmic contact layer 104b made of n + amorphous silicon doped with phosphorus (P).

이후에, 상기 액티브층(104) 상부에 금속 물질을 전면 증착한 다음, 포토레지스트를 이용한 사진식각방법으로 패터닝하여 상기 반도체층(104a) 중심부의 소정부분이 노출되도록 박막트랜지스터의 소오스 전극(105a) 및 드레인 전극(105b)을 형성한다.Thereafter, a metal material is entirely deposited on the active layer 104, and then patterned by photolithography using a photoresist to expose a predetermined portion of the center portion of the semiconductor layer 104a to expose the source electrode 105a of the thin film transistor. And the drain electrode 105b.

그 다음, 도 3d에 도시한 바와 같이, 상기 노출된 반도체층(104a)을 포함하여 소오스 전극(105a) 및 드레인 전극(105b)의 상부 전면에 보호막(108)을 증착한 다음, 상기 보호막(108) 부분에 드레인 전극(105b)의 일부분이 노출되도록 콘택홀(111)을 형성한다.Next, as shown in FIG. 3D, the passivation layer 108 is deposited on the entire upper surface of the source electrode 105a and the drain electrode 105b including the exposed semiconductor layer 104a, and then the passivation layer 108 is formed. The contact hole 111 is formed so that a portion of the drain electrode 105b is exposed at the ()) portion.

그 다음, 도 3e에 도시한 바와 같이, 상기 보호막(108) 상부 전면에 ITO 물질을 스퍼터링을 이용하여 증착한 다음, 패터닝하여 화소 전극(109)을 형성한다. 상기 화소 전극(109)은 콘택홀(111)을 통해 박막트랜지스터의 드레인 전극(105b)과 전기적으로 연결된다.3E, an ITO material is deposited on the upper surface of the passivation layer 108 by sputtering, and then patterned to form a pixel electrode 109. The pixel electrode 109 is electrically connected to the drain electrode 105b of the thin film transistor through the contact hole 111.

상기한 바와 같은 과정을 통하여 제작된 본 발명의 액정표시장치는 도 3e에 도시한 바와 같이, 유리기판 또는 플라스틱 기판 상에 형성되어 주사신호가 인가되는 게이트 전극(102)과; 상기 주사 신호에 대응하여 데이터 신호를 전송하는 반도체층(104a)과 반도체층(104a)의 양측 상부에 n+ 도핑된 오믹 접촉층(ohmic contact layer)(104b)으로 구성된 액티브층(104)과; 상기 액티브층(104)과 게이트 전극(102)을 전기적으로 격리시켜주며 약 3000Å 두께로 형성된 제1게이트 절연막(103a)과, 제 1게이트 절연막(103a) 상에 약 1000Å 두께로 형성된 제2게이트 절연막(103b)으로 이루어지는 게이트 절연막(103)과; 액티브층(104)의 상부에 형성되어 데이터 신호를 인가하는 소오스 전극(105a)과; 데이터 신호를 화소 전극에 인가하는 드레인 전극(5b)과; 소오스 전극(105a) 및 드레인 전극(105b)을 보호하는 보호막(108)으로 이루어져 있으며, 상기 드레인 전극(105b)은 컨택홀(111)을 통하여 화소 전극(109)과 연결되어 있다.As shown in FIG. 3E, the liquid crystal display of the present invention manufactured through the above process includes: a gate electrode 102 formed on a glass substrate or a plastic substrate and to which a scan signal is applied; An active layer (104) comprising a semiconductor layer (104a) for transmitting a data signal corresponding to the scan signal and an n + doped ohmic contact layer (104b) on both sides of the semiconductor layer (104a); A first gate insulating film 103a electrically insulating the active layer 104 and the gate electrode 102 and having a thickness of about 3000 GPa and a second gate insulating film having a thickness of about 1000 GPa on the first gate insulating film 103a. A gate insulating film 103 made of 103b; A source electrode 105a formed on the active layer 104 to apply a data signal; A drain electrode 5b for applying a data signal to the pixel electrode; The passivation layer 108 protects the source electrode 105a and the drain electrode 105b, and the drain electrode 105b is connected to the pixel electrode 109 through the contact hole 111.

또한, 박막트랜지스터(미도시)가 형성된 영역을 제외한 각 픽셀의 화소영역에는 상기 박막트랜지스터(미도시)를 통하여 인가된 신호 전압을 액정셀에 가해주고, 백라이트(미도시)로부터 입사되는 백라이트광이 투과할 수 있도록 투명한 ITO 물질로 형성된 화소전극(109)이 형성되어 있다.In addition, the pixel region of each pixel except for the region where the thin film transistor (not shown) is formed is applied a signal voltage applied through the thin film transistor (not shown) to the liquid crystal cell, and the backlight light incident from the backlight (not shown) is applied. The pixel electrode 109 formed of a transparent ITO material is formed so as to be transparent.

상기와 같이 제작된 박막트랜지스터의 게이트 전극(102)에 하이 레벨(high level)을 갖는 게이트 신호가 인가되면 액티브층(104)에 전자가 이동할 수 있는 채널(channel)이 형성되어 소오스 전극(105a)의 데이터 신호가 액티브층(104)을 경유하여 드레인 전극(105b)으로 전달된다.When a gate signal having a high level is applied to the gate electrode 102 of the thin film transistor fabricated as described above, a channel through which electrons can move is formed in the active layer 104 so that the source electrode 105a is formed. Is transmitted to the drain electrode 105b via the active layer 104.

반면에, 게이트 전극(102)에 로우 레벨(low level)을 갖는 게이트 신호가 인가되면 액티브층(104)에 형성된 채널이 차단되어 드레인 전극(105b)으로 데이터 신호의 전송이 중단된다.On the other hand, when a gate signal having a low level is applied to the gate electrode 102, the channel formed in the active layer 104 is cut off and the transmission of the data signal to the drain electrode 105b is stopped.

또한, 상기한 바와 같이 본 발명은 게이트 절연막을 형성하는데 있어서, 제1게이트 절연막과 제2게이트 절연막을 증착하는데 소요되는 증착시간을 보정함으로써 제1증착 장비에서 소요되는 시간과 제2증착 장비에서 소요되는 시간의 차이를 약3배정도로 감소시킬 수 있다.In addition, as described above, in the present invention, in forming the gate insulating film, the time required for the first deposition equipment and the second deposition equipment are corrected by correcting the deposition time for depositing the first gate insulating film and the second gate insulating film. The time difference can be reduced by about three times.

상술한 바와 같이 본 발명에 따른 액정표시장치의 제조방법은 제1게이트 절연막의 두께를 기존보다 약 1000Å 두껍게 증착하고 제2게이트 절연막을 기존보다 약 1000Å 얇게 증착하여 제1게이트 절연막 증착 후, 제2게이트 절연막 및 액티브층을 증착하기 위해 대기해야하는 대기시간을 줄임으로써, 생산효율을 높일 수 있는 효과가 있다.As described above, in the method of manufacturing the liquid crystal display device according to the present invention, the thickness of the first gate insulating film is deposited to be about 1000 mm thicker than that of the conventional film, and the second gate insulating film is deposited to be about 1000 mm thinner than the conventional film. By reducing the waiting time to wait for depositing the gate insulating film and the active layer, there is an effect that can increase the production efficiency.

Claims (10)

기판을 준비하는 단계;Preparing a substrate; 상기 기판 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 게이트 전극 상에 3000Å 두께의 제1게이트 절연막을 형성하는 단계;Forming a first gate insulating film having a thickness of 3000 상 에 on the gate electrode; 상기 제1게이트 절연막 상에 1000Å 두께의 제2게이트 절연막을 형성하고, 상기 제2 절연막 상에 액티브층을 형성하는 단계;Forming a second gate insulating film having a thickness of 1000 상 에 on the first gate insulating film, and forming an active layer on the second insulating film; 상기 액티브층 상에 소오스 전극 및 드레인 전극을 형성하는 단계;Forming a source electrode and a drain electrode on the active layer; 상기 소오스 전극 및 드레인 전극 상에 보호막을 형성하는 단계; 및Forming a protective film on the source electrode and the drain electrode; And 상기 보호막 상에 드레인 전극과 접속되는 화소 전극을 형성하는 단계;Forming a pixel electrode connected to the drain electrode on the passivation layer; 를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.Method of manufacturing a liquid crystal display device comprising a. 제 1 항에 있어서, 상기 제1게이트 절연막 증착 이후, 제1게이트 절연막의 세정 단계가 추가로 포함되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, further comprising cleaning the first gate insulating layer after depositing the first gate insulating layer. 제 1 항에 있어서, 제2게이트 절연막과 액티브층은 동일한 증착장비 내에서 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the second gate insulating layer and the active layer are formed in the same deposition apparatus. 제 1 항에 있어서, 액티브층은 비정질 실리콘과 n+ 도핑된 비정질 실리콘을 연속 증착한 후, 이를 패터닝하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the active layer is formed by successively depositing amorphous silicon and n + doped amorphous silicon and then patterning the silicon. 제 1 항에 있어서, 상기 제1게이트 절연막과 제2게이트 절연막/액티브층 및 보호막을 증착하는데 사용되는 증착장비는 총 8대이고, 이들중 제1게이트 절연막, 제2게이트 절연막/액티브층, 보호막만을 증착하기 위해 할당된 장비는 각각 1대, 3대, 2대이며 나머지 2대의 증착장비중 1대는 제1게이트 절연막과 제2게이트 절연막의 증착을 겸하며, 다른 1대는 제2게이트 절연막/액티브층과 보호막의 증착을 겸하여 사용하는 것을 특징으로 하는 액정표시장치의 제조방법.8. The deposition apparatus of claim 1, wherein eight deposition apparatuses are used for depositing the first gate insulating layer, the second gate insulating layer / active layer, and the protective layer, and among them, the first gate insulating layer, the second gate insulating layer / active layer, and the protective layer. The equipment allocated to deposit the bay is 1, 3, and 2, respectively, one of the other two deposition equipments is the deposition of the first gate insulating film and the second gate insulating film, and the other one is the second gate insulating film / active A method of manufacturing a liquid crystal display device, characterized by using both a layer and a protective film for deposition. 기판 상에 형성된 게이트 전극;A gate electrode formed on the substrate; 상기 게이트 전극 및 기판 상부 전면에 형성되며, 3000Å 두께를 가지는 제1게이트 절연막;A first gate insulating layer formed over the gate electrode and the upper surface of the substrate and having a thickness of 3000 Å; 상기 제1게이트 절연막 상에 형성되며, 1000Å 두께를 가지는 제2게이트 절연막;A second gate insulating film formed on the first gate insulating film and having a thickness of 1000 占 퐉; 상기 제2게이트 절연막 상부에 대응하는 제2게이트 절연막 상에 형성된 액티브층;An active layer formed on a second gate insulating layer corresponding to an upper portion of the second gate insulating layer; 상기 액티브층 상부에 서로 이격되어 형성된 소오스 전극 및 드레인 전극;Source and drain electrodes formed on the active layer and spaced apart from each other; 상기 소오스 전극 및 드레인 전극 상에 형성되며, 드레인 전극을 노출시키는 보호막; 및A protective film formed on the source electrode and the drain electrode and exposing the drain electrode; And 상기 보호막 상에 형성되며, 상기 노출된 드레인 전극과 전기적으로 접속되는 화소 전극;A pixel electrode formed on the passivation layer and electrically connected to the exposed drain electrode; 을 포함하여 구성된 것을 특징으로 하는 액정표시장치.Liquid crystal display device comprising a. 삭제delete 삭제delete 삭제delete 삭제delete
KR1020020020990A 2002-04-17 2002-04-17 LCD and its manufacturing method KR100876402B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020020990A KR100876402B1 (en) 2002-04-17 2002-04-17 LCD and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020020990A KR100876402B1 (en) 2002-04-17 2002-04-17 LCD and its manufacturing method

Publications (2)

Publication Number Publication Date
KR20030082325A KR20030082325A (en) 2003-10-22
KR100876402B1 true KR100876402B1 (en) 2008-12-31

Family

ID=32379348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020020990A KR100876402B1 (en) 2002-04-17 2002-04-17 LCD and its manufacturing method

Country Status (1)

Country Link
KR (1) KR100876402B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104434A (en) * 1992-09-18 1994-04-15 Sharp Corp Film transistor element and active matrix display and image sensor
KR19990083238A (en) * 1998-04-17 1999-11-25 니시무로 타이죠 Liquid crystal display, matrix array substrate and manufacturihg method thereof
KR20000057276A (en) * 1996-11-27 2000-09-15 가나이 쓰토무 Active matrix liquid crystal display
KR100268301B1 (en) * 1996-10-11 2000-10-16 구본준 Liquid crystal display device
KR20010040002A (en) * 1999-10-05 2001-05-15 가나이 쓰토무 Active matrix type liquid crystal display apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104434A (en) * 1992-09-18 1994-04-15 Sharp Corp Film transistor element and active matrix display and image sensor
KR100268301B1 (en) * 1996-10-11 2000-10-16 구본준 Liquid crystal display device
KR20000057276A (en) * 1996-11-27 2000-09-15 가나이 쓰토무 Active matrix liquid crystal display
KR19990083238A (en) * 1998-04-17 1999-11-25 니시무로 타이죠 Liquid crystal display, matrix array substrate and manufacturihg method thereof
KR20010040002A (en) * 1999-10-05 2001-05-15 가나이 쓰토무 Active matrix type liquid crystal display apparatus

Also Published As

Publication number Publication date
KR20030082325A (en) 2003-10-22

Similar Documents

Publication Publication Date Title
JP4372260B2 (en) Manufacturing method of liquid crystal panel
US20080131818A1 (en) Method for fabrication liquid crystal display device and diffraction mask therefor
EP0372821A2 (en) Liquid crystal display panel with reduced pixel defects
US7368755B2 (en) Array substrate of liquid crystal display and fabrication method thereof
WO1999031720A2 (en) Thin film transistors and electronic devices comprising such
KR20060024940A (en) Organic thin film transistor and its manufacturing method
US7479415B2 (en) Fabrication method of polycrystalline silicon liquid crystal display device
KR100326691B1 (en) Method of manufacturing a reflective display
US6808868B2 (en) Method for manufacturing a substrate for a display panel
US6452210B2 (en) Thin film transistor substrate and fabricating method thereof
US6952251B2 (en) Method for forming data lines of a liquid crystal display device
KR100876402B1 (en) LCD and its manufacturing method
US6362493B1 (en) Field-effect transistor and fabrication method thereof and image display apparatus
KR0154831B1 (en) Manufacturing method of liquid crystal cell
US7116389B2 (en) Liquid crystal display device and method of manufacturing the same
KR100539583B1 (en) Method for crystallizing Silicon and method for manufacturing Thin Film Transistor (TFT) using the same
KR20040059088A (en) Fabrication method of liquid crystal display device and liquid crystal display device using them
US5916737A (en) Method for fabricating liquid crystal display device
KR100205867B1 (en) Active matrix substrate and its fabrication method
KR100544814B1 (en) Reflective liquid crystal display device and its manufacturing method
KR100243813B1 (en) Liquid crystal display and method for manufacturing the same
KR100840253B1 (en) LCD and its manufacturing method
KR100906956B1 (en) Reflective-transmissive liquid crystal display and manufacturing method thereof
JPH0627981B2 (en) Display electrode array for active matrix type display device and manufacturing method thereof
KR100634828B1 (en) Manufacturing method of liquid crystal display device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020417

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20070417

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20020417

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20071226

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080523

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20081121

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20081222

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20081223

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110915

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20120928

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130930

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20141124

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20141124

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20161118

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20171116

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20171116

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20181114

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20181114

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20191113

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20191113

Start annual number: 12

End annual number: 12

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20211002