KR100868299B1 - 클록 정보와 함께 데이터를 전송하는 방법 및 장치 - Google Patents
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Abstract
본 발명은 클록 정보와 함께 데이터를 전송하는 방법 및 장치에 관한 발명으로서, 특히 본 발명은 데이터 비트들에 대응하며 주기적인 천이를 가지는 송신 신호를 전송하는 방법 및 장치에 관한 발명이다.
본 발명의 일측면은 데이터 비트들을 통신하기 위한 장치에 있어서, 상기 데이터 비트들에 대응하고 주기적인 천이(periodic transition)를 가지는 송신 신호를 생성하는 송신부; 상기 송신 신호를 전달하는 데이터 선; 및 상기 데이터 선을 통하여 전달된 상기 송신 신호(이하 수신 신호라 함)의 상기 주기적인 천이로부터 수신 클록 신호를 생성하고, 상기 수신 클록 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들을 복원하는 수신부를 구비하는 장치를 제공한다.
Description
본 발명은 클록 정보와 함께 데이터를 전송하는 방법 및 장치에 관한 발명으로서, 특히 본 발명은 데이터 비트들에 대응하며 주기적인 천이를 가지는 송신 신호를 전송하는 방법 및 장치에 관한 발명이다.
디스플레이의 타이밍 제어부와 데이터 구동부 사이의 인터페이스의 종래 기술로서, 네셔널 세마이컨덕터사(社)(national semiconductor)에서 발표한 PPDS(point-to-point differential signaling) 방식이 있다.
도 1은 PPDS를 방식을 설명하기 위한 도면이다. 도 1을 참조하면, PPDS 방식은 타이밍 제어부(1)와 각 데이터 구동부(2) 사이에 독립적인 데이터 선(3)이 연결된다는 특징을 지닌다. 이러한 PPDS 방식은 종래의 RSDS(Reduced Swing Differential Signaling) 및 mini-LVDS(Low Voltage Differential Siganling) 방식에 비하여 EMI가 줄어들고, 전체 신호선의 개수가 줄어든다는 장점을 가진다. 타이밍 제어부(1)와 데이터 구동부들(2) 사이에는 클록 선(4)과 로드 선(5)이 연결된 다. 클록 선(4)과 로드 선(5)은 데이터 구동부들(2)에 대하여 공통적으로 연결된다. 데이터 신호 및 클록 신호의 전송에는 차동 신호 방식(differential signaling)이 사용되므로, 데이터 선(3) 및 클록 선(4)은 각각은 차동 쌍(differential pair)로 구성된다.
상술한 PPDS 방식은 몇 가지 개선될 여지가 있다.
첫째, PPDS 방식에 있어서, 데이터 선과 별도로 클록 선이 요구된다. 보다 구체적으로, 클록 신호가 데이터 신호와 다른 별도의 선을 통하여 타이밍 제어부(1)로부터 데이터 구동부(2)로 전달되므로, 클록 신호의 전송을 위한 클록 선이 요구되며, 이는 배선의 복잡도를 증가시키고, 디스플레이 제조 비용을 증가시킨다.
둘째, PPDS 방식에 있어서, 클록 선을 통하여 전송되는 높은 주파수의 클록 신호는 EMI 성분을 증가시킨다.
셋째, PPDS 방식에 있어서, 데이터 선을 통하여 전송되는 데이터 신호와 클록 선으로 전송되는 클록 신호 사이에 스큐(skew)가 존재할 경우, 데이터 샘플링 과정에서 오류가 발생할 수 있다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 클록 정보와 함께 데이터를 전송함으로써, 별도의 클록 선이 요구되지 아니하도록 하는 방법 및 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 클록 정보와 함께 데이터를 전송함으로써, 별도의 클록 선으로부터 발생하는 EMI 성분을 제거할 수 있는 방법 및 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 클록 정보와 함께 데이터를 전송함으로써, 스큐나 상대 지터 등의 문제를 해결할 수 있는 방법 및 장치를 제공 하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 데이터 비트들을 통신하기 위한 장치에 있어서, 상기 데이터 비트들에 대응하고 주기적인 천이(periodic transition)를 가지는 송신 신호를 생성하는 송신부; 상기 송신 신호를 전달하는 데이터 선; 및 상기 데이터 선을 통하여 전달된 상기 송신 신호(이하 수신 신호라 함)의 상기 주기적인 천이로부터 수신 클록 신호를 생성하고, 상기 수신 클록 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들을 복원하는 수신부를 구비하는 장치를 제공한다.
본 발명의 제2 측면은 데이터 비트들을 송신하기 위한 송신부에 있어서, 송신 비트들에 대응하는 송신 신호를 생성하는 구동부; 및 상기 데이터 비트들 사이에 더미 비트-상기 더미 비트는 상기 송신 신호가 주기적인 천이를 가지도록 하는 값을 가짐-를 주기적으로 삽입함으로써, 상기 송신 비트들을 구하는 삽입부를 구비하는 송신부를 제공한다.
본 발명의 제3 측면은 데이터 비트들에 대응하고, 주기적인 천이를 가지는 수신 신호로부터 데이터 비트들을 복원하는 수신부에 있어서, 상기 수신 신호의 상기 주기적인 천이로부터 수신 클록 신호를 생성하는 클록 생성부; 및 상기 수신 클록 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들을 복원하는 샘플러를 구비하는 수신부를 제공한다.
본 발명의 제4 측면은 데이터 비트들을 통신하기 위한 방법에 있어서, (a) 상기 데이터 비트들에 대응하고 주기적인 천이(periodic transition)를 가지는 송신 신호를 생성하는 단계; 및 (b) 상기 송신 신호를 전송하는 단계를 구비하는 방법을 제공한다.
본 발명의 제5 측면은 제1 입력 신호의 천이-상기 제1 입력 신호의 천이는 상기 제1 입력 신호의 상승 에지 및 하강 에지를 포함함- 및 제2 입력 신호-상기 제2 입력 신호의 천이는 상기 제2 입력 신호의 상승 에지 및 하강 에지 중 적어도 어느 하나를 포함함-의 천이 사이의 시간 차를 검출하는 방법에 있어서, (a) 천이 차 없음을 의미하는 제1 신호를 출력하는 단계; (b) 상기 제1 입력 신호 및 상기 제2 입력 신호 중 어느 한 입력 신호의 천이가 발생하는 경우에, 제2 신호-상기 제2 신호는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 상기 제1 입력 신호에 천이가 발생하였음에 대응하는 신호임- 및 제3 신호-상기 제3 신호는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 상기 제2 입력 신호에 천이가 발생하였음에 대응하는 신호임- 중에서 상기 어느 한 입력 신호에 천이가 발생하였음에 대응하는 신호를 출력하는 단계; 및 (c) 상기 제1 입력 신호 및 상기 제2 입력 신호 중 나머지 한 입력 신호의 천이가 발생하는 경우에, 상기 제1 신호를 출력하는 단계를 구비하는 천이 차 검출 방법을 제공한다.
본 발명에 의한 클록 정보와 함께 데이터를 전송하는 방법 및 장치는 데이터 선과 분리된 별도의 클록 선 없이도 클록 정보를 전송할 수 있다는 장점이 있다.
또한, 본 발명에 의한 클록 정보와 함께 데이터를 전송하는 방법 및 장치는 별도의 클록 선으로부터 발생하는 EMI 성분이 제거된다는 장점이 있다.
또한, 본 발명에 의한 클록 정보와 함께 데이터를 전송하는 방법 및 장치는 클록 정보가 데이터와 함께 제공됨으로써 스큐나 상대 지터 등의 문제가 발생하기 아니한다는 장점이 있다.
또한, 본 발명에 의한 클록 정보와 함께 데이터를 전송하는 방법 및 장치는 다양한 전자 장치, 특히 타이밍 제어부와 데이터 구동부 사이의 인터페이스 등에 적용될 수 있다.
도 2는 본 발명의 실시 예에 의한 통신 장치를 나타낸 도면이다. 도 2를 참조하면, 통신 장치는 송신부(10), 데이터 선(20) 및 수신부(30)를 구비한다.
송신부(10)는 데이터 비트들에 대응하고 주기적이 천이를 가지는 송신 신호를 생성한다. 데이터 비트들은 다양한 정보를 포함할 수 있다. 일례로 데이터 비트들은 이미지 정보를 포함할 수 있다. 다른 예로, 데이터 비트들은 각종 제어 정보를 포함할 수 있다. 또 다른 예로, 데이터 비트들은 에러 검출 및/또는 에러 보정 등에 사용될 수 있는 정보를 포함할 수 있다. 주기적인 천이는 일례로 L(L은 2 이상의 정수) 개의 데이터 비트들마다 삽입된 더미 비트에 의하여 생길 수 있다.
데이터 선(20)은 송신부(10)에서 생성된 송신 신호를 수신부(30)로 전달한 다. 송신 신호의 전달에는 하나의 선을 이용한 단일 신호 방식(single-ended signalling)이 사용될 수도 있으며, LVDS와 같이 2개의 선을 이용한 차동 신호 방식(differential signalling)이 사용될 수도 있다.
수신부(30)는 데이터 선(20)을 통하여 수신부(30)로 전달된 송신 신호(이하 수신 신호라 함)의 주기적인 천이로부터 수신 클록 신호를 생성한다. 또한, 수신부는 수신 클록 신호에 따라 수신 신호를 샘플링하여 데이터 비트들을 복원한다.
도 3은 데이터 비트들에 대응하며, 주기적이 천이를 가지는 송신 신호의 예들을 나타내는 도면이다. 도면에서, 데이터 선(20)을 통하여 전송하고자 하는 데이터 비트들은 2진수로 '10101100100011100'이다. 실제 데이터 선(20)을 통하여 전송되는 송신 신호는 데이터 비트들에 더미 비트들이 부가된 신호이다. 데이터 선(20)이 차동 선(differential pair)인 경우에는 실선으로 표시된 송신 신호 및 점선으로 표시된 송신 신호가 차동 선을 통하여 전송되며, 데이터 선(20)이 단일 선인 경우에는 실선으로 표시된 송신 신호 및 점선으로 표시된 송신 신호 중 어느 하나가 단일 선을 통하여 전송된다.
도 3의 (a)는 8개의 데이터 비트들마다 1개의 더미 비트가 삽입되는 예를 나타내는 도면으로서, 특히 더미 비트가 더미 비트 직전의 데이터 비트와 다른 값을 가지는 경우를 나타내는 도면이다. 따라서, 첫째 더미 비트의 값은 첫째 더미 비트 직전의 데이터 비트의 값인 '1'과 다른 값인 '0'이 된다. 둘째 더미 비트의 값은 둘째 더미 비트 직전의 데이터 비트의 값인 '1'과 다른 값인 '0'이 된다. 셋째 더 미 비트의 값은 셋째 더미 비트 직전의 데이터 비트의 값인 '0'과 다른 값인 '1'이 된다. 이와 같이 더미 비트가 삽입되면, 도면에 표현된 바와 같이 주기적인 천이가 발생한다. 주기적인 천이가 상승 천이 및 하강 천이 중 어느 것인지는 더미 비트 직전의 데이터 비트에 의하여 정해진다. 따라서, 데이터 비트들을 지속적으로 전송하면, 상승 천이들 및 하강 천이들이 발생한다.
도 3의 (b)는 8개의 데이터 비트들마다 1개의 더미 비트가 삽입되는 예를 나타내는 도면으로서, 특히 더미 비트가 더미 비트 직후의 데이터 비트와 다른 값을 가지는 경우를 나타내는 도면이다. 따라서, 첫째 더미 비트의 값은 첫째 더미 비트 직후의 데이터 비트의 값인 '1'과 다른 값인 '0'이 된다. 둘째 더미 비트의 값은 둘째 더미 비트 직후의 데이터 비트의 값인 '1'과 다른 값인 '0'이 된다. 셋째 더미 비트의 값은 셋째 더미 비트 직후의 데이터 비트의 값인 '0'과 다른 값인 '1'이 된다. 이와 같이 더미 비트가 삽입되면, 도면에 표현된 바와 같이 주기적인 천이가 발생한다. 주기적인 천이가 상승 천이 및 하강 천이 중 어느 것인지는 더미 비트 직후의 데이터 비트에 의하여 정해진다. 따라서, 데이터 비트들을 지속적으로 전송하면, 상승 천이들 및 하강 천이들이 발생한다.
도 3의 (c)는 8개의 데이터 비트들마다 2개의 더미 비트들이 삽입되는 예를 나타내는 도면이다. 삽입되는 2개의 더미 비트들은 소정의 값을 가진다. 이와 같이 더미 비트가 삽입되면, 도면에 표현된 바와 같이 주기적인 천이가 발생한다. 주기적인 천이가 상승 천이 및 하강 천이 중 어느 것인지는 상기 소정의 값에 의하여 정해진다. 만일 소정의 값이 도면과 같이 이진수로 '01'이면 상승 천이들만이 지속 적으로 발생하고, 만일 소정의 값이 도면과 달리 이진수로 '10'이면 하강 천이들만이 지속적으로 발생한다. 이와 같이, L개의 데이터 비트들마다 2개의 더미 비트들을 삽입하면, L개의 데이터 비트들마다 1개의 더미 비트를 삽입하는 경우에 비하여, 수신부(30) 특히 위상 검출기의 구조가 간단해지는 장점을 가지나, 동작 주파수가 증가한다는 단점을 가진다.
도 4는 도 2에 표현된 송신부(10)의 일례를 나타내는 도면이다. 도 4를 참조하면, 송신부는 더미 비트 삽입부(11)와 구동부(12)를 구비한다.
더미 비트 삽입부(11)는 입력되는 데이터 비트들 사이에 하나 또는 여러 개(일례 2개)의 더미 비트를 주기적으로 삽입함으로써 송신 비트들을 생성한다. 하나 또는 여러 개의 더미 비트에 의하여 송신 신호는 주기적인 천이를 가진다.
더미 비트 삽입부(11)는 일례로 인버터(16)와 병렬-직렬 변환부(17)를 구비한다. 인버터(16)는 8 비트들로 구성된 데이터 비트들 중 1개의 데이터 비트(data bits[1])의 값을 반전시킨다. 병렬-직렬 변환부(17)는 총 9개 비트들 즉 8 비트들로 구성된 데이터 비트들(data bits[8:1]) 및 1 비트로 구성된 인버터(16)의 출력 비트를 병렬로 입력받는다. 또한, 병렬-직렬 변환부(17)는 입력받은 9개의 비트들을 1 비트씩 순차적으로 출력한다. 일례로, 데이터 비트들(data bits[8:1])이 이진수로 '01011001'인 경우에, 병렬-직렬 변환부(17)에는 '010110010'가 병렬로 입력되고, 병렬-직렬 변환부(17)로부터 '0', '1', 0', '1', '1', '0', '0', '1' 및 '0'가 순차적으로 출력된다. 더미 비트 삽입부(11)를 이와 같이 구성하면, 8개의 데이 터 비트들마다 1개의 더미 비트가 삽입되고, 더미 비트가 더미 비트 직전의 데이터 비트와 다른 값을 가지는 송신 신호를 생성할 수 있다.
8개의 데이터 비트들마다 1개의 더미 비트가 삽입되고, 더미 비트가 더미 비트 직후의 데이터 비트와 다른 값을 가지는 송신 신호를 생성하고자 하는 경우에는, 도면과 달리, 병렬-직렬 변환부는 최상위 데이터 비트(data bits[8])의 반전 및 데이터 비트들(data bits[8:1])을 입력받아, 최상위 데이터 비트(data bits[8])의 반전을 먼저 출력한 후, 데이터 비트들(data bits[8:1])을 최상위 비트부터 순차적으로 출력한다.
8개의 데이터 비트들마다 2개의 더미 비트가 삽입된 송신 신호를 생성하고자 하는 경우에는, 도면과 달리, 병렬-직렬 변환부는 데이터 비트들(data bits[8:1]) 및 소정의 더미 비트들(일례로 이진수로 '01')을 입력받아, 데이터 비트들(data bits[8:1])을 최상위 비트부터 순차적으로 출력한 후, 소정의 더미 비트들을 최상위 비트부터 순차적으로 출력한다.
구동부(12)는 송신 비트들에 대응하는 송신 신호(일례 LVDS 신호)를 출력한다. 구동부(12)에서 출력되는 송신 신호가 데이터 선(20)에 인가된다.
도 5는 도 2에 표현된 수신부(30)의 일례를 나타내는 도면이다. 도 5를 참조하면, 수신부(30)는 클록 생성부(31) 및 샘플러(32)를 구비한다.
클록 생성부(31)는 데이터 선(20)을 통하여 전달된 수신 신호의 주기적인 천이로부터 수신 클록 신호를 생성한다. 따라서, 수신 클록 신호는 수신 신호의 주기 적인 천이의 주기에 대응하는 주기를 가진다. 일례로, 수신 클록 신호는 주기적인 천이의 주기와 동일한 주기를 가지며, 서로 위상을 달리하는 L(L은 연속된 2개의 주기적인 천이들 사이에 존재하는 데이터 비트들의 개수)개의 클록들로 구성될 수도 있다. 이 경우, 샘플러(32)는 L개의 클록을 사용하여 L개의 데이터 비트들을 샘플링한다. 다른 예로 수신 클록 신호는 주기적인 천이의 주파수(주기적인 천이의 주기의 역수)의 정수 배(일례로, L개의 데이터 비트들마다 M개의 더미 비트가 삽입된 경우에, (L+M) 배)에 해당하는 주파수를 가지는 1개의 클록으로 구성될 수도 있다. 이 경우, 샘플러(32)는 1개의 클록을 사용하여 L개의 데이터 비트들을 샘플링한다.
샘플러(32)는 수신 클록 신호에 따라 수신 신호를 샘플링하여 데이터 비트들을 복원한다.
도 6은 도 5에 표현된 클록 생성부(31)의 일례를 나타내는 도면이다. 도 7은 도 6에 표현된 주요 신호들의 일례를 나타내는 도면이다. 도 6 및 7을 참조하면, 클록 생성부(31)는 천이 검출 회로(40) 및 발진기(50)를 구비한다.
천이 검출 회로(40)는 수신 신호의 주기적인 천이 및 피드백 클록 신호(FC)의 천이 사이의 시간 차에 대응하는 신호(DIFF)를 출력한다. 천이 검출 회로(40)는 일례로 천이 검출기(41), 엔에이블 신호 생성부(42) 및 저대역 통과 필터(43)를 구비한다.
천이 검출기(41)는 수신 신호의 천이 및 피드백 클록 신호(FC)의 천이 사이 의 시간 차에 대응하는 신호(UP, DN)를 출력한다. 천이 검출기(41)가 수신 신호의 천이 및 피드백 클록 신호(FC)의 천이 사이의 시간 차를 구함에 있어서, 수신 신호의 여러 천이들 중에서 엔에이블 신호(EN)가 인가되는 기간의 천이와 및 피드백 클록 신호(FC)의 여러 천이들 중에서 엔에이블 신호(EN)가 인가되는 기간의 천이가 사용된다.
엔에이블 신호 생성부(42)는 천이 검출기(41)가 수신 신호의 여러 천이들 중에서 더미 비트에 의한 주기적인 천이에 따라 동작하도록 하는 엔에이블 신호(EN)를 생성한다. 따라서, 천이 검출기(41)는 엔에이블 신호(EN)가 인가되는 기간에 입력되는 수신 신호의 천이 및 엔에이블 신호(EN)가 인가되는 기간에 입력되는 피드백 클록 신호(FC)의 천이 사이의 시간 차를 구한다. 또한, 천이 검출기는 엔에이블 신호(EN)가 인가되지 아니하는 기간에 입력되는 수신 신호의 천이 및 엔에이블 신호(EN)가 인가되지 아니하는 기간에 입력되는 피드백 클록 신호(FC)의 천이를 고려하지 아니한다.
주기적인 천이가 수행되는 시점을 T, 주기적인 천이의 주기를 P, 상기 P 동안에 수신되는 비트들의 개수를 N(연속된 2개의 주기적인 천이들 사이에 위치한 데이터 비트들의 개수를 L, 연속된 2개의 주기적인 천이들 사이에 위치한 적어도 하나의 더미 비트의 개수를 M이라고 하면, N은 L+M임)이라고 가정하면, 바람직하게, 엔에이블 신호의 시작 시점인 T_START 및 엔에이블 신호의 종료 시점인 T_END는 아래의 수학식 1을 만족한다.
T < T_END < T + (P/N)
만일, 시작 시점(T_START)이 [T - (P/N)] 이하이거나, 종료 시점(T_END)이 [T + (P/N)] 이상이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이 이외의 수신 신호의 원치 아니하는 천이가 존재하게 된다. 또한, 시작 시점(T_START)이 T 초과이거나, 종료 시점(T_END)이 T 미만이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이가 존재하지 아니하게 된다. 도면에는 시작 시점이 [T - (P/2N)]이고, 종료 시점이 [T + (P/2N)]인 경우의 예가 표현되어 있다.
엔에이블 신호 생성부(42)는 일례로 지연 선(51)에서 구해질 수 있는 여러 지연 클록들 중에서 적어도 하나에 따라 엔에이블 신호(EN)를 생성한다. 도면에는 엔에이블 신호 생성부(42)가 제1 인버터(I1)에서 출력되는 제1 지연 클록(DC1) 및 제17 인버터(I17)에서 출력되는 제17 지연 클록(DC17)을 입력받는 예가 표현되어 있다. 제1 지연 클록(DC1)은 피드백 클록 신호(FC)의 반전이 (P/2N)만큼 지연된 신호이고, 제17 지연 클록(DC17)은 피드백 클록 신호(FC)의 반전이 -(P/2N)만큼 지연된 신호이다. 제1 지연 클록(DC1) 및 제17 지연 클록(DC17)로부터 엔에이블 신호(EN)를 생성하기 위하여 엔에이블 신호 생성부(42)는 인버터(INV) 및 논리곱 연산기(AND)를 구비한다.
저대역 통과 필터(43)는 천이 검출기(41)에서 출력되는 천이 차에 대응하는 신호(UP, DN)의 고주파 성분을 제거 또는 감소시킨 신호(DIFF)를 구한다. 저대역 통과 필터(43)는 일례로 전하 펌프(charge pump)일 수 있다.
발진기(50)는 천이 검출 회로(40)에서 출력되는 신호(DIFF)에 따라 피드백 클록 신호(FC) 및 수신 클록 신호의 위상을 변경한다. 발진기(50)는 일례로 지연 선(51) 및 피드백 선(52)을 구비한다.
지연 선(51)의 지연은 천이 검출 회로(40)에서 출력되는 신호(DIFF)에 따라 변경된다. 지연 선(51)은 복수의 인버터(I1 내지 I18)을 구비한다. 복수의 인버터(I1 내지 I18) 각각의 지연은 천이 검출 회로(40)에서 출력되는 신호(DIFF)에 따라 조정된다. 복수의 인버터(I1 내지 I18) 각각은 대략 (P/2N)에 해당하는 지연을 가진다. 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 인버터(I3, I5, I7, I9, I11, I13, I15, I17)에서 각각 출력되는 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 지연 클록(DC3, DC5, DC7, DC9, DC11, DC13, DC15, DC17)이 수신 클록 신호로서 샘플러(32)로 출력된다.
피드백 선(52)은 지연 선(51)에서 출력되는 피드백 클록 신호(FC)를 지연 선(51)의 입력으로 피드백한다.
도 8은 도 6에 표현된 천이 검출부(41)의 일례를 나타내는 도면이다. 도 8을 참조하면 천이 검출부(41)는 제1 내지 제3 D 플립-플랍(FF1, FF2, FF3), 제1 및 제2 논리합 연산기(OR1, OR2), 논리곱 연산기(AND) 및 인버터(INV)를 구비한다.
제1 플립-플랍(FF1)은 양단 동작(positive edgge triggered) D 플립-플랍이다. 제1 플립-플랍(FF1)의 입력 단(D), 클록 단(CLK) 및 리셋 단(RS)에는 비트 '1'에 대응하는 신호(일례로 전원 전압(VDD)), 수신 신호 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제1 플립-플랍(FF1)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제1 플립-플랍(FF1)은 제2 논리합 연산기(OR)의 출력이 '0'인 상태에서 수신 신호의 상승 에지가 발생한 이후에는 '1'을 출력한다.
제2 플립-플랍(FF2)은 음단 동작(negative edgge triggered) D 플립-플랍이다. 제2 플립-플랍(FF2)의 입력 단(D), 클록 단(CLK) 및 리셋 단(RS)에는 비트 '1'에 대응하는 신호, 수신 신호 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제2 플립-플랍(FF2)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제2 플립-플랍(FF2)은 제2 논리합 연산기(OR)의 출력이 '0'인 상태에서 수신 신호의 하강 에지가 발생한 이후에는 '1'을 출력한다.
제3 플립-플랍(FF3)은 양단 동작(positive edgge triggered) D 플립-플랍이다. 제3 플립-플랍(FF3)의 입력 단(D), 클록 단(CLK) 및 리셋 단(RS)에는 비트 '1'에 대응하는 신호, 피드백 클록 신호(FC) 및 제2 논리합 연산기(OR2)의 출력이 각각 입력된다. 따라서, 제3 플립-플랍(FF3)은 제2 논리합 연산기(OR2)의 출력이 '1'이 된 이후에는 '0'을 출력한다. 그리고, 제3 플립-플랍(FF3)은 제2 논리합 연산기(OR)의 출력이 '0'인 상태에서 피드백 클록 신호(FC)의 상승 에지가 발생한 이후에는 '1'을 출력한다.
제1 논리합 연산기(OR1)은 제1 플립-플랍(FF1)의 출력 및 제2 플립-플랍(FF2)의 출력을 입력받는다. 제2 논리합 연산기(OR2)는 인버터(INV)의 출력 및 논리곱 연산기(AND)의 출력을 입력받는다. 논리곱 연산기(AND)는 제1 논리합 연산기(OR1)의 출력 및 제3 플립-플랍(FF3)의 출력을 입력받는다. 인버터(INV)는 엔에이블 신호(EN)를 입력받는다.
도 8에 표현된 천이 검출부(41)는 이와 같은 구성을 가짐으로써 다음과 같이 동작한다.
먼저, 엔에이블 신호가 인가되지 아니하는 기간에는 제1 내지 제3 플립-플랍(FF1, FF2, FF3)의 리셋 단(RS)에 '1'이 인가되므로, 제1 내지 제3 플립-플랍(FF1, FF2, FF3)은 '0'을 출력한다. 따라서, 천이 차 신호(UP, DN)는 (0, 0)가 된다. 천이 차 신호(UP, DN)이 (0, 0)임은 천이 차가 없음을 의미한다. 엔에이블 신호(EN)가 인가되더라도, 수신 신호의 상승 에지, 수신 신호의 하강 에지 및 피드백 클록(FC)의 상승 에지 중 적어도 어느 하나가 발생하기 전에는 천이 차 신호(UP, DN)는 (0, 0) 상태를 유지한다.
엔에이블 신호(EN)가 인가되고, 천이 차 신호(UP, DN)가 (0, 0)인 상태에서, 수신 신호의 상승 에지 및 수신 신호의 하강 에지 중 어느 하나가 발생하면, 천이 차 신호(UP, DN)는 (1, 0)가 된다. 엔에이블 신호(EN)가 인가되고, 천이 차 신호(UP, DN)가 (1, 0)인 상태에서, 피드백 클록(FC)의 상승 에지가 발생하면, 천이 차 신호(UP, DN)는 (0, 0)이 된다.
또한, 엔에이블 신호(EN)가 인가되고, 천이 차 신호(UP, DN)가 (0, 0)인 상 태에서, 피드백 클록(FC)의 상승 에지가 발생하면, 천이 차 신호(UP, DN)는 (0, 1)이 된다. 엔에이블 신호(EN)가 인가되고, 천이 차 신호(UP, DN)가 (0, 1)인 상태에서, 수신 신호의 상승 에지 및 수신 신호의 하강 에지 중 어느 하나가 발생하면, 천이 차 신호(UP, DN)는 (0, 0)가 된다.
만일, 천이 검출부(41)가 엔에이블 신호(EN)와 무관하게 항상 동작한다면, 도 8에서 인버터(INV) 및 제2 논리합 연산기(OR2)는 생략되고, 논리곱 연산기(AND)의 출력이 바로 제1 내지 제3 플립-플랍(FF1, FF2, FF3)의 리셋 단(RS)에 입력된다. 이 경우, 천이 검출부는 수신 신호의 천이 및 피드백 클록(FC)의 천이에 따라 다음과 같이 동작한다. 여기에서 수신 신호의 천이는 수신 신호의 상승 에지 및 하강 에지를 포함하며, 피드백 클록(FC)의 천이는 피드백 클록(FC)의 상승 에지만을 포함한다. 그러나, 제3 플립-플롭(FF3)을 대신하여, 1개의 양단 동작 D 플립-플랍, 1개의 음단 동작 D 플립 플랍 및 논리합 연산기를 사용하면, 피드백 클록(FC)의 천이가 피드백 클록(FC)의 상승 에지 및 하강 에지를 포함하도록 할 수 있다.
천이 차 신호(UP, DN)가 (0, 0)인 상태에서, 수신 신호 및 피드백 클록 신호(FC) 중 어느 한 신호의 천이가 발생하는 경우에, (1, 0) 및 (0, 1) 중 어느 하나의 값을 가지는 천이 차 신호(UP, DN)가 출력된다. 보다 구체적으로, 수신 신호의 천이가 발생한 경우에, (1, 0)의 값을 가지는 천이 차 신호(UP, DN)가 출력되고, 피드백 클록 신호(FC)의 천이가 발생한 경우에, (0, 1)의 값을 가지는 천이 차 신호(UP, DN)가 출력된다.
그 후, 수신 신호 및 피드백 클록 신호(FC) 중 나머지 한 신호의 천이가 발 생하는 경우에, (0, 0)의 값을 가지는 천이 차 신호(UP, DN)가 출력된다.
본 발명의 실시 예에 있어서, 피드백 클록 신호(FC)의 상승 에지가 엔에이블 신호(EN)가 인가되는 기간 내에 위치하도록 하기 위해서는 피드백 클록 신호(FC)의 초기 동기가 필요하다. 피드백 클록 신호(FC)의 초기 동기를 위해서는 송신 신호의 주기적인 천이의 주기에 대응하는 주기(일례로 동일한 주기)를 가지는 송신 클록 신호가 송신부(10)로부터 수신부(30)로 전송될 필요가 있다. 송신 클록 신호는 데이터 선(20)과 별도의 선을 통하여 전송될 수도 있으나, 데이터 선(20)을 통하여 전송됨이 바람직하다. 보다 구체적으로, 초기에는 송신부(10)가 송신 클록 신호를 생성하여, 생성된 송신 클록 신호를 데이터 선(20)을 통하여 수신부(30)로 전송한다. 수신부(30)는 수신된 송신 클록 신호에 따라 피드백 클록 신호(FC) 및 수신 클록 신호의 위상을 조절한다. 수신부(30)가 초기 동기를 획득한 이후에는, 송신부(10)는 데이터 선(20)을 통하여 데이터 비트들에 대응되고, 주기적인 천이를 가지는 송신 신호를 수신부(30)로 전송한다.
송신부(10)가 송신 클록 신호를 전송하기 위해서는, 도 4의 데이터 비트들(data bits[8:1])에 소정의 값(일례로 '11110000')을 지속적으로 인가하면 송신 신호의 주기적인 천이와 동일한 주기 및 동일한 위상을 가지는 송신 클록 신호가 생성된다.
수신부(30)가 수신된 송신 클록 신호로부터 초기 동기를 획득하기 위해서는 도 6에 표현된 클록 생성부(31)와 도 8에 표현된 천이 검출부(41)가 각각 도 9에 표현된 클록 생성부(31) 및 도 10에 표현된 천이 검출부(41)로 대체되면 된다.
도 9에 표현된 클록 생성부(31)는 도 6에 표현된 클록 생성부(31)에 비하여, 스위치(53)를 더 구비한다. 스위치(53)는 수신 신호 및 피드백 클록 신호(FC) 중 선택 신호(INI)에 따라 선택된 어느 한 신호를 지연 선(51)으로 출력한다. 보다 구체적으로, 스위치(53)는 초기 동기를 획득하는 기간에는 수신 신호를 출력하고, 초기 동기를 획득한 이후에는 피드백 클록 신호(FC)를 출력한다.
도 10에 표현된 천이 검출부(41)는 도 8에 표현된 천이 검출부(41)에 비하여, 제1 및 제2 스위치(SW1, SW2)를 더 구비한다. 제1 스위치(SW1)는 제2 플립-플랍(FF2)의 출력 및 '0' 중 선택 신호(INI)에 따라 선택된 어느 한 신호를 제1 논리합 연산기(OR1)로 출력한다. 보다 구체적으로, 제1 스위치(SW1)는 초기 동기를 획득하는 기간에는 '0'을 출력하고, 초기 동기를 획득한 이후에는 제2 플립-플랍(FF2)의 출력을 출력한다. 제2 스위치(SW2)는 엔에이블 신호(EN) 및 '1' 중 선택 신호(INI)에 따라 선택된 어느 한 신호를 인버터(INV)로 출력한다. 보다 구체적으로, 제2 스위치(SW2)는 초기 동기를 획득하는 기간에는 '1'을 출력하고, 초기 동기를 획득한 이후에는 엔에이블 신호(EN)를 출력한다.
도 1은 종래기술에 의한 데이터 통신 방식의 일종인 PPDS를 방식을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 의한 통신 장치를 나타낸 도면이다.
도 3은 데이터 비트들에 대응하며, 주기적이 천이를 가지는 송신 신호의 예들을 나타내는 도면이다.
도 4는 도 2에 표현된 송신부(10)의 일례를 나타내는 도면이다.
도 5는 도 2에 표현된 수신부(30)의 일례를 나타내는 도면이다.
도 6은 도 5에 표현된 클록 생성부(31)의 일례를 나타내는 도면이다.
도 7은 도 6에 표현된 주요 신호들의 일례를 나타내는 도면이다.
도 8은 도 6에 표현된 천이 검출부(41)의 일례를 나타내는 도면이다.
도 9 및 10은 클록 생성부(31) 및 천이 검출부(41)의 다른 예를 각각 나타내는 도면이다.
Claims (21)
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- 데이터 비트들에 대응하고, 주기적인 천이를 가지는 수신 신호로부터 데이터 비트들을 복원하는 수신부에 있어서,상기 수신 신호의 상기 주기적인 천이로부터 수신 클록 신호를 생성하는 클록 생성부; 및상기 수신 클록 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들을 복원하는 샘플러를 구비하고,상기 클록 생성부는상기 수신 신호의 상기 주기적인 천이 및 피드백 클록 신호의 천이 사이의 시간 차에 대응하는 신호를 출력하는 천이 검출기;상기 천이 검출기가 상기 수신 신호의 여러 천이들 중에서 상기 주기적인 천이에만 따라 동작하도록 하는 엔에이블 신호를 제공하는 엔에이블 신호 생성부; 및상기 시간 차에 대응하는 신호에 따라 상기 피드백 클록 신호 및 상기 수신 클록 신호의 위상을 변경하는 발진기를 구비하는 수신부.
- 제9 항에 있어서,상기 주기적인 천이가 수행되는 시점을 T, 상기 주기적인 천이의 주기를 P,상기 P 기간 동안에 수신되는 비트들의 개수를 N이라 가정하면,상기 엔에이블 신호의 시작 시점인 T_START는 수학식 [T-(P/N) < T_START < T]을 만족하고, 상기 엔에이블 신호의 종료 시점인 T_END는 수학식 (T < T_END < T+(P/N)]을 만족하는 수신부.
- 제10 항에 있어서,상기 발진기는상기 시간 차에 대응하는 신호에 따라 지연이 변경되는 지연 선; 및상기 지연 선에서 출력되는 피드백 클록 신호를 상기 지연 선의 입력으로 피드백하는 피드백 선을 구비하는 수신부.
- 제11 항에 있어서,상기 엔에이블 신호 생성부는 상기 지연 선에서 구해질 수 있는 여러 지연 클록 신호들 중 적어도 어느 하나에 따라 상기 엔에이블 신호를 생성하는 수신부.
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- 제1 입력 신호의 천이-상기 제1 입력 신호의 천이는 상기 제1 입력 신호의 상승 에지 및 하강 에지를 포함함- 및 제2 입력 신호-상기 제2 입력 신호의 천이는 상기 제2 입력 신호의 상승 에지 및 하강 에지 중 적어도 어느 하나를 포함함-의 천이 사이의 시간 차를 검출하는 방법에 있어서,(a) 천이 차 없음을 의미하는 제1 신호를 출력하는 단계;(b) 상기 제1 입력 신호 및 상기 제2 입력 신호 중 어느 한 입력 신호의 천이가 발생하는 경우에, 제2 신호-상기 제2 신호는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 상기 제1 입력 신호에 천이가 발생하였음에 대응하는 신호임- 및 제3 신호-상기 제3 신호는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 상기 제2 입력 신호에 천이가 발생하였음에 대응하는 신호임- 중에서 상기 어느 한 입력 신호에 천이가 발생하였음에 대응하는 신호를 출력하는 단계; 및(c) 상기 제1 입력 신호 및 상기 제2 입력 신호 중 나머지 한 입력 신호의 천이가 발생하는 경우에, 상기 제1 신호를 출력하는 단계를 구비하는 천이 차 검출 방법.
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| US12/408,417 US8074125B2 (en) | 2008-03-20 | 2009-03-20 | Apparatus and method for transmitting and receiving data bits |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100899781B1 (ko) * | 2008-12-18 | 2009-05-28 | 주식회사 아나패스 | 클록 정보와 함께 데이터를 전송하는 방법 및 장치 |
| US8305129B2 (en) | 2010-02-18 | 2012-11-06 | Tli Inc. | Internal clock generating circuit and method for generating internal clock signal with data signal |
| US8611484B2 (en) | 2009-02-13 | 2013-12-17 | Silicon Works Co., Ltd. | Receiver having clock recovery unit based on delay locked loop |
| US9984655B2 (en) | 2015-03-06 | 2018-05-29 | Silicon Works Co., Ltd. | Apparatus and method for transmitting display signal having a protocol including a dummy signal and a clock signal |
| US10354587B2 (en) | 2015-05-29 | 2019-07-16 | Samsung Display Co., Ltd. | Display device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101235696B1 (ko) * | 2012-09-28 | 2013-02-21 | 주식회사 아나패스 | 데이터 전송 방법 및 데이터 복원 방법 |
| CN102968977A (zh) * | 2012-12-14 | 2013-03-13 | 深圳市华星光电技术有限公司 | 控制液晶显示面板的极性反转的驱动装置 |
| WO2015161431A1 (zh) * | 2014-04-22 | 2015-10-29 | 京微雅格（北京）科技有限公司 | Lvds数据恢复方法及电路 |
| CN105139812B (zh) * | 2014-05-27 | 2018-01-30 | 奇景光电股份有限公司 | 数据传送与接收方法以及数据传输系统 |
| US9842080B2 (en) * | 2014-07-02 | 2017-12-12 | Anapass Inc. | Bidirectional communication method and bidirectional communication apparatus using the same |
| CN113098857B (zh) * | 2021-03-29 | 2022-06-28 | 西安微电子技术研究所 | 一种多通道通信方法及系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847703A (en) * | 1985-06-03 | 1989-07-11 | Canon Kabushiki Kaisha | Data transmission and detection system |
| KR20020029429A (ko) * | 1999-07-22 | 2002-04-18 | 칼 하인쯔 호르닝어 | 데이타 비트 스트림에 대한 에러 보호를 제공하는 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE503920C2 (sv) * | 1994-10-03 | 1996-09-30 | Ericsson Telefon Ab L M | Sätt att synkronisera signaler och anordning härför |
| US6952431B1 (en) * | 1999-10-28 | 2005-10-04 | Rambus Inc. | Clock multiplying delay-locked loop for data communications |
| JP3495311B2 (ja) * | 2000-03-24 | 2004-02-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路 |
| JP3531626B2 (ja) * | 2001-07-09 | 2004-05-31 | ソニー株式会社 | データ伝送方法、ブロック同期信号検出方法及び再生装置 |
| KR100583631B1 (ko) * | 2005-09-23 | 2006-05-26 | 주식회사 아나패스 | 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로 |
-
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2009
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847703A (en) * | 1985-06-03 | 1989-07-11 | Canon Kabushiki Kaisha | Data transmission and detection system |
| KR20020029429A (ko) * | 1999-07-22 | 2002-04-18 | 칼 하인쯔 호르닝어 | 데이타 비트 스트림에 대한 에러 보호를 제공하는 방법 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100899781B1 (ko) * | 2008-12-18 | 2009-05-28 | 주식회사 아나패스 | 클록 정보와 함께 데이터를 전송하는 방법 및 장치 |
| US8611484B2 (en) | 2009-02-13 | 2013-12-17 | Silicon Works Co., Ltd. | Receiver having clock recovery unit based on delay locked loop |
| US8305129B2 (en) | 2010-02-18 | 2012-11-06 | Tli Inc. | Internal clock generating circuit and method for generating internal clock signal with data signal |
| US9984655B2 (en) | 2015-03-06 | 2018-05-29 | Silicon Works Co., Ltd. | Apparatus and method for transmitting display signal having a protocol including a dummy signal and a clock signal |
| US10354587B2 (en) | 2015-05-29 | 2019-07-16 | Samsung Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN101540158B (zh) | 2011-11-30 |
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