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KR100866624B1 - 둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치 - Google Patents

둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치 Download PDF

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KR100866624B1
KR100866624B1 KR1020070018646A KR20070018646A KR100866624B1 KR 100866624 B1 KR100866624 B1 KR 100866624B1 KR 1020070018646 A KR1020070018646 A KR 1020070018646A KR 20070018646 A KR20070018646 A KR 20070018646A KR 100866624 B1 KR100866624 B1 KR 100866624B1
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enable signal
nonvolatile memory
memory devices
chip enable
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권오석
이성수
우덕균
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삼성전자주식회사
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Abstract

둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그 장치가 개시된다. 본 발명에 따른 둘 이상의 비휘발성 메모리 장치를 제어하는 방법은, 제어장치(컨트롤러 혹은 테스트 장치)가 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화시키는 단계와 제어장치가 상기 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화되어 있는 동안에, 상기 제1 비휘발성 메모리 장치를 선택하기 위한 제1 칩 인에이블 신호와 상기 제2 비휘발성 메모리 장치를 선택하기 위한 제2 칩 인에이블 신호를 번갈아 활성화하는 단계를 구비한다. 본 발명에 의하면, 컨트롤러의 최소 동작 주기가 메모리 장치의 최소 동작 주기 보다 긴 경우에도, 독출/기입 시간을 단축하여 개선된 독출/기입 성능을 얻을 수 있다.

Description

둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그 장치{Method for controlling two or more non-volatile memory device and Apparatus there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 다수의 반도체 메모리 장치들을 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 시스템에서의 데이터 출력시의 신호 타이밍도이다.
도 3은 도 1에 도시된 메모리 시스템에서의 데이터 기입(입력)시의 신호 타이밍도이다.
도 4는 다수의 반도체 메모리 장치들과 이들을 제어하기 위한 컨트롤러를 구비하는 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 5는 도 4에 도시된 메모리 시스템에서 데이터 출력시의 신호 타이밍도이다.
도 6은 도 4에 도시된 메모리 시스템에서 데이터 입력시의 신호 타이밍도이다.
도 7은 본 발명의 실시예에 따른 둘 이상의 비휘발성 메모리 장치를 제어하는 방법을 나타내는 흐름도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 둘 이상의 비휘발성 메모리 장치를 제어하기 위한 방법 및 장치(예컨대, 메모리 컨트롤러)에 관한 것이다.
비휘발성 메모리 장치에는, 마스크 롬, EEPROM(Electrically Erasable and Programmable Read Only Memory), EPROM(Erasable and Programmable Read Only Memory) 등이 있다. 이 중에서 EEPROM은 전기적으로 소거 및 프로그램이 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM(이하, 플래시 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.
한편, 반도체 메모리 장치를 포함하는 시스템에서는, 반도체 메모리 장치로부터 데이터를 독출하는 속도 및 반도체 메모리 장치로 데이터를 기입하는 속도가 시스템의 성능에 중요하다. 따라서, 반도체 메모리 장치로/로부터의 데이터 기입/독출 속도를 높이는 방안이 요구된다.
도 1은 일반적인 다수의 반도체 메모리 장치들을 포함하는 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1에 도시된 반도체 메모리 장치들(11, 12, 13 및 14)은 각각 낸드 플래시 메모리 장치로서, 각각 8비트의 입/출력 데이터(I/O[7:0])를 입/출력하기 위한 데이터 입출력 핀들(I/O 핀), 다수의 제어신호들(nCEi(i=1, 2, 3 또는 4), nRE, nWE)을 수신하기 위한 핀들(nCEi 핀, nRE핀, nWE 핀), 레디/비지(Ready/Busy, R/B) 핀들을 구비한다.
칩 인에이블(chip enable) 신호(nCEi(i=1, 2, 3 또는 4))는 다수의 반도체 메모리 장치들(11~14) 중 하나를 선택하기 위한 칩 선택 신호이다. 따라서, 각 메모리 장치별로 다른 칩 인에이블 신호(nCEi(i=1, 2, 3 또는 4))가 입력된다. 칩 인에이블 신호(nCEi(i=1, 2, 3 또는 4))가 하이레벨이면 해당 반도체 메모리 장치는 대기상태(standy-by mode)이고, 로우레벨이면 해당 반도체 메모리 장치는 활성화(active mode)된다.
독출 인에이블(read enable) 신호(nRE)는 데이터의 출력을 제어하기 위한 신호이다. 독출 인에이블 신호(nRE)의 하강 에지(falling edge)후 정해진 시간이 지나면 순차적으로 데이터(I/O[7:0])가 출력된다. 기입 인에이블 신호(nRE)는 어드레스, 커맨드 또는 데이터의 입력을 제어하기 위한 신호이다. 커맨드, 어드레스, 또는 데이터는 기입 인에이블 신호(nWE)의 상승에지(rising edge)에 응답하여 래치(latch)된다.
I/O 핀은 데이터(I/O[7:0]) 외에 어드레스와 커맨드를 입력하고자 할 때에도 사용된다.
낸드 플래시 메모리 장치의 경우, 어드레스 또는 커맨드 입력 핀들과 데이터 입출력 핀들을 공유하는 것이 가능하다. 이는 데이터의 입출력 구간과 어드레스 또는 커맨드의 입력 구간이 시간적으로 구별되기 때문이다. 칩(메모리 장치)이 선택되지 않거나 출력이 불가능한 상태이면 I/O 핀은 높은 임피던스 (high impedance)로 플로팅(floating)된다. R/B 핀은 메모리 장치의 동작상태를 컨트롤러로 알려주기 위한 출력 핀이다. R/B 핀은 메모리 장치에서 프로그램(program), 소거(erase), 독출(read) 동작이 진행 중이면 로우레벨이고, 동작이 완료될 때 하이레벨로 복귀한다.
도 2는 도 1에 도시된 메모리 시스템(10)에서의 데이터 출력시의 신호 타이밍도이다.
일반적으로 낸드 플래시 메모리는 데이터 독출(read) 및 프로그램(program) 동작이 페이지 단위로 수행된다.
따라서, 각 낸드 플래시 메모리(11~14)로부터 한 페이지씩의 데이터를 독출하는 경우, 제1 메모리(11)를 선택하여 한 페이지 데이터를 독출한 다음 제2 메모리(12)를 선택하여 한 페이지 데이터를 독출한다. 즉, 제1 칩 인에이블 신호(nCE1)를 소정 시간(예컨대, 한 페이지 데이터의 독출에 소요되는 시간)만큼 활성화하여 제1 메모리(11)를 선택한 상태에서, 독출 인에이블 신호(nRE)를 토글(toggle)함으로써 제1 메모리(11)로부터 한 페이지의 데이터를 독출한다. 다음으로, 제2 칩 인에이블 신호(nCE2)를 소정 시간(예컨대, 한 페이지 데이터의 독출에 소요되는 시간)만큼 활성화하여 제2 메모리(12)를 선택한 상태에서, 독출 인에이블 신호(nRE)를 토글함으로써 제2 메모리(12)로부터 한 페이지의 데이터를 독출한다. 제3 및 제 4 메모리(13, 14)에 대해서도 동일한 과정이 이루어진다.
상술한 바와 같이, 일반적인 메모리 시스템에서는, 칩 인에이블 신호가 활성화되어 있는 상태에서, 독출 인에이블 신호(nRE)가 복수회 토글됨으로써, 페이지 단위의 독출 혹은 기입이 이루어진다.
데이터(I/Ox)는 독출 인에이블 신호(nRE)의 하강에지(falling edge)를 기준으로 정해진 액세스 타임 이후에 출력된다.
독출 인에이블 신호(nRE)의 주기는 메모리 장치들(11~14)을 제어하는 컨트롤러(미도시) 혹은 테스트 장치(미도시)의 최소 동작 주기(minimum cycle)에 의해 정해질 수 있는데, 컨트롤러 혹은 테스트 장치의 최소 동작 주기가 80ns라고 가정하면, 독출 인에이블 신호(nRE)의 주기는 도 2에 도시된 바와 같이, 80ns보다 빨라질 수 없다. 따라서, 독출 싸이클(Read cycle) 역시 80ns가 된다.
이 경우, 각 메모리 장치(11~14)로부터 한 페이지씩의 데이터를 독출하는 데는 80ns X 2048 X 4(chip 개수) = 655,360ns의 시간이 소요된다.
도 3은 도 1에 도시된 메모리 시스템(10)에서의 데이터 기입(입력)시의 신호 타이밍도이다.
도 3을 참조하면, 데이터 기입의 경우에는, 독출 인에이블 신호(nRE) 대신 기입 인에이블 신호(nWE)가 토글된다는 점을 제외하고 도 2의 타이밍도와 거의 유사하다. 입력 데이터(I/Ox)는 기입 인에이블 신호(nWE)의 상승에지에 응답하여 래치된다.
기입 싸이클(write cycle) 역시 컨트롤러나 테스트 장치의 동작 주기에 맞춰 지며 기입 싸이클이 80ns인 경우, 각 메모리 장치(11~14)로 한 페이지씩의 데이터를 모두 입력하는 데는 80ns X 2048 X 4(chip 개수) = 655,360ns의 시간이 소요된다.
상술한 일반적인 메모리 장치의 기입 및 독출 방법에 의하면, 메모리 장치의 동작 주기가 컨트롤러 또는 테스트 장치의 동작 주기보다 짧은 경우에도, 독출 속도 및 기입 속도는 컨트롤러나 테스트 장치의 동작 주기에 의해 결정됨으로써, 독출 성능 및 기입 성능이 떨어진다.
본 발명의 기술적 과제는 둘 이상의 메모리 장치들을 구비하는 시스템에서 메모리 장치들로부터 데이터를 독출하는 시간 및 메모리 장치들로 데이터를 입력하는 시간을 단축함으로써 독출 및 기입 성능을 향상시킬 수 있는 다수의 반도체 장치들을 제어하는 방법 및 그 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 제1 및 제2 비휘발성 메모리 장치를 포함하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법은, 제어장치가 상기 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화시키는 단계; 및 상기 제어장치가 상기 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화되어 있는 동안에, 상기 제1 비휘발성 메모리 장치를 선택하기 위한 제1 칩 인에이블 신호와 상기 제2 비휘발성 메모리 장치를 선택하기 위한 제2 칩 인에이블 신호를 번갈아 활성화하는 단계를 구비한다.
상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 번갈아 활성화하는 단계는 상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 인터리빙 방식으로 복수회 토글하는 단계를 포함할 수 있다.
상기 제1 칩 인에이블 신호의 활성화 시점과 연속하는 제2 칩 인에이블 신호의 활성화 시점 간의 간격은 상기 컨트롤러의 최소 동작 주기보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 둘 이상의 비휘발성 메모리 장치들을 제어하기 위한 장치는 상기 둘 이상의 비휘발성 메모리 장치들로 데이터를 기입할 것인지 혹은 상기 둘 이상의 비휘발성 메모리 장치들로부터 데이터를 독출할 것인지를 판단하는 제어부와 상기 제어부의 제어에 따라, 상기 비휘발성 메모리 장치들을 억세스하기 위한 독출 인에이블 신호, 기입 인에이블 신호, 제1 칩 인에이블 신호 및 제2 칩 인에이블 신호를 발생하는 메모리 인터페이스부를 구비한다. 상기 메모리 인터페이스부는 상기 기입 인에이블 신호 또는 상기 독출 인에이블 신호를 제1 로직 레벨로 활성화한 동안 상기 둘 이상의 비휘발성 메모리 장치를 번갈아 선택하기 위하여 상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 번갈아 활성화한다.
상기 메모리 인터페이스부는 상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 인터리빙 방식으로 복수회 토글할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 기입 인에이블 신호와 독출 인에이블 신호를 공통으로 수신하되 칩 인에이블 신 호는 독립적으로 수신하는 제1 및 제2 비휘발성 메모리 장치와 상기 제1 및 제2 비휘발성 메모리 장치들을 제어하기 위한 제어 장치를 구비한다.
상기 제어 장치는, 상기 기입 인에이블 신호 또는 상기 독출 인에이블 신호를 제1 로직 레벨로 활성화한 동안 상기 제1 및 제2 비휘발성 메모리 장치를 번갈아 선택하기 위하여 제1 칩 인에이블 신호와 제2 칩 인에이블 신호를 번갈아 활성화한다.
데이터 독출시에는 상기 제1 및 제2 비휘발성 메모리 장치 각각은 상기 독출 인에이블 신호와 상기 제1 및 제2 칩 인에이블 신호 중 대응하는 칩 인에이블 신호에 응답하여 데이터를 출력하고, 상기 제어 장치는 상기 독출 인에이블 신호가 활성화되어 있는 동안에 상기 제1 비휘발성 메모리 장치로부터 출력되는 데이터와 상기 제2 비휘발성 메모리 장치로부터 출력되는 데이터를 번갈아 수신할 수 있다.
상기 비휘발성 메모리 장치는 낸드 플래시 메모리 장치일 수 있고, 상기 제어 장치는 메모리 컨트롤러 또는 메모리 테스트 장치일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록 도이다.
도 4를 참조하면, 메모리 시스템(100)은 다수의 비휘발성 메모리 장치들(110)과 이들을 제어하기 위한 컨트롤러(120)를 구비한다.
비휘발성 메모리 장치들(111~114) 각각은 8비트의 입/출력 데이터(I/O[7:0])를 입/출력하기 위한 데이터 입출력 핀들, 다수의 제어신호들(nCEi(i=1, 2, 3 또는 4), nRE, nWE)을 수신하기 위한 핀들(nCEi 핀, nRE핀, nWE 핀), 레디/비지(이하 R/B)핀들을 포함할 수 있다. 반도체 메모리 장치들(111~114) 각각은 도시된 핀들 외에, 커맨드 입력을 제어하기 위한 커맨드 래치 인에이블(CLE) 핀, 어드레스 신호의 입력을 제어하기 위한 어드레스 래치 인에이블(ALE) 핀 및 전원 공급 핀들을 더 구비할 수 있다.
다수의 메모리 장치들(111~114)은 하나의 모듈 기판에 형성되어 메모리 모듈(110)을 구성할 수 있다.
다수의 메모리 장치들(111~114)은 데이터 입/출력(I/O) 라인들, 독출 인에이블 신호(nRE) 라인, 기입 인에이블 신호(nWE) 라인, R/B 신호 라인을 공유할 수 있다. 그러나, 각 메모리 장치(111~114)를 선택하기 위한 칩 인에이블 신호(nCEi(i=1, 2, 3, 4))를 수신하기 위한 신호 라인들은 독립적으로 구비된다. 즉, 메모리 장치들(111~114)은 컨트롤러(120)로부터 출력되는 기입 인에이블 신호(nWE)와 독출 인에이블 신호(nRE)를 공통으로 수신하되, 칩 인에이블 신호는 대응하는 칩 인에이블 신호를 독립적으로 수신할 수 있다.
따라서, 제1 내지 제4 메모리 장치(111~114) 각각은 제1 내지 제4 칩 인에이 블 신호(nCEi(i=1, 2, 3, 4)) 중 대응하는 칩 인에이블 신호에 응답하여 선택적으로 활성화된다. 칩 인에이블 신호(nCEi(i=1, 2, 3 또는 4))가 하이레벨이면 해당 메모리 장치는 대기상태(standy-by mode)이고, 로우레벨이면 해당 메모리 장치는 활성화(active mode)된다.
컨트롤러(120)는 제어부(121) 및 메모리 인터페이스(122)를 구비한다.
제어부(121)는 호스트(미도시)의 요청에 따라 메모리 장치로 데이터를 기입할 것인지 혹은 메모리 장치로부터 데이터를 독출할 것인지를 판단하고, 판단 결과에 따라 메모리 장치들(111~114)을 억세스하기 위하여 메모리 인터페이스부(122)를 제어할 수 있다.
메모리 인터페이스부(122)는 제어부(121)의 제어에 따라, 메모리 장치들(111~114)을 제어하기 위한 제어 신호들(nRE, nWE, nCE1~nCE4), 커맨드 및 데이터를 독출/기입하기 위한 메모리셀을 지정하기 위한 어드레스 신호를 발생한다. 또한, 메모리 장치로 기입할 데이터를 전송하고 메모리 장치로부터 독출된 데이터를 수신한다.
도 5는 도 4에 도시된 메모리 시스템에서 데이터 출력시의 신호 타이밍도이다. 도 7은 본 발명의 실시예에 따른 둘 이상의 비휘발성 메모리 장치를 제어하는 방법을 나타내는 흐름도로서, 도 4에 도시된 메모리 시스템에서 메모리 장치들로부터 데이터를 독출(출력)하는 경우의 제어 방법을 도시한다.
도 4, 도 5 및 도 7을 참조하여, 데이터 출력시의 메모리 시스템(100)의 동작을 설명하면 아래와 같다.
컨트롤러(120)는 제1 내지 제4 메모리 장치(111~114)에 공통으로 입력되는 독출 인에이블 신호(nRE)를 제1 시간(T1) 동안 제1 로직 레벨(예컨대, "로우레벨")로 활성화한다(710 단계).
컨트롤러(120)는 독출 인에이블 신호(nRE)가 활성화되어 있는 동안에, 제1 내지 제4 메모리 장치(111~114)를 번갈아가며 선택하기 위하여, 제1 내지 제4 칩 인에이블 신호(nCE1, nCE2, nCE3, nCE4)를 미리 정해진 간격을 두고 활성화/비활성화한다(720 단계).
예컨대, 컨트롤러(120)는 제1 내지 제4 칩 인에이블 신호(nCE1, nCE2, nCE3, nCE4)를 제2 시간(T2) 간격으로 순차적으로 활성화/비활성화할 수 있다. 제2 시간(T2) 간격은 메모리 장치의 최소 동작 주기와 같을 수 있다. 또한, 컨트롤러(120)는 제1 내지 제4 칩 인에이블 신호(nCE1, nCE2, nCE3, nCE4)를 인터리빙 방식으로 반복적으로 활성화/비활성화(예를 들어, 소정시간 활성화하였다 비활성화함)할 수 있다. 즉, 컨트롤러(120)는 제1 내지 제4 칩 인에이블 신호(nCE1, nCE2, nCE3, nCE4)를 순차적으로 복수회 토글함으로써, 제1 내지 제4 메모리 장치(111~114)를 순차적으로 복수 회 선택할 수 있다. 이 때, 제1 칩 인에이블 신호(nCE1) 간의 활성화 간격이 제3 시간(T3)일 수 있다.
본 실시예에서는 각 메모리 장치(111~114)의 최소 동작 주기가 30ns이고, 컨트롤러(120)의 최소 동작 주기가 80ns인 것으로 가정한다.
이 경우, 컨트롤러(120)는 도 5에 도시된 바와 같이, 제1 칩 인에이블 신호(nCE1)를 소정 시간(예컨대, 약 20ns) 동안 제1 로직 레벨(예컨대, 로우레벨)로 활성화한 후 제2 로직 레벨(예컨대, 하이레벨)로 비활성화하고, 제1 칩 인에이블 신호(nCE1)를 비활성화한 후 소정 시간(예컨대, 약 10ns) 후에 제2 칩 인에이블 신호(nCE2)를 활성화하는 방식으로 제1 내지 제4 메모리 장치(111~114)를 번갈아가며 선택할 수 있다.
각 메모리 장치(111~114)는, 자신의 nCE 핀이 하이레벨이면 대기 상태이므로 대기 상태에서는 컨트롤러(120)로부터 인가된 신호를 인식할 수 없지만, nCE 핀이 로우레벨로 인에이블되면 활성화되어 컨트롤러(120)로부터 인가되는 독출 인에이블 신호(nRE)에 응답할 수 있다.
따라서, 각 메모리 장치(111~114)는 활성화되어 있는 독출 인에이블 신호(nRE)와 대응하는 칩 인에이블 신호(nCE1, nCE2, nCE3 또는 nCE4)에 응답하여 유효한 데이타를 출력한다(730 단계). 따라서, 컨트롤러(120)는 제1 내지 제4 메모리 장치(111~114)로부터 번갈아(혹은 순차적으로) 출력되는 데이터(I/Ox)를 수신할 수 있다.
각 메모리 장치(111~114)의 독출 싸이클이 30ns일 때, 2048 bytes(page size)의 데이터를 출력하는 데는 약 30ns X 2048 X 4(chip 개수) = 245,760ns 의 시간이 소요된다.
상술한 본 발명의 실시예에 따르면, 메모리 장치(111~114)의 최소 동작 주기보다 컨트롤러(120)의 최소 동작 주기가 더 큰 경우에도, 메모리 장치(111~114)의 독출 싸이클에 맞추어 데이터를 출력할 수 있다.
따라서, 메모리 장치(111~114)의 최소 동작 주기보다 컨트롤러(120)의 최소 동작 주기가 더 큰 경우에도 데이터 독출/기입 성능이 떨어지지 않는다.
도 6은 도 4에 도시된 메모리 시스템에서 데이터 입력시의 신호 타이밍도이다.
도 6을 참조하면, 데이터 입력의 경우에는, 독출 인에이블 신호(nRE) 대신 기입 인에이블 신호(nWE)가 토글된다는 점을 제외하고 도 5의 타이밍도와 거의 유사하다.
즉, 컨트롤러(120)는 제1 내지 제4 메모리 장치(111~114)에 공통으로 입력되는 기입 인에이블 신호(nWE)를 소정 시간 제1 로직 레벨(예컨대, 로우레벨)로 활성화시키고, 기입 인에이블 신호(nWE)가 활성화되어 있는 동안에, 제1 내지 제4 메모리 장치(111~114)를 번갈아가며 선택하기 위하여, 제1 내지 제4 칩 인에이블 신호(nCE1, nCE2, nCE3, nCE4)를 미리 정해진 간격을 두고 활성화/비활성화한다.
제1 내지 제4 메모리 장치(111~114) 각각은 컨트롤러(120)로부터 출력된 데이터(I/Ox)를 기입 인에이블 신호(nWE)의 상승에지에 응답하여 래치할 수 있다. 즉, 제1 내지 제4 비휘발성 메모리 장치(111~114)는 각각 기입 인에이블 신호(nWE)와 대응하는 칩 인에이블 신호(nCE1, nCE2, nCE3 또는 nCE4)에 응답하여 데이터를 입력함으로써, 컨트롤러(120)로부터 출력된 데이터(I/Ox)는 제1 내지 제4 메모리 장치(111~114)로 번갈아(혹은 순차적으로) 입력된다.
본 발명에 따르면, 컨트롤러(120)의 최소 동작 주기(minimum cycle)와 무관하게 메모리 장치의 동작 주기에 맞춰 데이터를 입/출력할 수 있다. 도 1 내지 도 3에 도시된 일반적인 메모리 시스템의 경우, 메모리 장치의 최소 동작 주기가 컨트 롤러의 최소 동작 주기에 비하여 짧더라도, 데이터의 입/출력 속도는 컨트롤러의 최소 동작 주기에 맞춰짐으로써 데이터 입/출력 성능이 떨어진다.
이에 비하여, 본 발명에 따르면, 컨트롤러의 최소 동작 주기가 메모리 장치의 최소 동작 주기 보다 긴 경우에도, 독출/기입 시간을 단축하여 개선된 독출/기입 성능(read/write performance)을 얻을 수 있다.
컨트롤러 대신에 테스트 장치를 복수의 메모리 장치와 연결하여 복수개의 메모리 장치를 테스트하는 경우에도 본 발명이 적용될 수 있다. 테스트 장치는, 메모리 장치에 비하여 동작 주기가 더 길 수 있다. 이 경우, 본 발명에 의하면, 데이터 입/출력 성능을 개선함으로써, 테스트 시간을 단축할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 의하면, 컨트롤러의 최소 동작 주기(minimum cycle) 성능과는 관계없이 메모리 장치와 동일한 데이터 입출력 성능을 가질 수 있다. 따라서, 컨트롤러의 최소 동작 주기가 메모리 장치의 최소 동작 주기 보다 긴 경우에도, 독출/기입 시간을 단축하여 개선된 독출/기입 성능(read/write performance)을 얻을 수 있다.

Claims (13)

  1. 제1 및 제2 비휘발성 메모리 장치를 포함하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법에 있어서,
    제어장치가 상기 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화시키는 단계; 및
    상기 제어장치가 상기 제1 및 제2 비휘발성 메모리 장치로 입력되는 독출 인에이블 신호 또는 기입 인에이블 신호를 활성화되어 있는 동안에, 상기 제1 비휘발성 메모리 장치를 선택하기 위한 제1 칩 인에이블 신호와 상기 제2 비휘발성 메모리 장치를 선택하기 위한 제2 칩 인에이블 신호를 번갈아 활성화하는 단계를 구비하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  2. 제1항에 있어서, 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 번갈아 활성화하는 단계는
    상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 인터리빙 방식으로 복수 회 토글하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  3. 제2항에 있어서,
    상기 제1 칩 인에이블 신호의 활성화 시점과 연속하는 제2 칩 인에이블 신호의 활성화 시점 간의 간격은 상기 컨트롤러의 최소 동작 주기보다 작은 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  4. 제1항에 있어서, 상기 방법은
    상기 제1 및 제2 비휘발성 메모리 장치는 각각 상기 독출 인에이블 신호와 상기 제1 및 제2 칩 인에이블 신호 중 대응하는 칩 인에이블 신호에 응답하여 데이터를 출력하는 단계; 및
    상기 제어 장치는 상기 독출 인에이블 신호가 활성화되어 있는 동안에 상기 제1 비휘발성 메모리 장치로부터 출력되는 데이터와 상기 제2 비휘발성 메모리 장치로부터 출력되는 데이터를 번갈아 수신하는 단계를 더 구비하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  5. 제1항에 있어서, 상기 방법은
    상기 제1 및 제2 비휘발성 메모리 장치는 각각 상기 기입 인에이블 신호와 상기 제1 및 제2 칩 인에이블 신호 중 대응하는 칩 인에이블 신호에 응답하여 데이터를 입력하는 단계를 더 구비하는 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 비휘발성 메모리 장치는 각각 낸드 플래시 메모리 장치이고,
    상기 제어 장치는 메모리 컨트롤러 또는 테스트 장치인 둘 이상의 비휘발성 메모리 장치를 제어하는 방법.
  7. 둘 이상의 비휘발성 메모리 장치들을 제어하기 위한 장치에 있어서,
    상기 둘 이상의 비휘발성 메모리 장치들로 데이터를 기입할 것인지 혹은 상기 둘 이상의 비휘발성 메모리 장치들로부터 데이터를 독출할 것인지를 판단하는 제어부;
    상기 제어부의 제어에 따라, 상기 비휘발성 메모리 장치들을 억세스하기 위한 독출 인에이블 신호, 기입 인에이블 신호, 제1 칩 인에이블 신호 및 제2 칩 인에이블 신호를 발생하는 메모리 인터페이스부를 구비하며,
    상기 메모리 인터페이스부는
    상기 기입 인에이블 신호 또는 상기 독출 인에이블 신호를 제1 로직 레벨로 활성화한 동안 상기 둘 이상의 비휘발성 메모리 장치를 번갈아 선택하기 위하여 상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 번갈아 활성화하는 제어 장치.
  8. 제7항에 있어서, 상기 메모리 인터페이스부는
    상기 제1 칩 인에이블 신호와 상기 제2 칩 인에이블 신호를 인터리빙 방식으로 복수 회 토글하는 제어 장치.
  9. 제7항에 있어서, 상기 둘 이상의 비휘발성 메모리 장치는 각각 낸드 플래시 메모리 장치이고,
    상기 제어 장치는 메모리 컨트롤러 또는 메모리 테스트 장치인 것을 특징으로 하는 제어 장치.
  10. 기입 인에이블 신호와 독출 인에이블 신호를 공통으로 수신하되 칩 인에이블 신호는 독립적으로 수신하는 제1 및 제2 비휘발성 메모리 장치; 및
    상기 제1 및 제2 비휘발성 메모리 장치들을 제어하기 위한 제어 장치를 구비하며,
    상기 제어 장치는,
    상기 기입 인에이블 신호 또는 상기 독출 인에이블 신호를 제1 로직 레벨로 활성화한 동안 상기 제1 및 제2 비휘발성 메모리 장치를 번갈아 선택하기 위하여 제1 칩 인에이블 신호와 제2 칩 인에이블 신호를 번갈아 활성화하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 제1 및 제2 비휘발성 메모리 장치 각각은 상기 독출 인에이블 신호와 상기 제1 및 제2 칩 인에이블 신호 중 대응하는 칩 인에이블 신호에 응답하여 데이터를 출력하고,
    상기 제어 장치는 상기 독출 인에이블 신호가 활성화되어 있는 동안에 상기 제1 비휘발성 메모리 장치로부터 출력되는 데이터와 상기 제2 비휘발성 메모리 장치로부터 출력되는 데이터를 번갈아 수신하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 제1 및 제2 비휘발성 메모리 장치는 각각 상기 기입 인에이블 신호와 상기 제1 및 제2 칩 인에이블 신호 중 대응하는 칩 인에이블 신호에 응답하여 데이터를 입력하는 메모리 시스템.
  13. 제10항에 있어서, 상기 제1 및 제2 비휘발성 메모리 장치는 각각 낸드 플래시 메모리 장치이고,
    상기 제어 장치는 메모리 컨트롤러 또는 메모리 테스트 장치인 메모리 시스템.
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