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KR100858813B1 - 최초 리셋 주기의 구동 파형이 변하는 방전 디스플레이패널의 구동 방법 - Google Patents

최초 리셋 주기의 구동 파형이 변하는 방전 디스플레이패널의 구동 방법 Download PDF

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KR100858813B1
KR100858813B1 KR1020060130381A KR20060130381A KR100858813B1 KR 100858813 B1 KR100858813 B1 KR 100858813B1 KR 1020060130381 A KR1020060130381 A KR 1020060130381A KR 20060130381 A KR20060130381 A KR 20060130381A KR 100858813 B1 KR100858813 B1 KR 100858813B1
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electrode lines
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sustain
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송준원
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Abstract

본 발명은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 각각의 서브필드가 리셋, 어드레싱, 및 유지 주기들을 포함하며, 유지 주기들 각각에 유지 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법으로서, 전력 제어 단계 및 최초 리셋 단계를 포함한다.
전력 제어 단계에서는, 각각의 서브필드에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조에 반비례하도록 유지 주기들 각각의 유지 펄스 수들이 제어된다.
최초 리셋 단계에서는 최초의 서브필드의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변한다.

Description

최초 리셋 주기의 구동 파형이 변하는 방전 디스플레이 패널의 구동 방법{Method of driving discharge display panel wherein driving waveform of first reset period varies}
도 1은 본 발명의 일 실시예에 의하여 구동되는 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 셀의 구성을 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 의하여 도 1의 플라즈마 디스플레이 패널을 구동하는 방법을 보여주는 타이밍도이다.
도 4는 도 3의 구동 방법에 포함된 자동 전력 제어 방법을 보여주는 그래프이다.
도 5는 도 3의 구동 방법을 수행하는 장치를 보여주는 블록도이다.
도 6은 제N 프레임의 초기와 제N-1 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다.
도 7은 도 6의 t4 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 도 6의 t6 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여 주는 단면도이다.
도 9는 제N+1 프레임의 초기와 제N 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다.
도 10은 제N+2 프레임의 초기와 제N+1 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다.
도 11은 제N+3 프레임의 초기와 제N+2 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다.
도 12는 제N+4 프레임의 초기와 제N+3 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1 내지 Xn...X 전극 라인, Y1 내지 Yn...Y 전극 라인,
AR1 내지 ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, FRN...제N 프레임,
SF1 내지 SF8...서브-필드, 52...논리 제어부,
53...어드레스 구동부, 54...X 구동부,
55...Y 구동부, 56...영상 처리부,
BL...휴지 시간.
본 발명은, 방전 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되는 방전 디스플레이 패널의 구동 방법에 관한 것이다.
통상적인 방전 표시 장치 예를 들어, 미국 특허 제5,541,618호의 플라즈마 표시 장치에서는, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 각각의 서브필드가 리셋, 어드레싱, 및 유지 주기들을 포함한다.
따라서, 각각의 서브필드에 할당된 계조 가중값에 비례하도록 유지 주기들 각각에 유지 펄스 수가 설정된다. 하지만, 방전 디스플레이 장치는 상대적으로 대전력을 사용하므로, 각각의 프레임의 평균 계조에 비례하여 변하는 구동 전력의 최대값이 제한될 필요가 있다. 이에 따라, 각각의 서브필드에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조에 반비례하도록 상기 유지 주기들 각각의 유지 펄스 수들이 제어된다. 이를 통상적으로 자동 전력 제어라고 부른다.
상기와 같은 자동 전력 제어에 의하면, 구동 전력의 최대값이 제한됨에 따라 방전 디스플레이 장치의 수명을 연장하고 소비 전력을 줄이는 효과들이 있다.
하지만, 각각의 프레임의 평균 계조에 비례하여 유지 펄스 수가 줄어들므로, 각각의 프레임의 최종 서브필드의 종료 시점과 다음 프레임의 시작 시점 사이의 휴지기가 발생된다. 따라서, 평균 계조가 높은 프레임일수록 휴지기가 길어진다. 이러한 휴지기에서는 아무런 방전도 일어나지 않으므로 디스플레이 셀들에서 공간 전하들 및 벽전하들이 휴지기에 비례하여 소멸된다.
따라서, 상기와 같은 자동 전력 제어에 의하면, 최대 계조의 프레임을 제외한 나머지 모든 프레임들에서 아무런 방전도 일어나지 않는 휴지기가 발생됨에 따라, 단위 프레임의 시작 시점에서 공간 전하들 및 벽전하들이 휴지기에 비례하여 소멸되어 있다. 이에 따라, 단위 프레임의 최초의 서브필드의 리셋 주기에서, 점진적인 약방전이 일어나지 않고 고전압 인가 시점에서 순간적인 강방전이 일어날 수 있다. 이러한 문제점은 방전 지연 시간이 길어지는 저온에서 보다 심화된다.
상기와 같이 리셋 주기에서 점진적인 약방전이 일어나지 않고 순간적인 강방전이 일어나는 경우, 리셋 주기의 종료 시점 즉, 어드레싱 주기의 시작 시점에서 어드레싱을 위한 벽전하들이 충분히 형성되어 있지 못한다. 이에 따라, 어드레싱 주기에서 오방전 및 저방전이 일어나고, 이로 인하여 유지 주기에서도 오방전 및 저방전이 일어난다. 따라서, 디스플레이 영상의 재현성이 낮아질 수 있다.
상기와 같은 문제점을 개선하기 위하여, 프레임들의 최초의 서브필드들의 리셋 주기들 각각에서 점진적인 약방전이 보다 많이 일어나도록 파형을 단순하게 개선할 경우, 상기와 반대의 현상 즉, 어드레싱 주기의 시작 시점에서 어드레싱을 위한 벽전하들이 과도하게 형성되어 있음에 따라, 디스플레이 영상의 재현성이 낮아질 수 있다.
본 발명의 목적은, 방전 디스플레이 패널의 구동 방법에 있어서, 자동 전력 제어가 수행되면서도 디스플레이 영상의 재현성이 효율적으로 높아질 수 있는 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋, 어드레싱, 및 유지 주기들을 포함하며, 상기 유지 주기들 각각에 유지 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법으로서, 전력 제어 단계 및 최초 리셋 단계를 포함한다.
상기 전력 제어 단계에서는, 각각의 서브필드에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조에 반비례하도록 상기 유지 주기들 각각의 유지 펄스 수들이 제어된다.
상기 최초 리셋 단계에서는 최초의 서브필드의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변한다.
본 발명의 상기 방전 디스플레이 패널의 구동 방법에 의하면, 상기 전력 제어 단계에 의하여 구동 전력이 제어되면서도 상기 최초 리셋 단계에 의하여 디스플레이 영상의 재현성이 높아질 수 있다. 그 이유는 다음과 같다.
상기 전력 제어 단계에 의하여, 각각의 프레임의 최종 서브필드의 종료 시점과 다음 프레임의 시작 시점 사이의 휴지기가 발생된다. 이러한 휴지기에서는 아무런 방전도 일어나지 않으므로 디스플레이 셀들에서 공간 전하들 및 벽전하들이 휴지기에 비례하여 소멸된다.
하지만, 상기 최초 리셋 단계에서 최초의 서브필드의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변하므로, 각 프레임의 비정상적인 방전 조건들이 주기적으로 보정될 수 있다. 예를 들어, 제N-1 프레임의 휴지기가 상대적으로 길어서 제N 프레임의 시작 시점에서 공간 전하들 및 벽전하들이 상대적으로 부족할 경우, 제N 프레임의 최초의 서브필드의 리셋 주기의 구동 파형에 의하여 공간 전하들 및 벽전하들이 적절히 보충될 수 있다. 또한, 제N 프레임의 휴지기가 상대적으로 짧아서 제N 프레임의 종료 시점에서 공간 전하들 및 벽전하들이 과도하게 존재할 경우, 이들은 제N+1 프레임의 최초의 서브필드의 리셋 주기의 구동 파형에 의하여 적절히 삭감될 수 있다.
즉, 평균적으로, 휴지기가 발생되지 않았던 것 같은 효과가 얻어질 수 있다. 이에 따라, 어드레싱 주기들 및 유지 주기들에서 정확한 방전들이 일어날 수 있는 확률이 높아지므로, 디스플레이 영상의 재현성이 높아질 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 1은 본 발명의 일 실시예에 의하여 구동되는 3-전극 면방전 방식의 플라즈마 디스플레이 패널(1)의 구조를 보여준다. 도 2는 도 1의 패널(1)의 단위 셀의 구성을 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1 내지 ABm), 유전체층(11, 15), Y 전극 라인들(Y1 내지 Yn), X 전극 라인들(X1 내지 Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1 내지 ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1 내지 ABm)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1 내지 ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1 내지 Xn)과 Y 전극 라인들(Y1 내지 Yn)은 어드레스 전극 라인들(AR1 내지 ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1 내지 Xn)과 각 Y 전극 라인(Y1 내지 Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1 내지 Xn)과 Y 전극 라인들(Y1 내지 Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈 마 형성용 가스가 밀봉된다.
도 3은 본 발명의 일 실시예에 의하여 도 1의 플라즈마 디스플레이 패널(1)을 구동하는 방법을 보여주는 타이밍도이다. 도 4는 도 3의 구동 방법에 포함된 자동 전력 제어 방법을 보여준다. 도 4에서, 참조 부호 GA는 각각의 프레임의 평균 계조를 가리킨다. 참조 부호 NS는 각각의 프레임의 유지 펄스 수의 데이터(NS)를 가리킨다. 참조 부호 PS는 각각의 프레임의 유지 주기에서의 구동 전력을 가리킨다. 참조 부호 LNS는 각각의 프레임의 평균 계조에 대한 유지 펄스 수의 특성 그래프를 가리킨다. 그리고 참조 부호 LPS는 각각의 프레임의 유지 주기에서의 구동 전력의 특성 그래프를 가리킨다. 도 3 및 4를 참조하여 도 1의 플라즈마 디스플레이 패널(1)을 구동하는 방법을 설명하면 다음과 같다.
단위 프레임(FR)은 시분할 계조 디스플레이를 실현하기 위하여 8 개의 서브-필드들(SF1 내지 SF8)로 분할된다. 또한, 각 서브-필드(SF1 내지 SF8)는 리셋 주기(R1 내지 R8), 어드레싱 주기(A1 내지 A8), 및 유지 주기(S1 내지 S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋 주기(R1 내지 R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 주기(A1 내지 A8)에서는, 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 디스플레이 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1 내지 Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 디스플레이 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 유지 주기를 위한 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 유지 주기를 위한 벽전하들이 형성되지 않는다.
각 유지 주기(S1 내지 S8)에서는, 모든 Y 전극 라인들(Y1 내지 Yn)에 유지 펄스들이 인가되어, 상응하는 어드레싱 주기(A1 내지 A8)에서 유지 주기를 위한 벽전하들이 형성된 디스플레이 셀들에서 디스플레이 방전을 일으킨다. 따라서, 어느 한 디스플레이 셀의 계조 디스플레이의 휘도는 단위 프레임(FRN)에서 차지하는 유지 주기(S1 내지 S8)의 길이 즉, 유지 펄스 수에 비례한다.
본 실시예의 경우, 단위 프레임(FRN)에서 차지하는 유지 주기(S1 내지 S8)의 길이는 255T(T는 단위 주기)이다. 따라서 단위 프레임(FRN)에서 한 번도 디스플레이되지 않은 경우를 포함하여 256 계조로써 디스플레이할 수 있다.
여기에서, 제1 서브-필드(SF1)의 유지 주기(S1)에는 20에 상응하는 주기(1T)이, 제2 서브-필드(SF2)의 유지 주기(S2)에는 21에 상응하는 주기(2T)이, 제3 서브-필드(SF3)의 유지 주기(S3)에는 22에 상응하는 주기(4T)이, 제4 서브-필드(SF4)의 유지 주기(S4)에는 23에 상응하는 주기(8T)이, 제5 서브-필드(SF5)의 유지 주기(S5)에는 24에 상응하는 주기(16T)이, 제6 서브-필드(SF6)의 유지 주기(S6)에는 25에 상응하는 주기(32T)이, 제7 서브-필드(SF7)의 유지 주기(S7)에는 26에 상응하는 주기(64T)이, 그리고 제8 서브-필드(SF8)의 유지 주기(S8)에는 27에 상응하는 주기(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 디스플레이될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 디스플레이되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
여기에서, 다음과 같이 전력 제어가 수행된다(도 4 참조).
기준 값(GA2) 미만의 평균 계조(GA)를 가진 프레임들 각각에 대하여, 각각의 서브필드(SF1 내지 SF8)에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조(GA)와 무관하도록 유지 주기들(S1 내지 S8) 각각의 유지 펄스 수(NS)가 설정된다.
또한, 기준 값(GA2) 이상의 평균 계조(GA)를 가진 프레임들 각각에 대하여, 각각의 프레임의 유지 주기들(S1 내지 S8)에서의 구동 전력(PS)이 상한 값(PS2)으로서 일정해지기 위하여, 각각의 서브필드(SF1 내지 SF8)에 할당된 계조 가중값에 비 례하면서 각각의 프레임의 평균 계조(GA)에 반비례하도록 유지 주기들(S1 내지 S8) 각각의 유지 펄스 수(NS)가 설정된다.
따라서, 기준 값(GA2) 이상의 평균 계조(GA)를 가진 프레임들 각각에서는, 평균 계조(GA)에 비례하여 유지 펄스 수(NS)가 줄어들므로, 각각의 프레임의 최종 서브필드(SF8)의 종료 시점과 다음 프레임의 시작 시점 사이의 휴지기(도 3의 BL)가 발생된다. 따라서, 평균 계조(GA)가 높은 프레임일수록 휴지기(BL)가 길어진다. 이러한 휴지기(BL)에서는 아무런 방전도 일어나지 않으므로 디스플레이 셀들에서 공간 전하들 및 벽전하들이 휴지기(BL)에 비례하여 소멸된다.
하지만, 제1 서브필드(SF1)의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변하므로, 각 프레임의 비정상적인 방전 조건들이 주기적으로 보정될 수 있다. 예를 들어, 제N-1 프레임의 휴지기(BL)가 상대적으로 길어서 제N 프레임의 시작 시점에서 공간 전하들 및 벽전하들이 상대적으로 부족할 경우, 제N 프레임의 제1 서브필드(SF1)의 리셋 주기의 구동 파형에 의하여 공간 전하들 및 벽전하들이 적절히 보충될 수 있다. 또한, 제N 프레임의 휴지기(BL)가 상대적으로 짧아서 제N 프레임의 종료 시점에서 공간 전하들 및 벽전하들이 과도하게 존재할 경우, 이들은 제N+1 프레임의 최초의 서브필드(SF1)의 리셋 주기의 구동 파형에 의하여 적절히 삭감될 수 있다.
즉, 평균적으로, 휴지기(BL)가 발생되지 않았던 것 같은 효과가 얻어질 수 있다. 이에 따라, 어드레싱 주기들(A1 내지 A8) 및 유지 주기들(S1 내지 S8)에서 정확한 방전들이 일어날 수 있는 확률이 높아지므로, 디스플레이 영상의 재현성이 높아질 수 있다. 상기 구동 파형의 변화는 도 6 내지 12를 참조하여 보다 상세히 설명될 것이다.
도 5를 참조하면, 도 3의 구동 방법을 수행하여 플라즈마 디스플레이 패널(1)을 구동하는 장치는 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), 및 Y 구동부(55)를 포함한다.
영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다.
어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX) 중에서 어드레스 신호들(SA)을 처리하여 디스플레이 데이터 신호들을 발생시키고, 발생된 디스플레이 데이터 신호들을 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX) 중에서 Y 구동 제어 신호들(SY)에 따라 Y 전극 라인들(도 1의 Y1 내지 Yn)을 구동한다.
여기에서, X 전극 라인들(도 1의 X1 내지 Xn)에는 접지 전위(도 6의 VG)가 인가되므로, X 전극 라인들(X1 내지 Xn)의 구동부가 필요하지 않는다. 이에 따라 플라즈마 디스플레이 장치의 제조 비용이 절감될 수 있다. 하지만, 어드레스 전극 라인들(AR1 내지 ABm)과 Y 전극 라인들(Y1 내지 Yn) 만을 제어하여 어드레스 전극 라인들(AR1 내지 ABm), Y 전극 라인들(Y1 내지 Yn), 및 X 전극 라인들(X1 내지 Xn)의 구동을 유도해야 하므로, 본 발명의 구동 방법이 더욱 빛을 발휘하게 된다.
도 6은 제N 프레임(FRN)의 초기와 제N-1 프레임(FRN-1)의 말기에서의 구동 신호들을 보여준다. 도 6에서 참조부호 SAR1 .. ABm은 어드레스 전극 라인들(도 1의 AR1 내지 ABm)에 인가되는 구동 신호들을 가리킨다. SX1 .. Xn은 X 전극 라인들(도 1의 X1 내지 Xn)에 인가되는 구동 전위 즉, 접지 전위(VG)를 가리킨다. SY1 내지 SYn은 각 Y 전극 라인(도 1의 Y1 내지 Yn)에 인가되는 구동 신호들을 가리킨다. 도 7은 도 6의 t4 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 8은 도 6의 t6 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 7 및 8에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 3, 4, 및 6을 참조하면, 기준 값(GA2) 이상의 평균 계조(GA)를 가진 제N-1 프레임(FRN-1)에 있어서, 평균 계조(GA)에 비례하여 유지 펄스 수(NS)가 줄어들므 로, 제N-1 프레임(FRN-1)의 최종 서브필드(SF8)의 종료 시점(t1)과 제N 프레임(FRN)의 시작 시점(t2) 사이의 휴지기(BL)가 발생된다. 이 휴지기(BL)에서는, 모든 전극 라인들에 접지 전위(VG)가 인가되므로, 모든 디스플레이 셀들에서 아무런 방전도 일어나지 않는다.
제N 프레임(FRN)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 축적 주기(t2 ~ t4)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 접지 전위(VG)로부터 정극성의 제2 전위(+(VSET +VS)) 예를 들어, 355 볼트(V)까지 상승된다. 보다 상세하게는, t3 시점에서 Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 접지 전위(VG)로부터 정극성의 제1 전위(+VS)까지 상승한다. 또한, t3 ~ t4 시간에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제1 전위(+VS)로부터 정극성의 제2 전위(+(VSET+VS))까지 점진적으로 상승한다. X 전극-라인들(X1 내지 Xn)에는 접지 전위(VG)가 인가되고, 어드레스 전극-라인들(AR1 내지 ABm)에는 선택 전위(+VA)가 인가된다.
이에 따라, Y 전극-라인들(Y1 내지 Yn)과 X 전극-라인들(X1 내지 Xn) 사이에 방전이 일어나는 한편, Y 전극-라인들(Y1 내지 Yn)과 어드레스 전극-라인들(AR1 내지 ABm) 사이에 방전이 일어난다. 이에 따라, 모든 Y 전극-라인들(Y1 내지 Yn) 주위에 는 대부분의 부극성 벽전하들이 축적되고, 모든 X 전극-라인들(X1 내지 Xn) 주위에는 정극성의 벽전하들이 축적되며, 모든 어드레스 전극-라인들(AR1 내지 ABm) 주위에도 정극성의 벽전하들이 축적된다(도 7 참조).
제N 프레임(FR)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 배분 주기(t4 ~ t6)에서는, X 전극-라인들(X1 내지 Xn)과 어드레스 전극-라인들(AR1 내지 ABm)에 접지 전위(VG)가 인가된 상태에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제2 전위(+(VSET+VS))로부터 부극성의 제3 전위(-VNF)로 하강한다. 보다 상세하게는, t4 시점에서 Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제2 전위(+(VSET+VS))로부터 제1 전위(+VS)까지 하강한다. 또한, t5 ~ t6 시간에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제1 전위(+VS)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강한다.
이에 따라, X 전극-라인들(X1 내지 Xn), Y 전극-라인들(Y1 내지 Yn), 및 어드레스 전극-라인들(AR1 내지 ABm) 사이의 방전으로 인하여, 벽전하들이 적절히 삭감된다(도 8 참조).
다음에 설명될 어드레싱 주기(A1)에서의 구동 방법은 모든 어드레싱 주기들(도 3의 A1 ~ A8)에서 동일하게 적용된다.
Y 전극-라인들(Y1 내지 Yn)의 부극성의 주사-바이어스 전위(-VSCH)의 절대값은 부극성의 제3 전위(-VNF)의 절대값보다 적고 부극성의 제4 전위(-VS)의 절대값보다 크다. 또한, Y 전극-라인들(Y1 내지 Yn)의 부극성의 주사-펄스 전위(-VSCL)의 절대값은 부극성의 제3 전위(-VNF)보다 크다.
어드레싱 주기(A1)에 있어서, 어드레스 전극-라인들(AR1 내지 ABm)에 표시 데이터 신호가 인가되고, 부극성의 주사-바이어스 전위(-VSCH)로 바이어싱된 Y 전극-라인들(Y1 내지 Yn)에 부극성의 주사-펄스 전위(-VSCL)의 주사 펄스가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극-라인(AR1 내지 ABm)에 인가되는 표시 데이터 신호에 있어서, 방전 셀을 선택할 경우에 정극성의 선택 전위(+VA)가, 그렇지 않을 경우에 접지 전위(VG)가 인가된다.
주사 펄스가 인가되는 동안에 정극성의 선택 전위(+VA)가 인가되면 상응하는 방전 셀에서 어드레스 방전에 의하여 적절한 벽전위들이 형성되며, 그렇지 않은 방전 셀에서는 어드레스 방전이 일어나지 않는다.
다음에 설명될 유지 주기(S1)에서의 구동 방법은 모든 유지 주기들(도 3의 S1 ~ S8)에서 동일하게 적용된다.
유지 주기(S1)에 있어서, 어드레스 전극-라인들(AR1 내지 ABm)이 선택 전 위(+VA)로 바이어스되고, X 전극-라인들(X1 내지 Xn)에 접지 전위(VG)가 인가된 상태에서, Y 전극-라인들(Y1 내지 Yn)에 정극성의 제1 전위(+VS)와 부극성의 제4 전위(-VS)가 교호하게 인가된다.
이에 따라, 어드레스 주기(A)에서 적절한 벽전위들이 형성된 방전 셀들 각각의 X 전극과 Y 전극 사이에서 유지 방전으로서의 면 방전(surface discharge)이 일어난다.
유지 주기(S1)의 종료 시간에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제1 전위(+VS)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강한다. 이에 따라 다음 서브필드(SF2)에서의 리셋 동작이 원활해질 수 있다.
다음에 설명될 제2 서브필드(SF2)의 리셋 동작은 최초의 서브필드(SF1)를 제외한 나머지 서브필드들(도 3의 SF2 ~ SF8)의 리셋 주기들(도 3의 R2 ~ R8)에서 동일하게 적용된다.
요약하면, 제1 서브필드(SF1)의 리셋 주기(R1)에서는 상대적으로 큰 전력으로써 모든 디스플레이 셀들에 대하여 리셋팅을 수행하지만, 나머지 서브필드들(SF2 ~ SF8)의 리셋 주기들(R2 ~ R8) 각각에서는 상대적으로 작은 전력으로써 그 이전에 유지 방전을 수행했었던 디스플레이 셀들에 대하여만 리셋팅을 수행한다. 이에 따라 플라즈마 디스플레이 장치의 콘트라스트 성능이 향상될 수 있다.
제2 서브필드(SF2)의 리셋 주기(R2)에서의 동작을 상세히 설명하면 다음과 같다.
벽전하 축적 주기(t8 ~ t10)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 부극성의 주사-바이어스 전위(-VSCH)로부터 정극성의 제1 전위(+VS)까지 단계적으로 상승한다. 보다 상세하게는, 부극성의 주사-바이어스 전위(-VSCH)로부터 접지 전위(VG)까지 상승한 후, 접지 전위(VG)로부터 정극성의 제1 전위(+VS)까지 상승한다. X 전극-라인들(X1 내지 Xn)에는 접지 전위(VG)가 인가되고, 어드레스 전극-라인들(AR1 내지 ABm)에는 선택 전위(+VA)가 인가된다.
이에 따라, 이전 서브필드(SF1)의 유지 주기(S1)에서 유지 방전을 일으켰던 디스플레이 셀들 각각에서, Y 전극과 X 전극 사이에 방전이 일어나는 한편, Y 전극과 어드레스 전극 사이에 방전이 일어난다. 이에 따라, 이전 서브필드(SF1)의 유지 주기(S1)에서 유지 방전을 일으켰던 디스플레이 셀들 각각에서, Y 전극 주위에는 대부분의 부극성 벽전하들이 축적되고, X 전극 주위에는 정극성의 벽전하들이 축적되며, 어드레스 전극 주위에도 정극성의 벽전하들이 축적된다(도 7 참조).
벽전하 배분 주기(t10 ~ t12)에서는, X 전극-라인들(X1 내지 Xn)과 어드레스 전극-라인들(AR1 내지 ABm)에 접지 전위(VG)가 인가된 상태에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제1 전위(+VS)로부터 부극성의 제3 전위(-VNF)까지 하강한다. 보다 상세하게는, t10 시점에서, Y 전극-라인들(Y1 내지 Yn)에 인가 되는 전위가 정극성의 제1 전위(+VS)로부터 접지 전위(VG)까지 하강한다. 또한, t11 ~ t12 시간에서 Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제1 전위(+VS)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강한다.
이에 따라, 이전 서브필드(SF1)의 유지 주기(S1)에서 유지 방전을 일으켰던 디스플레이 셀들 각각에서, X 전극, Y 전극, 및 어드레스 전극 사이의 방전으로 인하여, 벽전하들이 적절히 삭감된다(도 8 참조).
도 9는 제N+1 프레임(FRN+1)의 초기와 제N 프레임(FRN)의 말기에서의 구동 신호들을 보여준다. 도 9에서 도 6과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 따라서, 도 6의 동작에 대한 도 9의 동작의 차이점만을 설명하면 다음과 같다.
제N+1 프레임(FRN+1)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 축적 주기(t2 ~ t4)의 t3 시점에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 정극성의 제1 전위(+VS)까지 급격히 상승한다. 따라서, 도 6의 제N 프레임(FRN)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성되는 벽전하들의 양보다 더 많은 양의 벽전하들이 도 9의 제N+1 프레임(FRN +1)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성된다.
따라서, 제N 프레임(FRN)의 휴지기(BL)가 상대적으로 길어서 제N+1 프레 임(FRN +1)의 시작 시점(t2)에서 공간 전하들 및 벽전하들이 상대적으로 부족할 경우, 제N+1 프레임(FRN+1)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 공간 전하들 및 벽전하들의 양이 적절히 조정될 수 있다.
도 10은 제N+2 프레임(FRN+2)의 초기와 제N+1 프레임(FRN+1)의 말기에서의 구동 신호들을 보여준다. 도 10에서 도 6과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 따라서, 도 6의 동작에 대한 도 10의 동작의 차이점만을 설명하면 다음과 같다.
제N+2 프레임(FRN+2)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 축적 주기(t2 ~ t4)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 정극성의 제2 전위(+(VSET+VS))보다 낮은 정극성의 제5 전위(+VSET)까지 점진적으로 상승한다.
또한, 벽전하 배분 주기(t4 ~ t6)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제5 전위(+VSET)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강한다.
따라서, 도 6의 제N 프레임(FRN)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성되는 벽전하들의 양보다 더 적은 양의 벽전하들이 도 10의 제N+2 프레임(FRN+2)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성된다.
따라서, 제N+1 프레임(FRN+1)의 제1 서브필드(SF1)의 리셋 주기(R1)의 영향, 또는 제N+1 프레임(FRN+1)의 휴지기(BL)가 상대적으로 짧음으로 인하여, 제N+2 프레임(FRN+2)의 시작 시점(t2)에서 공간 전하들 및 벽전하들이 상대적으로 많을 경우, 제N+2 프레임(FRN+2)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 공간 전하들 및 벽전하들의 양이 적절히 조정될 수 있다.
도 11은 제N+3 프레임(FRN+3)의 초기와 제N+2 프레임(FRN+2)의 말기에서의 구동 신호들을 보여준다. 도 11에서 도 6과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 또한, 도 11의 구동 파형은 도 6의 것과 동일하다. 따라서 그 효과만을 설명하면 다음과 같다.
제N+2 프레임(FRN+2)의 제1 서브필드(SF1)의 리셋 주기(R1)의 영향, 또는 제N+2 프레임(FRN+2)의 휴지기(BL)가 상대적으로 길었음으로 인하여, 제N+3 프레임(FRN+3)의 시작 시점(t2)에서 공간 전하들 및 벽전하들이 상대적으로 적을 경우, 제N+3 프레임(FRN+3)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 공간 전하들 및 벽전하들의 양이 적절히 조정될 수 있다.
도 12는 제N+4 프레임의 초기와 제N+3 프레임의 말기에서의 구동 신호들을 보여주는 파형도이다. 도 12에서 도 6과 동일한 참조 부호는 동일한 기능의 대상 을 가리킨다. 따라서, 도 6의 동작에 대한 도 12의 동작의 차이점만을 설명하면 다음과 같다.
제N+4 프레임(FRN+4)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 축적 주기(t2 ~ t4)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 정극성의 제5 전위(+VSET)까지 상승한다. 보다 상세하게는, t3 시점에서, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 접지 전위(VG)까지 상승한다. 또한, t3 ~ t4 시간에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 접지 전위(VG)로부터 정극성의 제5 전위(+VSET)까지 점진적으로 상승한다.
제N+4 프레임(FRN+4)의 제1 서브필드(SF1)의 리셋 주기(R1)에 있어서, 벽전하 배분 주기(t4 ~ t6)에서는, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제5 전위(+VSET)로부터 부극성의 제3 전위(-VNF)까지 하강한다. 보다 상세하게는, t4 시점에서 Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 정극성의 제5 전위(+VSET)로부터 접지 전위(VG)까지 하강한다. 또한, t5 ~ t6 시간에서 Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위가 접지 전위(VG)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강한다.
따라서, 도 6의 제N 프레임(FRN)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성되는 벽전하들의 양보다 더 적은 양의 벽전하들이 도 12의 제N+4 프레임(FRN +4)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 생성된다.
따라서, 제N+3 프레임(FRN+3)의 제1 서브필드(SF1)의 리셋 주기(R1)의 영향, 또는 제N+3 프레임(FRN+1)의 휴지기(BL)가 상대적으로 짧음으로 인하여, 제N+4 프레임(FRN+4)의 시작 시점(t2)에서 공간 전하들 및 벽전하들이 상대적으로 많을 경우, 제N+4 프레임(FRN+4)의 제1 서브필드(SF1)의 리셋 주기(R1)의 구동 파형에 의하여 공간 전하들 및 벽전하들의 양이 적절히 조정될 수 있다.
상기 제N 내지 제N+4 프레임(FRN ~ FRN+4)의 리셋 파형들은 5 프레임 단위로 반복 사용된다.
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 패널의 구동 방법에 의하면, 전력 제어 단계에 의하여 구동 전력이 제어되면서도 최초 리셋 단계에 의하여 디스플레이 영상의 재현성이 높아질 수 있다. 그 이유는 다음과 같다.
전력 제어 단계에 의하여, 각각의 프레임의 최종 서브필드의 종료 시점과 다음 프레임의 시작 시점 사이의 휴지기가 발생된다. 이러한 휴지기에서는 아무런 방전도 일어나지 않으므로 디스플레이 셀들에서 공간 전하들 및 벽전하들이 휴지기 에 비례하여 소멸된다.
하지만, 최초 리셋 단계에서 최초의 서브필드의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변하므로, 각 프레임의 비정상적인 방전 조건들이 주기적으로 보정될 수 있다. 예를 들어, 제N-1 프레임의 휴지기가 상대적으로 길어서 제N 프레임의 시작 시점에서 공간 전하들 및 벽전하들이 상대적으로 부족할 경우, 제N 프레임의 최초의 서브필드의 리셋 주기의 구동 파형에 의하여 공간 전하들 및 벽전하들이 적절히 보충될 수 있다. 또한, 제N 프레임의 휴지기가 상대적으로 짧아서 제N 프레임의 종료 시점에서 공간 전하들 및 벽전하들이 과도하게 존재할 경우, 이들은 제N+1 프레임의 최초의 서브필드의 리셋 주기의 구동 파형에 의하여 적절히 삭감될 수 있다.
즉, 평균적으로, 휴지기가 발생되지 않았던 것 같은 효과가 얻어질 수 있다. 이에 따라, 어드레싱 주기들 및 유지 주기들에서 정확한 방전들이 일어날 수 있는 확률이 높아지므로, 디스플레이 영상의 재현성이 높아질 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다. 예를 들어, 도 5, 도 6, 및 도 9 내지 12처럼 X 전극-라인들(X1 내지 Xn)에 접지 전위(VG)만을 인가하지 않고, X 전극-라인들(X1 내지 Xn)에 공통 구동 신호를 인가할 수도 있다. 이 경우, Y 전극-라인들(Y1 내지 Yn)에 인가되는 전위의 절대값은 상대적으로 낮아진다.

Claims (13)

  1. 주사 전극 라인들, 유지 전극 라인들, 및 어드레스 전극 라인들을 포함하고, 상기 주사 전극 라인들 각각과 상기 유지 전극 라인들 각각이 서로 교호하고 나란하게 배열되며, 상기 어드레스 전극 라인들이 상기 주사 전극 라인들과 유지 전극 라인들에 대하여 교차하도록 배열됨에 의하여 교차 영역들에서 디스플레이 셀들이 설정되는 방전 디스플레이 패널의 구동 방법에 있어서,
    단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋, 어드레싱, 및 유지 주기들을 포함하며, 상기 유지 주기들 각각에 유지 펄스 수가 설정되고,
    (a) 각각의 서브필드에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조에 반비례하도록 상기 유지 주기들 각각의 유지 펄스 수들을 제어하는 전력 제어 단계; 및
    (b) 최초의 서브필드의 리셋 주기의 구동 파형이 프레임 단위로 주기적으로 변하는 최초 리셋 단계를 포함하되,
    상기 유지 전극 라인들에 인가되는 전위가 접지 전위(VG)로서 항상 일정하고,
    상기 단계 (b)에서 어느 한 프레임의 최초의 서브필드의 리셋 주기가,
    상기 주사 전극 라인들에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 정극성의 제2 전위(+(VSET+VS))보다 낮은 정극성의 제5 전위(+VSET)까지 점진적으로 상승하는 단계(t3 ~ t4); 및
    상기 주사 전극 라인들에 인가되는 전위가 상기 정극성의 제5 전위(+VSET)로부터 부극성의 제3 전위(-VNF)까지 점진적으로 하강하는 단계(t5 ~ t6)를 포함하는 방전 디스플레이 패널의 구동 방법.
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  8. 제1항에 있어서, 상기 단계 (b)에서 어느 한 프레임의 최초의 서브필드의 리셋 주기가,
    상기 주사 전극 라인들에 인가되는 전위가 부극성의 제4 전위(-VS)로부터 상기 접지 전위(VG)까지 상승하는 단계(t3);
    상기 주사 전극 라인들에 인가되는 전위가 상기 접지 전위(VG)로부터 상기 정극성의 제5 전위(+VSET)까지 점진적으로 상승하는 단계(t3 ~ t4);
    상기 주사 전극 라인들에 인가되는 전위가 상기 정극성의 제5 전위(+VSET)로부터 상기 접지 전위(VG)까지 하강하는 단계(t4); 및
    상기 주사 전극 라인들에 인가되는 전위가 상기 접지 전위(VG)로부터 상기 부극성의 제3 전위(-VNF)까지 점진적으로 하강하는 단계(t5 ~ t6)를 포함하는 방전 디스플레이 패널의 구동 방법.
  9. 제8항에 있어서, 상기 모든 서브필드들의 어드레싱 주기들 각각에서,
    상기 주사 전극 라인들의 부극성의 주사-바이어스 전위(-VSCH)의 절대값이 상기 부극성의 제3 전위(-VNF)의 절대값보다 적고 상기 부극성의 제4 전위(-VS)의 절대값보다 큰 방전 디스플레이 패널의 구동 방법.
  10. 제9항에 있어서, 상기 모든 서브필드들의 어드레싱 주기들 각각에서,
    상기 주사 전극 라인들의 부극성의 주사-펄스 전위(-VSCL)의 절대값이 상기 부극성의 제3 전위(-VNF)보다 큰 방전 디스플레이 패널의 구동 방법.
  11. 제10항에 있어서, 상기 모든 서브필드들의 유지 주기들 각각에서,
    상기 주사 전극 라인들에 정극성의 제1 전위(+VS)와 상기 부극성의 제4 전위(-VS)가 교호하게 인가되는 방전 디스플레이 패널의 구동 방법.
  12. 제11항에 있어서, 상기 모든 서브필드들의 유지 주기들의 종료 시간들 각각에서,
    상기 주사 전극 라인들에 인가되는 전위가 상기 정극성의 제1 전위(+VS)로부터 상기 부극성의 제3 전위(-VNF)까지 점진적으로 하강하는 방전 디스플레이 패널의 구동 방법.
  13. 제12항에 있어서, 상기 최초의 서브필드를 제외한 나머지 서브필드들의 리셋 주기들 각각이,
    상기 주사 전극 라인들에 인가되는 전위가, 상기 부극성의 주사-바이어스 전위(-VSCH)로부터 상기 접지 전위(VG)까지 상승한 후, 상기 접지 전위(VG)로부터 상기 정극성의 제1 전위(+VS)까지 상승하는 단계(t9 ~ t10);
    상기 주사 전극 라인들에 인가되는 전위가 상기 정극성의 제1 전위(+VS)로부터 상기 접지 전위(VG)까지 하강하는 단계(t10); 및
    상기 주사 전극 라인들에 인가되는 전위가 상기 정극성의 제1 전위(+VS)로부터 상기 부극성의 제3 전위(-VNF)까지 점진적으로 하강하는 단계(t11 ~ t12)를 포함하는 방전 디스플레이 패널의 구동 방법.
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