KR100832706B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 반도체 기판 위에 질화막을 형성하는 단계, 상기 질화막을 식각하여 질화막 패턴을 형성하는 단계, 상기 질화막 패턴 위로 산화막을 형성하는 단계, 상기 질화막 패턴 및 산화막을 식각하여 오목한 형태의 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위로 게이트 전극을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계, 상기 반도체 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어져, 게이트 절연막의 에지부분과 중앙부분의 두께를 다르게 구성함으로써 GIDL이 개선되어 게이트 전류를 감소시킬 수 있어서 반도체 소자의 신뢰성을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
게이트 절연막, 디싱효과
Description
도 1은 종래의 반도체 소자의 도시한 단면도이다.
도 2 및 도 8은 본 발명의 반도체 소자의 제조방법을 도시한 도면이다.
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 반도체 소자의 게이트 절연막의 형성시 게이트 절연막의 두께가 다른 구조로 형성되므로 인하여 반도체 소자 및 그의 제조방법에 관한 것이다.
도 1은 일반적은 반도체 소자를 나타낸 것으로, 소자분리 절연막(2)이 형성된 반도체 기판(1)에 절연막 및 게이트 형성용 불순물이 도핑된 폴리실리콘을 적층하고 식각공정을 통해 게이트 절연막(3) 및 게이트(4)를 형성한다.
상기 게이트(4)를 마스크로 사용하여 반도체 기판(1)의 노출된 부분에 저농도 불순물 이온주입하여 LDD(Lightly doped drain) 영역(5)을 형성하고 전면에 절연막을 증착 및 전면식각하여 상기 게이트(4)의 양측벽에 접하는 스페이서(6)를 형성한다.
그리고, 상기 게이트(4) 및 상기 스페이서(6)를 마스크로 사용하여 고농도 불순물 이온주입하여 상기 LDD 영역(5)에 접속되는 소스/드레인 영역(7)을 형성한다.
상기와 같은 일반적인 공정으로 형성된 반도체 소자는 게이트(4) 하부에 형성된 게이트 절연막(3)이 편평한 형태로 형성되어 드레인과 기판 사이에 누설전류즉, GIDL(Gate Induced Drain Current)가 발생되는 문제가 있다.
본 발명의 목적은 반도체 소자의 게이트 절연막의 에지부분과 중앙부분의 두께를 다르게 구성함으로써 GIDL이 개선되어 게이트 전류를 감소시킬 수 있어서 반도체 소자의 신뢰성을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 반도체 소자의 제조방법은, 반도체 기판 위에 질화막을 형성하는 단계; 상기 질화막을 식각하여 질화막 패턴을 형성하는 단계; 상기 질화막 패턴 위로 산화막을 형성하는 단계; 상기 질화막 패턴 및 산화막을 식각하여 오목한 형태의 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위로 게이트 전극을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판에 소스/드레인을 형성하는 단계를 포함한다.
삭제
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 나타낸 단면도이다.
본 발명의 반도체 소자는 소자분리 절연막(11)이 형성된 반도체 기판(10) 위에 질화막(20)을 형성하고 상기 질화막(20) 상부에 포토레지스트막을 도포한 후 제1 마스크(91)에 의해 제1 포토레지스트 패턴(93)을 형성한다. 상기 제1 포토레지스트 패턴(93)을 식각마스크로 사용하여 상기 질화막(20)을 식각시키면 질화막 패턴(21)이 형성된다.
상기 제1 포토레지스트 패턴(93)을 제거한 후 상기 질화막 패턴(21) 위로 산화막(30)을 열산화 방법에 의해 증착시킨다. 그리고, 상기 질화막 패턴(21) 및 산화막(30)을 CMP 방법에 의해 평탄화시키면 상기 질화막 패턴(21)은 일정두께로 식각되고 상기 산화막(30)은 중앙부분이 에지부분 보다 얇은 두께를 가지는 디싱(dishing) 효과를 가지는 게이트 절연막(31)을 형성하게 된다.
이후, 상기 질화막 패턴(21) 및 상기 게이트 절연막(31) 위로 폴리실리콘막(40)을 형성하고 그 위에 포토레지스트막을 도포한 후 제2 마스크(95)에 의해 제2 포토레지스트 패턴(97)을 형성하고 상기 제2 포토레지스트 패턴(97)을 식각마스크로 하여 상기 폴리실리콘막(40)을 식각하면 상기 게이트 절연막(31) 위에 게이트 전극(41)이 형성되어 진다.
그 다음 상기 질화막 패턴(21) 및 제2 포토레지스트 패턴(97)을 제거한 후 상기 게이트 전극(41)을 이온주입 마스크로 사용하여 상기 반도체 기판(10) 하부에 LDD 영역(61)을 형성한다. 그리고 상기 게이트 전극(41) 양측벽에 스페이서(51)를 형성한 후 소스/드레인 영역(61) 및 샐리사이드막(81)을 형성하여 본 발명의 반도체 소자을 형성한다.
상기한 구조를 갖는 반도체 소자의 제조방법을 도 2 내지 도 8을 참조하여 단계별로 설명한다.
도 2에 도시된 바와 같이, 반도체 기판(10)상에 소자분리 절연막(11)을 STI(Shallow Trench Isolation) 방법에 의해 소자의 액티브 영역과 필드영역을 한정하는 소자분리 절연막(11)을 형성한다.
여기서, 상기 반도체 기판(10)은 주로 단결정 실리콘 기판이며, P형 불순물 또는 N형 불순물이 도핑된 기판일 수 있다. 또한, 상기 소자분리 절연막(11)은 상기 반도체 기판(10) 상의 필드 영역을 노출시키는 패드산화막 및 마스크층을 형성하고, 상기 반도체 기판(10)의 노출된 부분을 식각하여 트렌치를 형성한 후 상기 트렌치 내에 산화실리콘을 채우고 상기 마스크층 및 패드산화막을 제거함으로써 형성한다.
그리고, 상기 반도체 기판(10) 위에 질화막(20)을 CVD(Chemical Vapor Deposition) 방법에 의해 형성한다.
상기와 같이 질화막(20)이 형성된 반도체 기판(10)상에 포토레지스트막을 도포한 후 게이트가 형성되는 부분에 제1 마스크(91)를 사용하여 노광시켜 제1 포토레지스트 패턴(93)을 형성한다. 그리고 상기 제1 포토레지스트 패턴(93)을 식각마 스크로 하여 상기 질화막(20)을 식각하면 도 2에 도시된 바와 같이 상기 반도체 기판(10) 위에 질화막 패턴(21)이 형성된다.
그 다음, 도 4에 도시된 바와 같이 상기 질화막 패턴(21) 상부로 산화막(30)을 열산화(Thermal Oxidation) 방법에 의해 성장시킨다. 이때, 상기 산화막(30)은 질화막 패턴(21) 위에서 보다 상기 반도체 기판(10) 위에서 성장되는 속도가 더 빠르므로 상기 반도체 기판(10)에 형성되는 산화막(30)의 에지부분이 중앙부분 보다 두꺼운 두께로 형성되어 진다.
그 다음, 도 5에 도시된 바와 같이, 상기 반도체 기판(10) 위에 적층된 상기 질화막 패턴(21) 및 산화막(30)을 CMP(Chemical Mechanical Polishing) 방법에 의해 평탄화시키면 상기 질화막 패턴(21) 및 산화막(30)이 소정의 두께로 식각되어진다. 이때, 상기 CMP 식각시 질화막 패턴(21)과 산화막(30)의 식각비는 1:10으로 하여 산화막(30)의 두께에 따라 질화막(21)과 산화막(30)을 선택적으로 식각하여, 상기 게이트 절연막(31)의 중앙부분이 에지부분 보다 얇은 두께를 가지는 디싱(dishing) 효과가 나타나게 된다. 상기 게이트 절연막(31)의 디싱효과로 인해 상기 게이트 절연막(31)의 에지부분과 중앙부분의 두께가 다르게 형성되므로서 GIDL(Gate Induced Drain Current)이 개선되어 게이트 전류가 감소되는 역할을 하게 된다.
이것은 게이트 영역에 의해 드레인 에지 부분에 공핍(deep depletion)현상이 발생되어 전자(-)와 홀(+)의 쌍(elecrtron hole pair)이 형성되어 드레인과 기판간의 전류가 형성되어 누설전류가 발생되는데, 상기 게이트 절연막의 에지부분이 두 꺼워지면 공핍현상이 나타나지 않아 GIDL을 개선시킬 수 있게 되는 것이다.
그 다음, 상기 도 6에 도시된 바와 같이 상기 질화막 패턴(21) 및 게이트 절연막(31) 위로 게이트 전극(41)을 형성하기 위하여 폴리실리콘막(40)을 형성하고 그 위로 포토레지스트막를 도포한 후 상기 게이트 전극(41)이 형성되는 부분을 제2 마스크(95)에 의해 노광시켜 제2 포토레지스트 패턴(97)을 형성한다. 그리고 상기 제2 포토레지스트 패턴(97)을 식각마스크로 하여 상기 폴리실리콘막(40)을 식각한다.
그러면, 도 7에 상기 게이트 절연막(31) 위로 게이트 전극(41)이 형성된다. 그리고, 상기 질화막 패턴(21)을 제거함으로써 상기 반도체 기판(10)의 표면이 노출되도록 한다.
그 다음, 도 8에 도시된 바와 같이 상기 게이트 전극(41)을 이온주입 마스크로 사용하여 상기 반도체 기판(10)의 노출된 부분에 분순물을 이온주입하여 LDD(lightly doped drain) 영역(61)으로 사용되는 저농도 영역을 형성한 후, 전면에 절연막을 증착 및 전면 식각하여 상기 게이트 전극(41)의 양측벽에 접하는 스페이서(51)를 형성한다.
그리고, 상기 게이트 전극(41) 및 상기 스페이서(51)를 이온주입 마스크로 사용하여 고농도 불순믈을 이온주입하여 상기 LDD 영역(61)에 접속되는 소스/드레인 영역(71)을 형성한 후, 상기 소스/드레인 영역(71)에 주입된 불순물의 활성화를 위한 열처리를 진행하여 접합영역(Junction)을 형성한 후 샐리사이드막을 형성하여 반도체 소자를 제조한다.
여기서, 상기 게이트 절연막(31)의 에지부분의 두께가 중앙부분보다 두꺼운 구조로 형성되어, 상기 소스/드레인 영역(71)과 겹치는 부분의 상기 게이트 절연막(31)의 두께가 커짐으로 인해 캐패시터 용량이 감소되어 RC 지연(RC Delay) 의 감소로 인한 반도체 소자의 동작 속도를 개선할 수 있게 된다.
이상과 같이 본 발명에 따른 반도체 소자의 제조방법을 예시한 도면을 참조하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자 및 그의 제조방법은 게이트 절연막의 형성 시 상기 게이트 절연막의 에지부분과 중앙부분의 두께 차이가 발생되어 이로 인해 GIDL이 개선되어 게이트 전극의 전류가 감소되며, 신뢰성 측면에서 HCI(Hot Carrier Injection) 개선효과를 얻을 수 있는 효과가 있다.
또한, 상기 게이트 절연막의 에지부분이 중앙부분보다 두꺼운 형태로 형성되어, 상기 게이트 절연막과 소스/드레인 영역의 겹치는 부분의 두께가 커짐으로 인하여 캐패시터 용량이 감소되고 이에 따라 RC 지연의 감소로 인한 소자 동작의 속도가 개선될 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 위에 질화막을 형성하는 단계;상기 질화막을 식각하여 질화막 패턴을 형성하는 단계;상기 질화막 패턴 위로 산화막을 형성하는 단계;상기 질화막 패턴 및 산화막을 식각하여 오목한 형태의 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위로 게이트 전극을 형성하는 단계;상기 질화막을 제거하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 반도체 기판에 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 질화막 및 산화막의 식각은 CMP 공정에 1:10 의 식각비로 식각되는 것을 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 산화막은 열산화 방법으로 형성되는 것을 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 게이트 절연막은 상기 질화막 패턴과 접하는 에지부분이 중앙부분 보다 더 두꺼운 두께로 형성된 것을 포함하는 반도체 소자의 제조방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120417 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |