[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100836800B1 - 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법 - Google Patents

메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법 Download PDF

Info

Publication number
KR100836800B1
KR100836800B1 KR1020070052848A KR20070052848A KR100836800B1 KR 100836800 B1 KR100836800 B1 KR 100836800B1 KR 1020070052848 A KR1020070052848 A KR 1020070052848A KR 20070052848 A KR20070052848 A KR 20070052848A KR 100836800 B1 KR100836800 B1 KR 100836800B1
Authority
KR
South Korea
Prior art keywords
memory cell
bit information
source line
voltage
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070052848A
Other languages
English (en)
Inventor
조경래
공준진
채동혁
이승재
변성재
강동구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070052848A priority Critical patent/KR100836800B1/ko
Priority to US11/907,082 priority patent/US7751239B2/en
Application granted granted Critical
Publication of KR100836800B1 publication Critical patent/KR100836800B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법이 개시된다. 메모리 데이터 독출 장치는 멀티 비트 정보가 저장된 메모리 셀, 상기 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출하는 정보 검출부, 상기 정보 검출부로부터 검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어하는 소스 라인 전압 제어부 및 제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출하는 나머지 비트 정보 독출부를 포함한다.
메모리, MLC, 소스 라인

Description

메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법{MEMORY DATA READING DEVICE AND METHOD USING THE SAME}
도 1은 본 발명의 일실시예에 따른 메모리 데이터 독출 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 소스 라인 전압 제어부(120)의 일례를 나타낸 블록도이다.
도 3은 본 발명의 일실시예에 따른 메모리 셀들을 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 메모리 셀에 저장된 멀티 비트 정보를 독출하는 과정을 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 메모리 데이터 독출 방법을 나타낸 동작 흐름도이다.
도 6은 도 5에 도시된 소스 라인 전압을 제어하는 단계(S520)의 일례를 도시한 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 정보 검출부
120: 소스 라인 전압 제어부
130: 나머지 비트 정보 독출부
210: 문턱 전압 판단부
220: 소스 라인 전압 제공부
본 발명은 플래쉬 메모리에 관한 것으로, 플래쉬 메모리를 구성하는 메모리 셀에 저장된 멀티 비트 정보를 빠른 속도로 독출할 수 있는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법에 관한 것이다.
최근 대용량 메모리에 관한 수요가 폭발적으로 증가하고 있으며, 이에 대한 연구가 활발하게 진행되고 있다. 특히, 소비 전력이 작고 전원이 공급되지 않는 상태에서도 저장된 정보가 사라지지 않고 유지되는 플래쉬 메모리에 대한 수요는 매년 증가하고 있는 추세이다.
플래쉬 메모리는 디램 등과는 달리 전원이 끊기더라도 저장된 정보를 그대로 보존하는 특성을 갖고 있을 뿐만 아니라 데이터의 입출력도 자유로워 그 용도가 다양해지고 있다. 여기서는 플래쉬 메모리를 중심으로 본 발명과 관련된 기술 분야를 설명하지만, 본 발명이 반드시 플래쉬 메모리 분야에만 한정되는 것은 아니다.
플래쉬 메모리는 크게 고밀도의 집적이 가능하여 저장 용량이 큰 낸드(NAND) 플래쉬 메모리와 읽기 속도가 빠른 노어(NOR) 플래쉬 메모리로 분류될 수 있다. 특히, 낸드 플래쉬 메모리의 경우에는 읽기 속도가 느리다는 것이 단점으로 지적된다.
다만, 낸드 플래쉬 메모리 장치는 메모리 셀을 고밀도로 집적하여 구현될 수 있다. 특히, 최근의 낸드 플래쉬 메모리 장치는 메모리 셀을 전기적으로 프로그램하고 이레이즈(erase)하는 방식으로 데이터를 저장하고 관리하고 있다.
일반적으로 플래쉬 메모리는 다수의 메모리 셀로 구성되며, 상기 메모리 셀은 트랜지스터를 이용하여 구현될 수 있다. 또한, 상기 트랜지스터는 드레인, 소스 및 게이트뿐만 아니라 플롯팅(floating) 게이트를 포함한다. 일반적으로, 디램에서는 전자가 커패시터에 저장되어, 커패시터에 저장된 전하를 검출하여 디램에 저장된 데이터를 검출한다. 이와는 달리, 상기 트랜지스터로 구성되는 메모리 셀에 데이터를 저장하기 위해서는 외부에서 전기적인 자극을 가하여 상기 트랜지스터의 문턱 전압을 변화시킨다.
예를 들어, 트랜지스터의 게이트에 양의 고전압을 인가하게 되면 파울러 노드하임(Fowler-Nordheim) 터널링 효과에 의해 전자들이 플롯팅 게이트에 축적되게 된다. 플롯팅 게이트에 전자가 축적되면 상기 트랜지스터의 문턱 전압(threshold voltage) 전압이 증가하게 되며, 플롯팅 게이트에 축적된 전자가 방출되면 상기 트랜지시터의 문턱 전압이 감소하게 된다. 문턱 전압이 변화하는 원리에 따라 상기 메모리 셀에는 데이터가 저장되고, 검출될 수 있는 것이다.
플래쉬 메모리에 데이터를 저장하는 방식에는 크게 두 가지 방식이 제안된다. 하나는 SLC(Single Level Cell) 방식으로서, 트랜지스터의 문턱 전압이 하나로 정해지는 방식이다. SLC 방식의 경우 트랜지스터의 게이트에 소정의 전압을 인가하였을 때 트랜지스터의 상태가 ON/OFF 중 어느 상태에 해당하는지에 따라 메모 리 셀에 저장된 데이터를 검출한다.
다만, 최근 대용량 플래쉬 메모리에 대한 요구가 높아짐에 따라 MLC(Multi Level Cell) 방식이 주목받고 있다. MLC 방식은 메모리 셀을 구성하고 있는 트랜지스터의 문턱 전압을 다중화하는 것이다. 예를 들어, 4비트 데이터를 저장하고자 하는 경우에는 트랜지스터의 문턱 전압을 16개의 레벨로 설정하여 각각의 레벨에 따라 데이터를 할당하는 것이다. 따라서, MLC 방식이 SLC 방식보다 대용량의 데이터를 저장하는 데에는 훨씬 유리하게 되는 것이다.
예를 들어, 4비트 데이터를 저장할 수 있고, MLC 방식에 따르는 메모리 셀에서 트랜지스터의 문턱 전압은 이상적으로 16개의 값을 갖게 된다. 다만, 실제적으로는 트랜지스터의 문턱 전압은 정확히 16개의 값을 갖지는 않으며, 16개의 영역으로 분리되어 분포되는 형태를 띠게 된다. 그리고, 16개의 각각의 영역에는 그 영역에 상응하는 데이터가 저장되게 된다. 이 때, MLC 방식으로 메모리 셀에 저장된 데이터를 독출하기 위해서 메모리 셀에 저장된 데이터가 어느 영역에 속하는지를 16개의 각각의 영역에 대하여 판단해야 한다. 따라서, 4비트 메모리 셀에 저장된 데이터를 독출하기 위해서는 15개의 게이트 전압을 순차적으로 인가하여야 한다.
특히, 낸드 플래쉬 메모리는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 셀들이 가로 및 세로 방향으로 연결된 형태를 말한다. 이 때, 일반적으로 메모리 셀들은 세로 방향으로 비트 라인으로 연결된 형태로 표현되고, 가로 방향으로는 워드 라인으로 연결된 형태로 표현된다.
예를 들어, 워드 라인이 WL1, WL2, ... ,WLN 까지 N 개가 있다고 가정한다. 이 때, WLN 워드 라인과 연결된 메모리 셀들 각각의 문턱 전압이 어느 영역에 존재하는지를 모르기 때문에, 문턱 전압이 존재할 수 있는 모든 영역을 테스트 해보아야 한다. 즉, 메모리 셀에 저장되는 데이터가 4 비트인 경우에는, WLN 워드 라인 전압을 15번 바꿔주면서 읽기를 수행해야 한다. 따라서, MLC 방식의 플래쉬 메모리는 읽기 속도가 느려지는 단점을 갖게 된다.
따라서, 대용량 데이터를 저장할 수 있는 MLC 방식의 플래쉬 메모리의 장점을 살리면서도 읽기 속도를 빠르게 할 수 있는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법의 필요성이 절실하게 대두된다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 메모리 셀의 소스 라인 전압을 제어함으로써 읽기 속도를 향상시키는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법을 제공한다.
또한, 본 발명은 메모리 셀의 소스 라인 전압을 적절히 조절함으로써 메모리 셀에 인가되는 게이트 전압을 자주 바꾸지 않고도 메모리 셀에 저장된 데이터를 독출할 수 있는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법을 제공한다.
또한, 본 발명은 메모리 셀에 저장된 멀티 비트 정보 중 소정의 비트 정보를 검출하여 이를 이용함으로써 신속하고 정확하게 메모리 셀에 저장된 데이터를 독출할 수 있는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법을 제공한다.
또한, 본 발명은 메모리 데이터를 독출하기 위한 읽기 동작 수행 횟수를 효과적으로 줄임으로써 메모리 장치의 전체적인 성능 향상을 도모하는 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법을 제공한다.
상기의 목적을 달성하고 종래기술의 문제점을 해결하기 위하여, 본 발명의 일실시예에 따른 메모리 데이터 독출 장치는 멀티 비트 정보가 저장된 메모리 셀, 상기 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출하는 정보 검출부, 상기 정보 검출부로부터 검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어하는 소스 라인 전압 제어부 및 제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출하는 나머지 비트 정보 독출부를 포함한다.
이 때, 상기 소스 라인 전압 제어부는 상기 정보 검출부로부터 검출된 상기 비트 정보를 이용하여 상기 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단하는 문턱 전압 판단부 및 상기 문턱 전압이 속하는 영역의 범위에 따라 상기 메모리 셀의 소스 라인 전압을 제공하는 소스 라인 전압 제공부를 포함할 수 있다.
이 때, 상기 나머지 비트 정.보 독출부는 상기 메모리 셀의 게이트에 기준 전압을 제공하고, 상기 소스 라인 전압 제공부에 의해 제공된 상기 소스 라인 전압과 상기 기준 전압의 차이가 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 상기 나머지 비트 정보를 독출할 수 있다.
이 때, 상기 메모리 셀은 MLC(Multi-Level Cell) 방식의 플래쉬 메모리일 수 있다.
이 때, 상기 멀티 비트 정보는 그레이 코드 방식으로 상기 메모리 셀에 저장될 수 있다.
이 때, 상기 정보 검출부는 상기 메모리 셀의 소스 라인 전압을 일정하게 유지시키고, 상기 메모리 셀의 게이트 전압을 제어하여 상기 비트 정보를 검출할 수 있다.
이 때, 상기 정보 검출부는 상기 메모리 셀에 N 비트 정보가 저장되는 경우 1개의 비트에 대한 비트 정보로부터 N-1개의 비트에 대한 비트 정보까지 검출할 수 있다. 이 때, 일실시예로서 N/2 비트 개수만큼의 비트 정보를 검출할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 데이터 독출 방법은 메모리 셀에 저장된 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출하는 단계, 검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어하는 단계 및 제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 메모리 데이터 독출 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 메모리 데이터 독출 장치는 메모리 셀(100)에 저장된 데이터를 독출하기 위하여 정보 검출부(110), 소스 라인 전압 제어부(120) 및 나머지 비트 정보 독출부(130)를 포함한다.
메모리 셀(100)에는 멀티 비트 정보가 저장된다.
상기 정보 검출부(110)는 메모리 셀(100)에 저장된 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출한다.
이 때, 상기 메모리 셀(100)은 MLC(Multi-Level Cell) 방식의 플래쉬 메모리일 수 있다. 일반적으로 메모리 셀은 트랜지스터로 구성된다. 특히, 낸드 플래쉬 메모리에는 플롯팅 게이트(floating gate)를 갖는 트랜지스터가 사용될 수 있다. 종래의 트랜지스터와 달리 플롯팅 게이트를 갖는 트랜지스터는 복수의 문턱 전압(threshold voltage)을 가질 수 있다. 즉, 트랜지스터의 게이트 노드에 양의 고전압이 가해지면, 트랜지스터의 기판(substrate)에 존재하던 전자가 터널링되어 플롯팅 게이트에 축적된다. 플롯팅 게이트에 축적된 전자들은 상기 트랜지스터의 문턱 전압을 변화시키게 된다. 따라서, 플롯팅 게이트에 축적된 전자의 양에 따라 트랜지스터의 문턱 전압이 결정된다.
결국, MLC 방식의 메모리 셀은 하나의 문턱 전압을 갖는 SLC(Single Level Cell) 방식의 메모리 셀과는 다르게 다중 문턱 전압을 이용하여 멀티 비트의 데이터를 저장할 수 있다.
메모리 셀의 소스 라인이 그라운드로 접지되어 있는 경우, SLC 방식의 메모리 셀은 하나의 문턱 전압을 갖게 된다. 그러므로, 상기 메모리 셀의 게이트에 인가되는 전압이 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 메모리 셀에 저장된 데이터가 결정된다. 예를 들어, 게이트에 인가되는 전압이 상기 문턱 전압보다 커서 트랜지스터가 ON 상태가 되는 경우에는 메모리 셀에 '1' 이 저장되어 있다 고 판단할 수 있고, 게이트에 인가되는 전압이 문턱 전압보다 작아서 트랜지스터가 OFF 상태가 되는 경우에는 메모리 셀에 '0' 이 저장되어 있다고 판단할 수 있다. 따라서, 하나의 SLC 방식의 메모리 셀은 '1' 또는 '0'을 데이터로 저장할 수 있으므로, 1 비트 데이터를 저장한다고 할 수 있다.
이와는 달리 MLC 방식의 메모리 셀은 복수의 문턱 전압을 갖게 된다. 즉, 플롯팅 게이트에 축적되는 전하량에 따라 복수의 문턱 전압을 가질 수 있는 것이다. 다시 말하면, MLC 방식의 메모리 셀을 특정 문턱 전압을 갖도록 프로그램(program)하면 상기 메모리 셀은 특정 문턱 전압에 가까운 문턱 전압을 갖게 된다. 따라서, 원하는 문턱 전압과 소정의 범위 내에 존재하는 문턱 전압은 동일한 데이터를 의미하게 된다. 즉, 소정의 문턱 전압의 범위 내에서는 메모리 셀은 동일한 데이터를 갖는 것으로 볼 수 있다. 따라서, 우리는 같은 데이터를 의미하는 문턱 전압의 범위를 복수개로 설정함으로써 멀티 비트 정보(데이터)를 하나의 메모리 셀에 저장할 수 있게 된다.
이 때, 상기 메모리 셀(100)에 저장된 멀티 비트 정보는 다양한 순서를 가지는 코드의 형태로 저장될 수 있다. 일례로 상기 메모리 셀(100)에 저장된 멀티 비트 정보는 그레이 코드 방식으로 상기 메모리 셀(100)에 저장될 수 있다. 그레이 코드는 연속된 데이터 사이에서 한 비트만 다르고 나머지 비트는 같은 방식의 코드이다. 예를 들어, 4 비트 그레이 코드는 순차적으로 '1111', '1110', '1100', '1101' 등으로 표현된다.
여기서, 4 비트 데이터를 저장할 수 있는 메모리 셀(100)을 가정한다. 이 때, 메모리 셀(100)의 문턱 전압은 16개로 분할된 문턱 전압의 영역 중 어느 하나에 속할 수 있다. . 즉, 메모리 셀(100)의 문턱 전압이 16개의 문턱 전압의 영역 중 어느 하나에 속하는 것으로 판단되면 상기 문턱 전압의 영역에 대응하는 데이터를 저장한 것으로 볼 수 있는 것이다.
특정 메모리 셀(100)에 저장된 데이터가 '1011' 인 경우를 가정한다. 상기 정보 검출부(110)는 상기 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출할 수 있다. 예를 들어, 기 설정된 비트 개수가 2 비트인 경우, 상기 정보 검출부(110)는 상위 2 비트인 '10'을 검출할 수 있으며, 하위 2 비트인 '11'을 검출할 수도 있다.
이 때, 상기 정보 검출부(110)는 상기 메모리 셀(100)에 N 비트 정보가 저장되는 경우 N/2 비트 개수만큼의 비트 정보를 검출할 수 있다.
이 때, 상기 정보 검출부(110)는 상기 메모리 셀(100)의 소스 라인 전압을 일정하게 유지시키고, 상기 메모리 셀(100)의 게이트 전압을 제어하여 상기 비트 정보를 검출할 수 있다. 예를 들어, 메모리 셀(100)의 소스 라인을 그라운드에 접지하여 소스 라인 전압을 '0V' 로 일정하게 유지시킨 후, 게이트 전압을 순차적으로 변화시켜 트랜지스터가 ON 상태가 되는지 여부를 판단할 수 있다. 상기 판단 결과를 가지고 메모리 셀(100)에 저장된 비트 정보를 검출할 수 있는 것이다.
이 때, 상기 소스 라인 전압 제어부(120)는 상기 정보 검출부(110)로부터 검출된 상기 비트 정보를 기초로 상기 메모리 셀(100)의 소스 라인 전압을 제어한다.
예를 들어, 4 비트 데이터를 저장할 수 있는 메모리 셀(100)의 경우 정보 검 출부(110)는 2 비트 정보를 검출할 수 있다. 이 때, 정보 검출부(110)는 게이트 전압을 제어하여 2 비트 정보를 검출할 수 있다.
이 때, 본 발명의 일실시예에 따른 메모리 데이터 독출 장치는 나머지 2 비트 정보 역시 독출할 수 있어야 한다. 이 때, 소스 라인 전압 제어부(120)는 정보 검출부(110)로부터 검출된 2 비트 정보를 이용하여 나머지 2 비트 정보를 검출할 수 있도록 소스 라인 전압을 제어한다. 즉, 본 발명은 메모리 셀(100)에 저장된 나머지 2 비트 정보를 독출하기 위해서 16 개의 문턱 전압 영역에 대응하여 순차적으로 게이트 전압을 변화시키는 것이 아니라, 소스 라인 전압을 변화시켜 메모리 셀의 문턱 전압이 어느 영역에 속하는지를 판단함으로써 신속하게 메모리 셀(100)에 저장된 데이터를 독출할 수 있게 된다.
왜냐 하면, 기본적으로 게이트 전압과 소스 라인 전압의 차이가 문턱 전압보다 큰지 여부에 따라 메모리 셀에 저장된 데이터를 독출하는 것이기 때문에, 소스 라인 전압을 변화시키면 게이트 전압을 일정하게 유지시키고도 메모리 셀에 저장된 데이터를 독출할 수 있는 것이다.
이 때, 나머지 비트 정보 독출부(130)는 제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출한다. 즉, 상술한 바와 같이 제어된 소스 라인 전압과 인가되고 있는 게이트 전압의 차이가 문턱 전압보다 큰지 여부에 따라 나머지 비트 정보가 독출되는 것이다.
도 2는 도 1에 도시된 소스 라인 전압 제어부(120)의 일례를 나타낸 블록도이다.
도 2를 참조하면, 소스 라인 전압 제어부(120)는 문턱 전압 판단부(210) 및 소스 라인 전압 제공부(220)를 포함한다.
문턱 전압 판단부(210)는 도 1에 도시된 상기 정보 검출부(110)로부터 검출된 상기 비트 정보를 이용하여 상기 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단한다.
예를 들어, 4 비트 데이터를 저장할 수 있는 메모리 셀에서 정보 검출부(110)가 두 개의 비트 정보를 검출한 경우를 가정한다. 이 때, 4 비트 메모리 셀이므로 문턱 전압의 영역은 총 16개가 존재하고, 문턱 전압의 영역은 각각은 4 비트 데이터에 대응된다. 4 비트 정보 중 1 비트 정보를 안다면 메모리 셀의 문턱 전압은 8개의 영역 중 어느 한 영역에 속하게 된다. 또한, 4 비트 정보 중 2 비트 정보를 안다면, 메모리 셀의 문턱 전압은 4개의 영역 중 어느 한 영역에 대응됨을 알 수 있게 된다. 결국, 문턱 전압 판단부(210)은 소정의 비트 정보를 이용하여 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단할 수 있게 된다.
이 때, 소스 라인 전압 제공부(220)는 상기 문턱 전압이 속하는 영역의 범위에 따라 메모리 셀의 소스 라인 전압을 제공한다. 즉, 문턱 전압이 어느 영역에 속하는지 판단이 된다면, 게이트 전압을 자주 변경하지 않고 소스 라인 전압을 제어하여 메모리 셀에 저장된 데이터를 신속하게 독출할 수 있게 된다.
도 2에 도시되지 아니하였으나, 도 1에 도시된 나머지 비트 정보 독출부(130)는 상기 메모리 셀의 게이트에 기준 전압을 제공하고, 상기 소스 라인 전압 제공부(220)에 의해 제공된 상기 소스 라인 전압과 상기 기준 전압의 차이가 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 상기 나머지 비트 정보를 독출할 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 셀들을 도시한 도면이다.
도 3을 참조하면 각각의 트랜지스터들은 메모리 셀들(310, 320, 330, 340)을 구성하고 있다. 메모리 셀들(310, 320, 330, 340)은 가로 및 세로 방향으로 연결되어 있다. 또한, 메모리 셀(340)을 참조하면, 트랜지스터는 플롯팅 게이트(341)을 포함하고 있다. 메모리 셀들(310, 320, 330, 340)에 저장된 데이터를 독출하기 위해서는 워드 라인(WL1, WL2)이 활성화 된다. 예를 들어, 메모리 셀(310, 320)에 저장된 데이터를 독출하기 위해서는 워드 라인(WL2)가 활성화 된다.
메모리 셀(310)을 참조하면, 워드 라인(WL2)은 게이트에 연결되어 있다. 게이트에 인가되는 전압은 VG 이며, 드레인 전압은 VD, 소스 전압은 VS 이다. 또한, 게이트와 소스 전압의 차이는 VGS 이다.
메모리 셀(310)의 문턱 전압이 속하는 영역에 따라 메모리 셀(310)에 저장된 데이터가 결정된다. 메모리 셀(310)의 VGS 가 메모리 셀(310)의 문턱 전압보다 크다면 메모리 셀(310)은 ON 상태가 된다. 바꾸어 말하면, 특정 VGS 에 대하여 메모리 셀(310)의 상태가 ON/OFF 인지를 안다면, 메모리 셀(310)의 문턱 전압 속하는 영역을 판단할 수 있게 된다. 또한, 멀티 비트 메모리 셀의 경우에는 다양한 VGS 에 대하여 메모리 셀의 상태를 판단함으로써 메모리 셀에 저장된 멀티 비트 데이터 를 독출할 수 있는 것이다.
도 4는 본 발명의 일실시예에 따른 메모리 셀들을 도시한 도면이다.
도 4를 참조하면, Vth 는 메모리 셀의 문턱 전압을 나타내며, 4 비트 메모리 셀은 16 개로 분할된 영역 중 어느 한 영역에 속하는 문턱 전압을 갖게 된다. 또한, 16 개의 각각의 영역에는 4 비트 정보가 대응된다. 일례로 그레이 코드를 살펴보면, 데이터 '1111' 에는 16 개의 문턱 전압 영역 중 ① 영역이 대응되고, 데이터 '0011' 에는 ⑨ 영역이 대응된다.
또한, 도 4의 도시된 데이터는 그레이 코드 방식으로 메모리 셀에 저장되어 있다.예를 들어, ⑤, ⑥, ⑦ 영역에 대응하는 데이터는 각각 '1001', '1000', '1010' 으로서 인접하는 데이터와 한 비트만 다르고 나머지 비트는 동일함을 알 수 있다.
데이터 '0011' 이 메모리 셀에 저장되어 있고, 소스 라인의 전압이 '0V' 인 경우를 가정한다. 이 때, 메모리 셀의 문턱 전압은 ⑨ 영역에 속하게 된다. 바꾸어 말하면, 상기 메모리 셀에 저장된 데이터를 독출하기 위해서는 상기 메모리 셀의 문턱 전압이 속하는 영역을 판단해야 하는 것이다.
종래의 방식으로 메모리 셀에 저장된 '0011' 을 독출하기 위해서는 도면 부호(410)에 해당하는 게이트 전압을 인가하여 메모리 셀의 상태를 판단한다. 상기 메모리 셀의 문턱 전압은 ⑨ 영역에 속하므로 도면 부호(410)에 해당하는 게이트 전압 보다 높다. 따라서, 메모리 셀은 OFF 상태가 되며, 따라서 메모리 셀에 저장 된 데이터의 첫 번째 비트는 '0' 으로 독출된다.
동일한 방식으로 두 번째 비트 데이터를 독출하기 위해서는 도면 부호(420)과 도면 부호(430)에 상응하는 게이트 전압을 인가하여야 한다. 메모리 셀들은 가로 방향으로 워드 라인을 통하여 연결되어 있다. 따라서, 같은 워드 라인으로 연결된 메모리 셀들에는 같은 게이트 전압이 인가되어야 하므로 도면 부호(420)에 해당하는 전압이 게이트에 인가된 후에 도면 부호(430)에 해당하는 전압이 게이트에 인가된다. 도면 부호(420)에 해당하는 전압이 인가되는 이유는 같은 워드 라인으로 연결된 다른 메모리 셀에는 데이터 첫 번째 비트 데이터로 '1' 을 갖을 수 있기 때문이다. 예를 들어, '1111' 이 다른 메모리 셀에 저장되어 있을 수 있기 때문이다. 그리고 세 번째 비트 데이터를 독출하기 위해서는 도면 부호(412, 415, 418, 440)에 해당하는 게이트 전압을 인가하여야 한다. 또한, 네 번째 비트 데이터를 독출하기 위해서는 도면 부호(411, 434, 414, 416, 417, 419, 450, 460)에 해당하는 게이트 전압을 인가하여야 한다. 결국 총 15회에 걸쳐 서로 다른 게이트 전압을 인가함으로써 메모리 셀에 저장된 데이터를 독출할 수 있게 된다.
반면에, 본 발명의 일실시예에 따르는 경우를 설명한다. 메모리 셀에 '0011' 데이터가 저장되어 있다고 가정한다. 즉, 메모리 셀의 문턱 전압이 ⑨ 영역에 속하는 경우이다.
본 발명의 일실시예에 따르면, 정보 검출부는 메모리 셀에 저장된 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출한다. 도 4에서는 기 설정된 비트 개수가 '2' 이고, 상위 레벨로부터 2 비트 정보를 검출하는 과정이 도시되어 있다. 결국 상기 정보 검출부는 도면 부호(410, 420, 430)에 해당하는 전압을 메모리 셀의 게이트에 순차적으로 인가하여 메모리 셀에 저장된 멀티 비트 정보 중 상위 2 비트 정보인 '00' 을 검출한다. 이 때, 상기 상위 2 비트 정보인 '00' 은 도면 부호(410, 420, 430)에 해당하는 게이트 전압을 인가한 경우 메모리 셀의 상태가 ON 상태인지 여부를 판단함으로써 독출될 수 있다. 이 때, 메모리 셀의 소스 라인 전압은 '0V' 로서 일정하게 유지될 수 있다.
이 때, 본 발명의 일실시예에 따른 소스 라인 전압 제어부는 정보 검출부로부터 검출된 비트 정보인 '00' 을 기초로 메모리 셀의 소스 라인 전압을 제어한다.
즉, 상위 2 비트 정보가 '00' 인 것은 상기 메모리 셀의 문턱 전압이 ⑨, ⑩, ⑪, ⑫ 중 어느 하나의 영역에 속한다는 것을 의미한다. 즉, 상기 메모리 셀의 문턱 전압의 속하는 영역의 범위가 ⑨, ⑩, ⑪, ⑫ 인 것이다.
나머지 하위 2 비트 정보를 독출하기 위해서는 ⑨, ⑩, ⑪, ⑫ 영역에 대하여만 트랜지스터의 상태를 판단하면 메모리 셀의 문턱 전압이 속하는 영역을 판단할 수 있고, 따라서 메모리 셀에 저장된 데이터를 독출할 수 있게 된다.
이 때, 도면 부호(418, 417, 419)에 해당하는 게이트 전압만을 순차적으로 인가하는 것은 많은 단점을 수반할 수 있다. 왜냐 하면, 같은 워드 라인으로 연결된 다른 메모리 셀에는 데이터 '1110' 이 저장되어 있을 수 있기 때문이다.
기본적으로, 데이터를 독출하는 원리는 특정 VGS 가 인가될 때 메모리 셀의 상태를 판단하는 것이다. 여기서 주목할 것은 인가되는 게이트 전압에만 트랜지스 터의 상태가 결정되는 것이 아니라, 인가되는 게이트 전압과 소스 라인 전압의 차이에 의해서 트랜지스터 상태가 결정된다는 점이다. 따라서, 소스 라인 전압을 적절히 제어함으로써 게이트 전압을 인가하는 횟수를 크게 줄일 수 있다.
정보 검출부로부터 기 설정된 비트 개수만큼의 비트 정보가 검출되면, 메모리 셀의 게이트에는 기준 전압이 제공될 수 있다. 즉, 하나의 워드 라인과 연결된 메모리 셀들의 게이트에 기준 전압이 제공되는 것이다.
예를 들어, 본 발명의 일실시예에 따라 메모리 셀에 저장된 '0011' 의 세 번째 데이터를 독출하기 위해서는 도면 부호(440)에 해당하는 전압이 게이트에 기준 전압으로 제공될 수 있다. 이 경우, 정보 검출부로부터 검출된 비트 정보가 '00' 이므로 소스 라인 전압 제어부는 소스 라인 전압을 d 에서 c 로 상승시키게 된다. 또한, 메모리 셀에 저장된 '0011'의 네 번째 데이터를 독출하기 위해서는 도면 부호(450)에 해당하는 전압이 기준 전압으로 게이트에 제공될 수 있다. 이 때, 소스 라인 전압 제어부는 소스 라인 전압을 c 로 제공하게 된다. 즉, 도면 부호(417)에 해당하는 전압과 도면 부호(450)에 해당하는 전압 사이의 차이가 소스 라인 전압 d 와 a 의 차이가 같게 되도록 소스 라인 전압이 제어되는 것이다.
만약, 다른 메모리 셀에는 '1110' 이 저장되어 있다면, 정보 검출부로부터 상위 2 비트인 '11'이 검출될 수 있다. 따라서, 상기 다른 메모리 셀의 문턱 전압은 ①, ②, ③, ④ 영역 중 어느 하나에 속하게 된다. 또한, 세 번째 데이터를 독출하기 위해서는 도면 부호(440)에 해당하는 전압이 기준 전압으로 상기 다른 메모리 셀의 게이트에 제공될 수 있고, 상기 다른 메모리 셀의 소스 라인은 a 로 제어 된다. 동일한 방식으로, 네 번째 데이터를 독출하기 위해서는 도면 부호(460)에 해당하는 전압이 기준 전압으로 상기 다른 메모리 셀의 게이트에 인가되고, 상기 다른 메모리 셀의 소스 라인은 a 로 설정된다. 즉, 도면 부호(460)에 해당하는 전압과 도면 부호(413)에 해당하는 전압의 차이는 소스 라인 전압 a 와 d 의 차이와 같게 된다.
정리하면, 본 발명의 일실시예에 따라 데이터 '0011' 을 검출하기 위해 인가되는 게이트 전압은 도면 부호(410, 420, 430, 440, 450)이므로 종래 방식에 비하여 게이트에 인가되는 전압의 수를 크게 줄일 수 있게 된다. 따라서, 메모리 데이터 독출 속도를 크게 향상시킬 수 있는 것이다. 도 4 및 상술한 예에서 같은 워드 라인과 연결된 메모리 셀들의 게이트에는 기준 전압으로 도면 부호(440, 450, 460) 만이 인가되므로 게이트에 인가되는 전압의 수가 크게 감소한 것이다.
다른 예를 들어, 데이터 '0001' 을 독출하기 위해서는 도면 부호(410, 420, 430, 440, 450, 460)에 해당하는 게이트 전압이 인가되어야 하므로, 인가되는 게이트 전압의 수는 6 개이다. 이 또한, 메모리 데이터 독출 속도를 크게 향상시킨 것이다.
도 5는 본 발명의 일실시예에 따른 메모리 데이터 독출 방법을 나타낸 동작 흐름도이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 메모리 데이터 독출 방법은 메모리 셀에 저장된 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출한다(S510).
이 때, 비트 정보를 검출하는 단계(S510)는 상기 메모리 셀의 소스 라인 전압을 일정하게 유지시키고, 상기 메모리 셀의 게이트 전압을 제어하여 상기 비트 정보를 검출할 수 있다.
또한, 본 발명의 일실시예에 따른 메모리 데이터 독출 방법은 검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어한다(S520).
또한, 본 발명의 일실시예에 따른 메모리 데이터 독출 방법은 제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출한다(S530).
도 6은 도 5에 도시된 소스 라인 전압을 제어하는 단계(S520)의 일례를 도시한 동작 흐름도이다.
도 6을 참조하면, 소스 라인 전압을 제어하는 단계(S520)는 검출된 상기 비트 정보를 이용하여 상기 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단한다(S610).
또한, 소스 라인 전압을 제어하는 단계(S520)는 상기 문턱 전압이 속하는 영역의 범위에 따라 상기 메모리 셀의 소스 라인 전압을 제공한다(S620).
도 6에 도시되지 아니하였으나, 도 5에 도시된 나머지 비트 정보를 독출하는 단계(S530)는 상기 메모리 셀의 게이트에 기준 전압을 제공하고, 제공된 상기 소스 라인 전압과 상기 기준 전압의 차이가 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 상기 나머지 비트 정보를 독출할 수 있다.
지금까지 도 5 및 도 6을 참조하여 본 발명에 따른 메모리 데이터 독출 방 법에 대하여 설명하였다. 본 발명에 따른 메모리 데이터 독출 방법에는 도 1 내지 도 4와 관련하여 상술한 실시예들의 세부 내용이 그대로 적용될 수 있으므로 이하 본 방법과 관련된 세부 내용의 설명은 생략하도록 한다.
본 발명에 따른 메모리 데이터 독출 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 상기 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터 독출 방법은, 메모리 셀의 소스 라인 전압을 제어함으로써 읽기 속도를 크게 향상시킬 수 있다.
또한, 본 발명은 메모리 셀의 소스 라인 전압을 적절히 조절함으로써 메모리 셀에 인가되는 게이트 전압을 자주 바꾸지 않고도 메모리 셀에 저장된 데이터를 독출할 수 있다.
또한, 본 발명은 메모리 셀에 저장된 멀티 비트 정보 중 소정의 비트 정보를 검출하여 이를 이용함으로써 신속하고 정확하게 메모리 셀에 저장된 데이터를 독출할 수 있다.
또한, 본 발명은 메모리 데이터를 독출하기 위한 읽기 동작 수행 횟수를 효과적으로 줄임으로써 메모리 장치의 전체적인 성능 향상을 도모할 수 있다.

Claims (15)

  1. 멀티 비트 정보가 저장된 메모리 셀;
    상기 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출하는 정보 검출부;
    상기 정보 검출부로부터 검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어하는 소스 라인 전압 제어부; 및
    제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출하는 나머지 비트 정보 독출부
    를 포함하는 것을 특징으로 하는 메모리 데이터 독출 장치.
  2. 제1항에 있어서,
    상기 소스 라인 전압 제어부는
    상기 정보 검출부로부터 검출된 상기 비트 정보를 이용하여 상기 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단하는 문턱 전압 판단부; 및
    상기 문턱 전압이 속하는 영역의 범위에 따라 상기 메모리 셀의 소스 라인 전압을 제공하는 소스 라인 전압 제공부
    를 포함하는 것을 특징으로 하는 메모리 데이터 독출 장치.
  3. 제2항에 있어서,
    상기 나머지 비트 정보 독출부는
    상기 메모리 셀의 게이트에 기준 전압을 제공하고,
    상기 소스 라인 전압 제공부에 의해 제공된 상기 소스 라인 전압과 상기 기준 전압의 차이가 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 상기 나머지 비트 정보를 독출하는 것을 특징으로 하는 메모리 데이터 독출 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 MLC(Multi-Level Cell) 방식의 플래쉬 메모리인 것을 특징으로 하는 메모리 데이터 독출 장치.
  5. 제1항에 있어서,
    상기 멀티 비트 정보는 그레이 코드 방식으로 상기 메모리 셀에 저장된 것을 특징으로 하는 메모리 데이터 독출 장치.
  6. 제1항에 있어서,
    상기 정보 검출부는
    상기 메모리 셀의 소스 라인 전압을 일정하게 유지시키고, 상기 메모리 셀의 게이트 전압을 제어하여 상기 비트 정보를 검출하는 것을 특징으로 하는 메모리 데이터 독출 장치.
  7. 제1항에 있어서,
    상기 정보 검출부는
    상기 메모리 셀에 N 비트 정보가 저장되는 경우 N/2 비트 개수만큼의 비트 정보를 검출하는 것을 특징으로 하는 메모리 데이터 독출 장치.
  8. 메모리 셀에 저장된 멀티 비트 정보 중 기 설정된 비트 개수만큼의 비트 정보를 검출하는 단계;
    검출된 상기 비트 정보를 기초로 상기 메모리 셀의 소스 라인 전압을 제어하는 단계; 및
    제어된 상기 소스 라인 전압을 이용하여 상기 메모리 셀에 저장된 나머지 비트 정보를 독출하는 단계
    를 포함하는 것을 특징으로 하는 메모리 데이터 독출 방법.
  9. 제8항에 있어서,
    상기 소스 라인 전압을 제어하는 단계는
    검출된 상기 비트 정보를 이용하여 상기 메모리 셀의 문턱 전압이 속하는 영역의 범위를 판단하는 단계; 및
    상기 문턱 전압이 속하는 영역의 범위에 따라 상기 메모리 셀의 소스 라인 전압을 제공하는 단계
    를 포함하는 것을 특징으로 하는 메모리 데이터 독출 방법.
  10. 제9항에 있어서,
    상기 나머지 비트 정보를 독출하는 단계는
    상기 메모리 셀의 게이트에 기준 전압을 제공하고,
    제공된 상기 소스 라인 전압과 상기 기준 전압의 차이가 상기 메모리 셀의 문턱 전압보다 큰지 여부에 따라 상기 나머지 비트 정보를 독출하는 것을 특징으로 하는 메모리 데이터 독출 방법.
  11. 제8항에 있어서,
    상기 메모리 셀은 MLC(Multi-Level Cell) 방식의 플래쉬 메모리인 것을 특징으로 하는 메모리 데이터 독출 방법.
  12. 제8항에 있어서,
    상기 멀티 비트 정보는 그레이 코드 방식으로 상기 메모리 셀에 저장된 것을 특징으로 하는 메모리 데이터 독출 방법.
  13. 제8항에 있어서,
    상기 비트 정보를 검출하는 단계는
    상기 메모리 셀의 소스 라인 전압을 일정하게 유지시키고, 상기 메모리 셀의 게이트 전압을 제어하여 상기 비트 정보를 검출하는 것을 특징으로 하는 메모리 데이터 독출 방법.
  14. 제8항에 있어서,
    상기 비트 정보를 검출하는 단계는
    상기 메모리 셀에 N 비트 정보가 저장되는 경우 N/2비트 개수만큼의 비트 정보를 검출하는 것을 특징으로 하는 메모리 데이터 독출 방법.
  15. 제8항 내지 제14항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
KR1020070052848A 2007-05-30 2007-05-30 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법 Active KR100836800B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070052848A KR100836800B1 (ko) 2007-05-30 2007-05-30 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법
US11/907,082 US7751239B2 (en) 2007-05-30 2007-10-09 Device for reading memory data and method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070052848A KR100836800B1 (ko) 2007-05-30 2007-05-30 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법

Publications (1)

Publication Number Publication Date
KR100836800B1 true KR100836800B1 (ko) 2008-06-10

Family

ID=39770781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070052848A Active KR100836800B1 (ko) 2007-05-30 2007-05-30 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법

Country Status (2)

Country Link
US (1) US7751239B2 (ko)
KR (1) KR100836800B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160052278A (ko) * 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023177A (ko) * 1998-09-16 2000-04-25 이데이 노부유끼 불휘발성 반도체 기억장치, 불휘발성 반도체 기억 장치의베리파이방법 및 독출방법
KR20010077273A (ko) * 2000-02-01 2001-08-17 윤종용 멀티-레벨 불휘발성 반도체 메모리 장치
KR20070004295A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp., Santa Clara EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6023781A (en) 1996-09-18 2000-02-08 Nippon Steel Corporation Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program
JP4246831B2 (ja) 1999-02-08 2009-04-02 株式会社東芝 半導体集積回路装置のデータ判別方法
KR20010000197A (ko) 2000-08-10 2001-01-05 김영호 전복죽 및 이의 제조방법
EP1211812B1 (en) * 2000-10-31 2006-11-15 STMicroelectronics S.r.l. A/D conversion method in high density multilevel non-volatile memory devices and corresponding converter device
US6906951B2 (en) * 2001-06-14 2005-06-14 Multi Level Memory Technology Bit line reference circuits for binary and multiple-bit-per-cell memories
US6567304B1 (en) * 2002-05-09 2003-05-20 Matrix Semiconductor, Inc Memory device and method for reliably reading multi-bit data from a write-many memory cell
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7493457B2 (en) * 2004-11-08 2009-02-17 Sandisk Il. Ltd States encoding in multi-bit flash cells for optimizing error rate
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
US7221592B2 (en) * 2005-02-25 2007-05-22 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
US7369434B2 (en) * 2006-08-14 2008-05-06 Micron Technology, Inc. Flash memory with multi-bit read
US7489547B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023177A (ko) * 1998-09-16 2000-04-25 이데이 노부유끼 불휘발성 반도체 기억장치, 불휘발성 반도체 기억 장치의베리파이방법 및 독출방법
KR20010077273A (ko) * 2000-02-01 2001-08-17 윤종용 멀티-레벨 불휘발성 반도체 메모리 장치
KR20070004295A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법

Also Published As

Publication number Publication date
US7751239B2 (en) 2010-07-06
US20090196097A1 (en) 2009-08-06

Similar Documents

Publication Publication Date Title
US8385123B2 (en) Programming to mitigate memory cell performance differences
US20100095049A1 (en) Hot memory block table in a solid state storage device
US9036426B2 (en) Memory cell sensing using a boost voltage
US12190957B2 (en) Dynamic step voltage level adjustment
US11961566B2 (en) Fast bit erase for upper tail tightening of threshold voltage distributions
US11922993B2 (en) Read-time overhead and power optimizations with command queues in memory device
US12315575B2 (en) Boost voltage modulated corrective read
US20230207018A1 (en) Charge loss acceleration during programming of memory cells in a memory sub-system
KR100836800B1 (ko) 메모리 데이터 독출 장치 및 이를 이용한 메모리 데이터독출 방법
US11594292B2 (en) Power loss immunity in memory programming operations
US11749346B2 (en) Overwrite mode in memory programming operations
KR102722154B1 (ko) Nand 메모리 동작을 위한 아키텍처 및 방법
US20240249776A1 (en) Drain-side wordline voltage boosting to reduce lateral electron field during a programming operation
US11742036B2 (en) Reducing maximum programming voltage in memory programming operations
KR20210022262A (ko) 비휘발성 메모리 장치
US12224012B2 (en) All level coarse/fine programming of memory cells
US20240071530A1 (en) Corrective program verify operation with improved read window budget retention
US12068036B2 (en) Adaptive erase pulse width modulation based on erase suspend during erase pulse ramping period
US12236107B2 (en) Memory device and method of operating the memory device
US12087372B2 (en) Partial block erase operations in memory devices
US20240069749A1 (en) Asymmetric pass through voltage for reduction of cell-to-cell interference
US20240312525A1 (en) Re-driving data to a sub-block during programming of multiple sub-blocks
US20230307055A1 (en) Concurrent slow-fast memory cell programming

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070530

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080527

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080603

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080604

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110531

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20120531

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20160531

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20190530

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20220525

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20230524

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20240527

Start annual number: 17

End annual number: 17