KR100836757B1 - 커패시터가 구비된 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
커패시터가 구비된 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체 기판 상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 형성된 제 1 전극 패턴, 및 상기 제 1 전극 패턴에 자기정렬되어 상기 제 1 층간 절연막이 식각된 커패시터 영역을 포함한다. 상기 제 1 전극 패턴의 측벽 및 상기 커패시터 영역에 MIM 커패시터가 콘포말하게 형성된다. 상기 커패시터 영역에는 상기 MIM 커패시터에 의해 감싸여진 제 1 할로 영역이 형성되고, 제 2 전극 패턴이 상기 제 1 할로 영역을 채운다. 상기 제 2 전극 패턴은 상기 제 1 전극 패턴의 측벽에 대향하는 측벽을 가진다. 이 MIM 커패시터는 배선층의 두께보다 깊은 커패시터 영역에 콘포말하게 형성되어 배선층에 접촉하는 면적보다 넓은 커패시터 면적을 가질 수 있다. 또한, 전극 패턴의 평면 형상을 변형시킴으로써, MIM 커패시터의 면적이 더욱 더 증가될 수 있다.
커패시터, MIM, 나선형
Description
도 1은 종래 기술에 따른 반도체 장치의 커패시터를 나타낸 단면도.
도 2a 내지 도 2c는 각각 본 발명의 일 실시예에 따른 반도체 장치의 커패시터를 나타낸 평면도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들.
도 5 및 도 6은 본 발명의 제 2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치의 변형례를 나타낸 단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 커패시터가 구비된 반도체 장치 및 그 제조 방법에 관한 것이다.
폴리 실리콘 전극을 사용하는 종래의 커패시터에 비해, 금속 전극을 사용하는 커패시터는 고속 동작에 요구되는 응용 분야에 적합하다. 폴리실리콘 전극은 유전막과 접촉된 부분이 산화되어 커패시턴스가 저하되며, 이온의 디플리션에 의한 기생 커패시턴스가 생성되어 커패시턴스가 저하되는 문제가 있다.
금속 전극을 이용하는 금속-유전체-금속(MIM) 커패시터는 전극의 비저항이 작고 디플리션 커패시턴스가 없고, 고속 동작에 적합하여 고성능 반도체 장치에 주로 사용되고 있다.
도 1은 종래의 MIM 커패시터를 나타낸 평면도이다.
도 1을 참조하면, 종래의 MIM 커패시터는 하부 배선층(12)에 접속된 하부 전극(14)을 포함하고, 층간 절연막(16)이 상기 하부 전극(14)을 덮는다. 상기 하부 전극(14)은 반도체 장치의 다층 배선의 한 부분이다.
상기 층간 절연막(16)의 일부분이 식각되어 상기 하부 전극(14)이 커패시터 영역에 노출되고, 상기 커패시터 영역에 콘포말한 유전막(18)이 형성되어 있다. 상기 유전막(18) 상에 텅스텐 등의 매립성이 우수한 금속이 채워져 상부 전극(20 형성한다. 상기 상부 전극(20)은 상기 층간 절연막(16) 상에 형성된 상부 배선층(22)에 접속된다.
상술한 것과 같이, 종래의 MIM 커패시터는 배선층의 일부를 하부 전극으로 사용하며, 커패시터 영역 내에 상부 전극이 채워진 것이 특징이다. 따라서, 커패시터 영역의 측벽 및 바닥에 유전막이 형성되어 유전막의 면적은 넓으나, 하부 전극(14)와 상부 전극(20) 사이의 유효 면적은 상대적으로 작다. 이를 개선하기 위해 서 전극의 평면적이 증가되는 것이 요구되나, 제한된 크기의 반도체 장치에서 커패시터의 점유 면적을 증가하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적에서 상대적으로 높은 커패시턴스의 커패시터가 구비된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 커패시터에 접속되는 배선층의 표면적보다 넓은 면적의 커패시터가 구비된 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 도전체 패턴들 사이에 개재된 MIM 커패시터를 가지는 반도체 장치 및 그 제조 방법을 제공한다.
이 장치는 반도체 기판 상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 형성된 제 1 전극 패턴, 및 상기 제 1 전극 패턴에 자기정렬되어 상기 제 1 층간 절연막이 식각된 커패시터 영역을 포함한다.
상기 제 1 전극 패턴의 측벽 및 상기 커패시터 영역에 MIM 커패시터가 콘포말하게 형성된다. 상기 커패시터 영역에는 상기 MIM 커패시터에 의해 감싸여진 제 1 할로 영역이 형성되고, 제 2 전극 패턴이 상기 제 1 할로 영역을 채운다. 상기 제 2 전극 패턴은 상기 제 1 전극 패턴의 측벽에 대향하는 측벽을 가진다.
상기 MIM 커패시터는 반도체 기판 상에 복수개가 형성될 수 있으며, 적층된 구조로 형성할 수도 있다. 이 때, 적층된 MIM 커패시터들은 서로 병렬로 연결되어 평면적의 증가 없이 높은 커패시턴스를 구현할 수 있다.
구체적으로, 적층된 커패시터 구조는 상기 제 2 전극 패턴을 덮는 제 2 층간 절연막을 더 포함하고, 상기 제 2 층간 절연막에 전극 패턴들 및 이들 사이에 개재된 MIM 커패시터가 형성된다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 층간 절연막을 형성하는 것과, 상기 제 1 층간 절연막 상에 제 1 전극 패턴을 형성하는 것을 포함한다. 상기 제 1 층간 절연막을 상기 제 1 전극 패턴에 자기정렬 식각하여 커패시터 영역을 형성한다. 상기 제 1 전극 패턴의 측벽 및 상기 커패시터 영역에 금속-유전막-금속(MIM) 커패시터를 콘포말하게 형성하여 상기 MIM 커패시터에 의해 정의된 할로 영역을 형성한다. 계속해서, 상기 할로 영역을 채우며 상기 제 1 전극 패턴의 측벽에 대향하는 측벽을 가지는 제 2 전극 패턴을 형성한다.
구체적으로 상기 MIM 커패시터를 형성하는 단계는, 상기 커패시터 영역이 형성된 기판의 전면에 상기 커패시터 영역에 할로 영역을 정의하는 MIM 커패시터층을 콘포말하게 형성 것을 포함한다. 상기 MIM 커패시터층 상에 상기 할로 영역을 채우는 제 2 전극 패턴막을 형성하고, 상기 제 2 전극 패턴막 및 상기 MIM 커패시터층을 평탄화하여 상기 제 1 층간 절연막 및 상기 제 1 전극 패턴 상에서 제거한다. 결과적으로, 상기 MIM 커패시터에 의해 정의된 할로 영역에 상기 제 2 전극 패턴막이 잔존하여 제 2 전극 패턴이 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2c는 각각 본 발명의 일 실시예에 따른 커패시터의 평면도이다.
도 2a를 참조하면, 반도체 기판에 대해 수직 방향에서 볼 때, 본 발명의 일 실시예에 따른 커패시터는 나선형 구조를 가질 수 있다. 상기 커패시터는 제 1 전극 패턴(62)과 제 2 전극 패턴(82)을 포함하고, 상기 제 1 전극 패턴(62) 및 상기 제 2 전극 패턴(82) 사이에 MIM 커패시터(80)가 개재된다.
상기 제 1 전극 패턴(62)와 상기 제 2 전극 패턴(82)는 서로 평행하게 나선형상으로 신장된다. 상기 MIM 커패시터(80)은 상기 제 2 전극 패턴(62)의 측벽으로부터 하부까지 연속적으로 형성되어, 상기 제 2 전극 패턴(62)이 채워지는 할로 영역을 정의한다. 따라서, 상기 MIM 커패시터(80)가 상기 제 1 전극 패턴(62) 및 상기 제 2 전극 패턴(82)의 형상을 따라 나선형으로 형성됨으로써 커패시터 면적이 상대적으로 클 뿐 아니라, MIM 커패시터(80)이 상기 제 2 전극 패턴(62)의 측벽 및 하부에 연속적으로 형성되어 제한된 평면적에서 높은 커패시턴스를 얻을 수 있다.
도 2b를 참조하면, 본 발명에 따른 커패시터는 핑거형 구조를 가진 제 1 전극 패턴(62) 및 제 2 전극 패턴(82)을 포함한다. 상기 제 1 전극 패턴(62)은 제 1 방향으로 신장된 복수개의 라인 형상을 가지고, 상기 제 2 전극 패턴(82)은 상기 제 1 방향과 반대방향으로 신장된 복수개의 라인 형상을 가진다. 상기 제 1 전극 패턴(62) 및 상기 제 2 전극 패턴(82)은 서로 대향함으로써, 라인 형상이 교대로 배치되고, 상기 제 1 전극 패턴(62) 및 상기 제 2 전극 패턴(82) 사이에 개재된 MIM 커패시터(80)은 기판에 대해 수직 방향에서 볼 때, 지그재그 형상으로 노출된다. 그러나, 상기 MIM 커패시터(8)은 상기 제 2 전극 패턴(82)의 측벽 및 하부면에 연속적으로 형성되어, 상기 제 2 전극 패턴(82)가 채워진 할로 영역을 정의하고, 상기 제 2 전극 패턴(82)의 형상에 따라 복수개의 라인 부분을 가진다.
도 2c를 참조하면, 본 발명에 다른 커패시터는 양 방향으로 신장된 복수개의 라인 형상을 가지는 핑거형 제 1 전극 패턴(62)과, 상기 제 1 전극 패턴(62)의 라인 형상과 교대로 배치된 복수개의 라인 형상을 가지는 제 2 전극 패턴(82)을 포함한다. 상기 제 1 전극 패턴(62)과 상기 제 2 전극 패턴(82) 사이에 MIM 커패시터(80)이 개재된다. 상기 MIM 커패시터(80)은 상기 제 2 전극 패턴(82)의 측벽 및 하부면에 연속적으로 형성되어, 상기 제 2 전극 패턴(82)이 채워진 할로 영역을 정의한다. 따라서, 상기 제 MIM 커패시터(80)은 상기 제 2 전극 패턴(82)와 동일한 형상을 형성될 뿐 아니라, 수직으로도 신장된 부분을 가져 높은 커패시턴스를 제공할 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 일부분을 나타낸 단면도이다.
도 3을 참조하면, 일반적으로 반도체 기판(50) 상에 절연막(52)이 형성되고, 상기 절연막(52) 상에 배선층(56)이 형성된다. 상기 절연막(52) 및 상기 배선층(56) 상에 제 1 층간 절연막(67)이 형성되어 있다. 상기 제 1 층간 절연막(67) 하부에는 식각 저지막(54)가 형성될 수도 있다. 상기 식각 저지막(54)은 필요에 따라 형성되거나 형성되지 않을 수도 있다.
상기 제 1 층간 절연막(67)은 제 1 하부 층간 절연막(58) 및 제 1 상부 층간 절연막(66)으로 구성된다. 상기 제 1 층간 절연막(67) 상에 제 1 전극 패턴(62)가 형성되어 있다. 상기 제 1 전극 패턴(62)은 상기 제 1 하부 층간 절연막(58) 상에 형성된다. 상기 제 1 층간 절연막(67), 즉 상기 제 1 하부 층간 절연막(58) 및 상기 제 1 상부 층간 절연막(66)이 패터닝되어 커패시터 영역이 정의된다. 이 때, 상기 제 1 층간 절연막(67)은 상기 제 1 전극 패턴(62)에 자기 정렬되어 식각된다.
상기 제 1 전극 패턴(62)의 측벽 및 상기 커패시터 영역에 콘포말하게 MIM 커패시터(80)이 형성된다. 상기 MIM 커패시터(80)은 하부 전극(74), 커패시터 유전막(76) 및 상부 전극(78)로 구성된다. 상기 MIM 커패시터(80)은 상기 커패시터 영역에 콘포말하게 형성되어 할로영역을 형성하고, 상기 할로 영역 내에 제 2 전극 패턴(82)가 채워져 있다. 상기 제 2 전극 패턴(82)은 상기 제 1 전극 패턴(62)의 측벽에 대향하는 측벽을 가진다. 도시된 것과 같이, 상기 MIM 커패시터(80)은 상기 제 2 전극 패턴(82)의 측벽 및 하부면에 연속적으로 형성되어 표면적이 넓고, 상기 제 1 전극 패턴(62) 및 상기 제 2 전극 패턴(82)은 예컨대 도 2a 내지 도 2c에 도시된 것과 같은 평면 구조를 가져, MIM 커패시터의 표면적이 극대화될 수 있다.
상기 제 1 전극 패턴(62)과 동일한 레벨에 상기 반도체 영역의 소정 영역에 제 1 배선층(64)가 형성되어 있다. 상기 제 1 배선층(64)은 상기 제 1 전극(62)에 접속된다. 예컨대, 상기 제 1 배선층(64)은 상기 제 1 전극 패턴(62)으로부터 연속적인 패턴일 수 있다.
상기 기판의 전면에 제 2 층간 절연막(84)이 형성되고, 상기 제 2 층간 절연막(84)을 콘택 패턴(86)이 관통한다. 상기 제 2 층간 절연막(84) 상에는 제 2 배선층(90)이 형성되어 상기 콘택 패턴(86)을 통해 상기 제 1 배선층(64) 및 상기 제 2 전극 패턴(82)에 각각 접속된다. 상기 제 2 배선층(90)은 상기 제 2 전극 패턴(82)에 접속된 제 1 배선 패턴(88a) 및 상기 제 1 배선층(64)에 접속된 제 2 배선 패턴(88b)을 포함한다.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 일반적으로 반도체 기판(50) 상에는 절연막(52)이 형성되어 있고, 상기 절연막(52) 상에는 배선층(58)이 형성된다. 상기 절연막(52) 및 상기 배선층(56) 상에 제 1 하부 층간 절연막(58)이 형성된다. 상기 제 1 하부 층간 절연막(58)이 형성되기 전에 상기 제 1 하부 층간 절연막(58) 하부에 제 1 식각 저지막(54)이 더 형성될 수 있다. 상기 제 1 식각 저지막(54)은 상기 제 1 하부 층간 절연막(58)에 대해서 식각선택성을 가지는 물질로 형성하는 것이 바람직하다.
상기 제 1 하부 층간 절연막(58)을 관통하는 콘택 패턴(60)을 형성하고, 상기 제 1 하부 층간 절연막(58) 상에 제 1 전극 패턴(62) 및 제 1 배선층(64)을 형성한다. 즉, 상기 제 1 전극 패턴(62)은 반도체 장치의 배선층과 함께 형성된다. 상기 제 1 전극 패턴(62)은 상기 제 1 배선층(64)에 연결될 수 있다. 상기 제 1 전극 패턴(62)는 예컨대 도 2a 내지 도 2c에 도시된 것과 같은 평면 구조를 가질 수 있다.
도 4b를 참조하면, 상기 반도체 기판의 전면에 제 1 상부 층간 절연막(66)을 형성하고, 상기 제 1 상부 층간 절연막(66)을 평탄화하여 상기 제 1 전극 패턴(62)의 상부면에 정렬한다. 계속해서, 상기 제 1 상부 층간 절연막(66) 상에 커패시터 영역(70)을 정의하는 포토레지스트 패턴(68)을 형성한다.
도 4c를 참조하면, 상기 포토레지스트 패턴(68)을 식각 마스크로 사용하여 상기 제 1 상부 층간 절연막(66) 및 상기 제 1 하부 층간 절연막(58)로 구성된 제 1 층간 절연막(67)을 패터닝한다. 상기 제 1 층간 절연막(67)을 상기 제 1 식각 저지막(54)이 노출될 때까지 식각하거나, 소정 깊이까지만 식각할 수도 있다.
이 때, 상기 제 1 전극 패턴(62)이 식각마스크가 되어, 상기 제 1 층간 절연막(67), 구체적으로는 제 1 하부 층간 절연막(58)은 상기 제 1 전극 패턴(62)에 자기정렬되어 식각된다. 상기 제 1 층간 절연막(67)이 식각되어 제 1 전극 패턴(62)에 자기정렬된 커패시터 영역(12)이 형성된다. 잔존한 포토레지스트 패턴(68)을 제거한다.
도 4d를 참조하면, 상기 기판의 전면에 하부 전극막(74), 커패시터 유전 막(76) 및 상부 전극막(78)을 콘포말하게 형성한다. 상기 하부 전극막(74) 및 상기 상부 전극막(78)은 금속막으로써, 예컨대 TiN 또는 TaN 등 얇고 콘포말한 전극을 형성하는데 적합한 물질로 형성할 수 있다. 상기 하부 전극막(74), 커패시터 유전막(76) 및 상부 전극막(78)은 제 1 MIM 커패시터(80)을 구성한다.
상기 제 1 MIM 커패시터(80)이 콘포말하게 형성되어 상기 커패시터 영역에는 MIM 커패시터(80)로 둘러싸인 할로 영역(81)이 형성된다.
도 4e를 참조하면, 상기 할로 영역(81)을 채우는 도전막을 기판의 전면에 형성하고, 상기 도전막을 평탄화하여 상기 할로 영역(81)을 채우는 제 2 전극 패턴(82)을 형성한다. 이 때, 상기 제 1 전극 패턴(62) 상부 및 상기 제 1 상부 층간 절연막(66) 상의 도전막 및 제 1 MIM 커패시터막이 제거되어, 상기 제 1 MIM 커패시터(80)는 상기 제 1 전극 패턴(62)의 측벽 및 상기 커패시터 영역(72)의 측벽 및 바닥에 콘포말하게 형성된다. 도 2a 내지 도 2c에 예시된 것과 같이, 상기 제 1 MIM 커패시터(80)는 상기 제 2 전극 패턴(82)과 동일한 형상으로 반도체 기판 상에 수평 및 수직으로 신장된다. 계속해서, 제 2 층간절연막 및 제 2 배선층을 형성하여 도 3에 도시된 구조를 형성할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 일부를 나타낸 단면도이다.
도 5를 참조하면, 본 발명에 따른 반도체 장치는 병렬로 연결된 적층된 커패시터 구조를 가질 수도 있다.
도 4에 도시된 것과 같이 제 1 MIM 커패시터(80) 및 제 2 전극 패턴(82)을 형성한 후, 상기 기판의 전면에 제 2 하부 층간 절연막(84)을 형성하고, 상기 제 2 하부 층간 절연막(84)을 관통하여 상기 제 1 배선층(64)에 접속된 콘택 패턴(86)을 형성한다. 상기 제 2 하부 층간 절연막(84)을 형성하기 전에 상기 하부 층간 절연막(84)에 대해 식각선택성을 가지는 식각 저지막을 더 형성할 수도 있다.
상기 제 2 하부 층간 절연막(84) 상에 제 3 전극 패턴(87) 및 제 2 배선층(90)을 형성한다. 상기 제 2 배선층(90)은 상기 제 2 전극 패턴(82)에 접속된 제 1 배선 패턴(88a) 및 상기 제 1 배선층(64)에 접속된 제 2 배선 패턴(88b)을 포함한다. 상기 제 2 배선 패턴(88b)는 상기 제 3 전극 패턴(87)에 접속되며, 상기 제 2 배선 패턴(88b) 및 상기 제 3 전극 패턴(87)은 연속적인 패턴일 수 있다.
상기 기판의 전면에 제 2 상부 층간 절연막(92)을 형성하고, 상기 제 3 전극 패턴(87)의 상부면에 정렬되도록 평탄화한다. 상기 제 2 하부 층간 절연막(84) 및 상기 제 2 상부 층간 절연막(92)은 제 2 층간 절연막(93)을 구성한다.
계속해서, 상기 제 1 MIM 커패시터(80) 및 상기 제 2 전극 패턴(82)를 형성하는 것과 동일한 과정을 반복하여 제 2 MIM 커패시터(100) 및 제 4 전극 패턴(102)을 형성한다.
도 6을 참조하면, 상기 기판의 전면에 제 3 층간 절연막(104)을 형성하고, 상기 제 3 층간 절연막(104)을 관통하는 콘택 패턴(106)을 형성한다. 상기 제 3 층간 절연막(104) 상에 제 3 배선층(110)을 형성한다. 상기 제 3 배선층(110)은 상기 제 1 배선 패턴(88a) 및 상기 제 4 전극 패턴(102)에 접속된 제 3 배선 패턴(108a)과, 상기 제 2 배선 패턴(88b)에 접속된 제 4 배선 패턴(108b)을 포함한다.
따라서, 상기 제 1 MIM 커패시터(80) 및 상기 제 2 MIM 커패시터(100)은 병렬로 연결된다. 상기 과정들을 반복하여, 기판 상에 병렬로 연결된 복수개의 MIM 커패시터를 적층할 수 있다.
상기 상기 제 3 전극 패턴(87)은 상기 제 2 전극 패턴(82) 상부에 형성하고, 상기 제 4 전극 패턴(102)은 상기 제 1 전극 패턴(62) 상부에 형성할 수 있다. 이 경우, 상기 제 1 전극 패턴(62)와 상기 제 4 전극 패턴(102) 사이에 기생 커패시턴스가 생성되고, 상기 제 2 전극 패턴(82)와 상기 제 3 전극 패턴(87) 사이에 기생 커패시턴스가 생성된다. 따라서, 커패시턴스가 증가되는 효과를 얻을 수 있다.
그러나, 도 7에 도시된 것과 같이, 상기 제 1 전극 패턴(62) 상부에 상기 제 3 전극 패턴(87)이 형성되고, 상기 제 2 전극 패턴(82) 상부에 상기 제 4 전극 패턴(102)이 형성되도록 설계할 수도 있다.
상술한 것과 같이 본 발명에 따르면, 반도체 장치의 배선층을 형성하는 동안 제 1 전극 패턴을 형성하고, 상기 제 1 전극 패턴에 하부 전극이 접촉된 MIM 커패시터를 형성할 수 있다.
이렇게 형성된 MIM 커패시터는 배선층의 두께보다 깊은 커패시터 영역에 콘포말하게 형성되어 배선층에 접촉하는 면적보다 넓은 커패시터 면적을 가질 수 있다. 또한, 전극 패턴의 평면 형상을 변형시킴으로써, MIM 커패시터의 면적이 더욱 더 증가될 수 있다.
또한, 배선층이 형성되는 층간 절연막의 두께가 증가되는 경우, MIM 커패시 터의 수직부분 면적이 증가되어 제한된 평면적에서 커패시터 면적을 극대화시킬 수 있다.
Claims (27)
- 반도체 기판 상에 형성된 제 1 층간 절연막;상기 제 1 층간 절연막 상에 형성된 제 1 전극 패턴;상기 제 1 전극 패턴에 자기정렬되어 상기 제 1 층간 절연막이 식각된 커패시터 영역;상기 제 1 전극 패턴의 측벽 및 상기 커패시터 영역에 콘포말하게 형성되어 제 1 할로 영역을 형성하는 금속-유전막-금속(MIM) 커패시터; 및상기 제 1 할로 영역을 채우며 상기 제 1 전극 패턴의 측벽에 대향하는 측벽을 가지는 제 2 전극 패턴을 포함하는 반도체 장치.
- 청구항 1에 있어서,상기 MIM 커패시터는 하부 전극, 커패시터 유전막 및 상부 전극으로 구성되되,상기 하부 전극은 상기 제 1 전극 패턴에 접속되고, 상기 상부 전극은 상기 제 2 전극 패턴에 접속된 것을 특징으로 하는 반도체 장치.
- 청구항 1에 있어서,상기 제 1 층간 절연막 하부에 상기 제 1 층간 절연막에 대하여 식각선택성을 가지는 제 1 식각 저지막이 형성되어 있고, 상기 MIM 커패시터는 상기 제 1 층 간 절연막을 관통하여 상기 식각 저지막에 접하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 층간 절연막은 각각 제 1 하부 층간 절연막 및 제 1 상부 층간 절연막으로 구성되되,상기 제 1 전극 패턴은 상기 제 1 하부 층간 절연막 상에 형성되고, 상기 제 1 상부 층간 절연막은 상기 제 1 하부 층간 절연막 상에 형성되어 제 1 전극 패턴의 상부면에 정렬되어 평탄화된 것을 특징으로 하는 반도체 장치.
- 청구항 1에 있어서,기판에 대해 수직 방향에서 볼 때, 상기 제 1 전극 패턴 및 상기 제 2 전극 패턴 사이에 상기 MIM 커패시터가 개재되어 상기 제 1 전극 패턴 및 상기 제 2 전극 패턴은 서로 맞물린 것을 특징으로 하는 반도체 장치.
- 청구항 5에 있어서,기판에 대해 수직 방향에서 볼 때, 상기 제 1 전극 패턴 및 상기 제 2 전극 패턴은 복수개의 라인 형상이 평행하게 신장된 핑거형이며, 서로 대향하여 라인 형상이 교대로 배치된 것을 특징으로 하는 반도체 장치.
- 청구항 5에 있어서,기판에 대해 수직 방향에서 볼 때, 상기 제 1 전극 패턴은 복수개의 라인 형상이 양 방향으로 신장된 핑거형이며, 상기 제 2 전극은 상기 제 1 전극 패턴의 라인 형상과 교대로 배치된 복수개의 라인 형상을 가지는 것을 특징으로 하는 반도체 장치.
- 청구항 5에 있어서,기판에 대해 수직 방향에서 볼 때, 상기 제 1 전극 패턴과 상기 제 2 전극 패턴은 평행하게 신장된 나선형인 것을 특징으로 하는 반도체 장치.
- 청구항 1에 있어서,상기 제 1 전극 패턴과 동일 레벨에 형성된 제 1 배선층;상기 제 1 전극 패턴, 상기 제 2 전극 패턴 및 상기 제 1 배선층을 덮는 제 2 층간 절연막;상기 제 2 층간 절연막 상에 형성된 제 2 배선층을 더 포함하는 반도체 장치.
- 청구항 9에 있어서,상기 제 1 배선층은 상기 제 1 전극 패턴에 접속되고,상기 제 2 배선층은 제 1 배선 패턴 및 제 2 배선 패턴을 포함하되, 상기 제 1 배선 패턴은 상기 제 1 배선층에 접속되고, 상기 제 2 배선 패턴은 상기 제 2 전극 패턴에 접속된 것을 특징으로 하는 반도체 장치.
- 청구항 9에 있어서,상기 제 2 배선층과 동일한 레벨에 형성된 제 3 전극 패턴상기 제 3 전극 패턴에 자기정렬되어 상기 제 2 층간 절연막이 식각된 제 2 커패시터 영역;상기 제 3 전극 패턴의 측벽 및 상기 제 2 커패시터 영역에 콘포말하게 형성되어 제 2 할로 영역을 정의하는 제 2 MIM 커패시터; 및상기 제 2 할로 영역을 채우며 상기 제 3 전극 패턴의 측벽에 대향하는 측벽을 가지는 제 4 전극 패턴을 더 포함하는 반도체 장치.
- 청구항 11에 있어서,상기 MIM 커패시터와 상기 제 2 MIM 커패시터는 병렬 연결된 것을 특징으로 하는 반도체 장치.
- 청구항 12에 있어서,상기 제 3 전극 패턴, 상기 제 4 전극 패턴 및 상기 제 2 배선층을 덮는 제 3 층간 절연막;상기 제 3 층간 절연막 상에 형성된 제 3 배선층을 더 포함하는 반도체 장 치.
- 청구항 13에 있어서,상기 제 1 배선층은 상기 제 1 전극 패턴에 접속되고,상기 제 2 배선층은 제 1 배선 패턴 및 제 2 배선 패턴을 포함하되, 상기 제 1 배선 패턴은 상기 제 1 배선층 및 상기 제 3 전극 패턴에 접속되고, 상기 제 2 배선 패턴은 상기 제 2 전극 패턴에 접속되고,상기 제 3 배선층은 제 3 배선 패턴 및 제 4 배선 패턴을 포함하되, 상기 제 3 배선 패턴은 상기 제 1 배선 패턴에 접속되고, 상기 제 4 배선 패턴은 상기 제 4 전극 패턴 및 상기 제 2 배선 패턴에 접속된 것을 특징으로 하는 반도체 장치.
- 청구항 11에 있어서,상기 제 3 전극 패턴은 상기 제 2 전극 패턴 상부에 위치하고, 상기 제 4 전극 패턴은 상기 제 1 전극 패턴 상부에 위치하는 것을 특징으로 하는 반도체 장치.
- 청구항 11에 있어서,상기 제 3 전극 패턴은 상기 제 1 전극 패턴 상부에 위치하고, 상기 제 4 전극 패턴은 상기 제 2 전극 패턴 상부에 위치하는 것을 특징으로 하는 반도체 장치.
- 청구항 11에 있어서,상기 제 2 층간 절연막 하부에 상기 제 2 층간 절연막에 대하여 식각선택성을 가지는 제 2 식각 저지막이 형성되어 있고, 상기 제 2 MIM 커패시터는 상기 제 2 층간 절연막을 관통하여 상기 식각 저지막에 접하는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 제 1 층간 절연막은 제 1 하부 층간 절연막 및 제 1 상부 층간 절연막으로 구성되고, 상기 제 2 층간 절연막은 제 2 하부 층간 절연막 및 제 2 상부 층간 절연막으로 구성되되,상기 제 1 전극 패턴 및 상기 제 3 전극 패턴은 각각 제 1 하부 층간 절연막 및 제 2 하부 층간 절연막 상에 형성되고, 상기 제 1 상부 층간 절연막 및 상기 제 2 상부 층간 절연막은 각각 상기 제 1 전극 패턴 및 상기 제 3 전극 패턴의 상부면에 정렬되어 평탄화된 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상에 제 1 전극 패턴을 형성하는 단계;상기 제 1 층간 절연막을 상기 제 1 전극 패턴에 자기정렬 식각하여 커패시터 영역을 형성하는 단계;상기 제 1 전극 패턴의 측벽 및 상기 커패시터 영역에 금속-유전막-금속(MIM) 커패시터를 콘포말하게 형성하여 할로 영역을 정의하는 단계; 및상기 할로 영역을 채우며 상기 제 1 전극 패턴의 측벽에 대향하는 측벽을 가지는 제 2 전극 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 청구항 19에 있어서,상기 MIM 커패시터 및 제 2 전극 패턴을 형성하는 단계는,상기 커패시터 영역이 형성된 기판의 전면에 상기 커패시터 영역에 할로 영역을 정의하는 MIM 커패시터층을 콘포말하게 형성하는 단계;상기 MIM 커패시터층 상에 상기 할로 영역을 채우는 제 2 전극 패턴막을 형성하는 단계; 및상기 제 2 전극 패턴막 및 상기 MIM 커패시터층을 평탄화하여 상기 제 1 층간 절연막 및 상기 제 1 전극 패턴 상의 상기 제 2 전극 패턴막 및 상기 MIM 커패시터층을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
- 청구항 19에 있어서,상기 제 1 층간 절연막 및 상기 제 1 전극 패턴을 형성하는 단계는,상기 반도체 기판 상에 하부 층간 절연막을 형성하는 단계;상기 하부 층간 절연막 상에 상기 제 1 전극 패턴을 형성하는 단계;상기 제 1 전극 패턴 및 상기 하부 층간 절연막을 덮는 상부 층간 절연막을 형성하는 단계; 및상기 제 1 전극 패턴의 상부면에 정렬되도록 상기 상부 층간 절연막을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
- 청구항 21에 있어서,상기 제 1 전극 패턴을 형성함과 동시에, 상기 하부 층간 절연막 상에 상기 제 1 전극 패턴에 전기적으로 접속된 제 1 배선층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 22에 있어서,상기 제 2 전극 패턴을 형성한 이후에, 상기 기판의 전면에 제 2 층간 절연막을 형성하는 단계; 및상기 제 2 층간 절연막 상에, 상기 제 2 층간 절연막을 관통하여 상기 제 1 배선층 및 상기 제 2 전극 패턴에 각각 접속된 제 2 배선층을 형성하는 단계를 더 포함하되,상기 제 2 배선층은 상기 제 1 배선층에 접속된 제 1 배선 패턴과 상기 제 2 전극 패턴에 접속된 제 2 배선 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 21에 있어서,상기 제 1 층간 절연막을 형성하기 전에, 상기 제 1 층간 절연막에 대하여 식각 선택성을 가지는 제 1 식각 저지막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 청구항 24에 있어서,상기 커패시터 영역을 형성하는 단계에서, 상기 제 1 층간 절연막을 식각하여 상기 제 1 식각 저지막을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 23에 있어서,상기 제 2 배선층을 형성함과 동시에, 상기 제 2 층간 절연막 상에 제 3 전극 패턴을 형성하는 단계;상기 제 2 층간 절연막을 상기 제 3 전극 패턴에 자기정렬 식각하여 제 2 커패시터 영역을 형성하는 단계;상기 제 3 전극 패턴의 측벽 및 상기 제 2 커패시터 영역에 금속-유전막-금속(MIM) 커패시터를 콘포말하게 형성하여 제 2 할로 영역을 정의하는 단계; 및상기 제 2 할로 영역을 채우며 상기 제 3 전극 패턴의 측벽에 대향하는 측벽을 가지는 제 4 전극 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 청구항 26에 있어서,상기 제 3 전극 패턴, 상기 제 4 전극 패턴 및 상기 제 2 배선층을 덮는 제 3 층간 절연막을 형성하는 단계; 및상기 제 2 층간 절연막 상에 제 3 배선층을 형성하는 단계를 더 포함하되,상기 제 3 배선층은 제 3 배선 패턴 및 제 4 배선 패턴을 더 포함하되, 상기 제 3 배선 패턴은 상기 제 1 배선 패턴에 접속되고, 상기 제 4 배선 패턴은 상기 제 4 전극 패턴 및 상기 제 2 배선 패턴에 접속된 것을 특징으로 하는 반도체 장치의 제조 방법.
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| E902 | Notification of reason for refusal | ||
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