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KR100816159B1 - 비휘발성 메모리 장치용 레귤레이터 - Google Patents

비휘발성 메모리 장치용 레귤레이터 Download PDF

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KR100816159B1
KR100816159B1 KR1020060096190A KR20060096190A KR100816159B1 KR 100816159 B1 KR100816159 B1 KR 100816159B1 KR 1020060096190 A KR1020060096190 A KR 1020060096190A KR 20060096190 A KR20060096190 A KR 20060096190A KR 100816159 B1 KR100816159 B1 KR 100816159B1
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KR
South Korea
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voltage
response
power supply
regulator
control signal
Prior art date
Application number
KR1020060096190A
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English (en)
Inventor
이진행
Original Assignee
주식회사 하이닉스반도체
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Abstract

본원 발명에 따른 비휘발성 메모리 장치용 레귤레이터는 전원 전압 값을 입력받아 기준 전압을 생성하는 기준 전압 생성부, 상기 기준 전압에 응답하여 제1 및 제2 전압을 각각 생성하는 비반전 증폭부, 제1 제어 신호에 응답하여 상기 제1 전압을 출력단자로 전달하는 제1 스위칭 소자, 제2 제어 신호에 응답하여 상기 제2 전압을 상기 출력단자로 전달하는 제2 스위칭 소자 및 상기 제1 제어 신호에 응답하여 상기 제1 전압 값을 전원 전압 값에 비례하여 감소시키는 제1 전압 제어부를 포함하는 것을 특징으로 한다.
페이지 버퍼, 레귤레이터, 프리차지

Description

비휘발성 메모리 장치용 레귤레이터{Regulator for non volatile memory device}
도 1은 본 발명이 적용되는 플래시 메모리 소자의 페이지 버퍼를 도시한 회로도 이다.
도 2는 도 1의 페이지 버퍼의 독출 동작을 설명하기 위한 파형도이다.
도 3은 본원 발명의 일 실시예에 따른 레귤레이터를 도시한 회로도이다.
도 4는 전압(V1)의 관계식을 구하기 위해 도 3을 간략화한 회로도이다.
<도면의 주요 부분에 대한 설명>
100: 페이지 버퍼
110: 비트라인 선택부
120: 레지스터부
122: 래치
310: 밴드 갭 회로
320: 비반전 증폭부
322: OP 앰프
본 발명은 비휘발성 메모리장치에 포함된 페이지 버퍼에 특정 전압을 공급하는 레귤레이터에 관한 것으로, 더욱 상세하게는 상기 메모리 장치의 특정 셀을 독출하는 동작에서 특정 셀의 문턱 전압의 변화를 감소시키기 위한 레귤레이터에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자에 대한 수요가 증가하고 있다. 상기 비휘발성 메모리 소자 중 낸드 플래시 메모리(NAND-type flash memory)는 짧은 시간 내에 대용량의 정보를 저장하고 정상적인 프로그램 및 소거 여부를 검증하기 위해 페이지 버퍼(page buffer)를 사용한다. 통상의 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되었으나 최근 데이터 프로그램의 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성되고 있다.
한편, 메모리 장치의 집적도 향상을 위해 한 개의 메모리 셀에 다수 비트의 데이터를 저장하는 기술들이 연구되고 있다. 예를 들면, 종전에는 하나의 셀에 대해 두 가지 문턱 전압을 기준으로 '0' 과 '1'의 데이터를 구분하여 저장하였으나, 최근의 멀티 레벨 셀 기술에 따르면 네 가지 문턱 전압을 기준으로 '00', '01', '10' 및 '11' 과 같은 데이터를 하나의 셀에 저장할 수 있게 된다.
다만, 상기와 같은 멀티 레벨 셀 기술을 적용하기 위해서는 각 레벨이 갖는 문턱 전압 값의 변동이 작도록 해야 하고, 특히 외부 환경의 변화에 따른 문턱 전압 값의 변동을 최소화시킬 수 있어야 한다.
통상적인 페이저 버퍼에서는 특정 셀의 독출 동작에 있어서 그 상태 값을 감지 하기 위해, 특정 비트라인을 프리차지(precharge)하기 위한 제1 전압과 특정 비트라인의 전압 레벨을 센싱하기 위한 제2 전압을 순차적으로 인가하게 되는데, 이때 상기 제1 전압 및 제2 전압의 차이 값이 외부 전원 전압의 변화에도 불구하고 거의 같은 값을 유지하여 문턱 전압 값이 변동하는 문제점이 있다.
상술한 문제점을 해결하기 위하여, 본원 발명은 외부 전원 전압의 변화시 상기 제1 전압에도 그 변동값이 반영될 수 있도록 회로구성을 변형하여 외부 전압 변화에 따른 문턱 전압 값의 변동폭을 감소시키는 비휘발성 메모리 장치용 레귤레이터를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본원 발명의 레귤레이터는 전원 전압 값을 입력받아 기준 전압을 생성하는 기준 전압 생성부; 상기 기준 전압에 응답하여 제1 및 제2 전압을 각각 생성하는 비반전 증폭부; 제1 제어 신호에 응답하여 상기 제1 전압을 출력단자로 전달하는 제1 스위칭 소자; 제2 제어 신호에 응답하여 상기 제2 전압을 상기 출력단자로 전달하는 제2 스위칭 소자 및 상기 제1 제어 신호에 응답하여 상기 제1 전압 값을 전원 전압 값에 비례하여 감소시키는 제1 전압 제어부를 포함하는 것을 특징으로 한다.
이하 본원 발명을 설명하기에 앞서 본 발명이 적용되는 플래쉬 메모리 소자의 페이지 버퍼에서 실시되는 독출동작을 간략하게 살펴보기로 한다.
도 1은 본 발명이 적용되는 플래시 메모리 소자의 페이지 버퍼(100)를 도시한 회로도이다. 상기 페이지 버퍼(100)는 비트라인(BLe)과 비트라인(BLo)을 선택적으로 감지 라인(SO)과 연결시키는 비트라인 선택부(110), 감지 라인(SO)을 통해 비트라인(BLe 또는 BLo)의 데이터를 감지하고 데이터를 저장하는 레지스터부(120)를 포함한다.
상기 비트라인 선택부(110)는 비트라인(BLe 및 BLo)과 감지 라인(SO) 사이에 연결된 NMOS 트랜지스터(N3 및 N4)를 포함한다. 비트라인 선택 신호(BSLe 또는 BSLo)에 응답하여 NMOS 트랜지스터(N3 또는 N4)가 턴온되어 비트라인(BLe 또는 BLo)과 감지 라인(SO)이 연결된다.
또한 상기 비트라인 선택부(110)는 비트라인(BLe)과 비트라인(BLo) 사이에 직렬로 연결된 NMOS 트랜지스터(N1 및 N2)를 포함한다. 디스차지 신호(DISCHe 또는 DISCHo)에 응답하여 NMOS 트랜지스터(N1 또는 N2)가 턴온되어 검증 신호(VIRPWR)가 비트라인(BLe 또는 BLo)에 인가된다.
상기 레지스터부(120)는 감지 라인(SO)과 데이터를 임시 저장하는 래치(122)를 포함하는데, 그 상세 구성을 설명하면 다음과 같다.
프리차지 신호(PRECHb)에 의해 제어되는 PMOS 트랜지스터(P1)가 전원 단자(Vcc)와 감지 라인(SO) 사이에 연결되어 있다. 상기 프리차지 신호(PRECHb)에 응 답하여 PMOS 트랜지스터(P1)가 턴온 되어 전원 전압(Vcc)이 감지 라인(SO)을 통해 비트라인(BLe 또는 BLo)에 인가된다.
한편, 상기 래치(122)는 서로 직렬 접속된 두 개의 인버터(IV2, IV3)를 포함하며, 인버터(IV2)의 출력 단자(QA)가 래치(122)의 출력 단자가 되며, 인버터(IV1)의 출력 단자(QB)가 래치(122)의 입력 단자가 된다.
리셋 신호(RESET)에 의해 제어되는 NMOS 트랜지스터(N8)가 접지 단자와 래치(122)의 출력 단자(QA) 사이에 연결되어 있다. 상기 리셋 신호(RESET)에 응답하여 NMOS 트랜지스터(N8)가 턴온되어 접지 전원(GND)이 출력 단자(QA)에 인가되며, 출력 단자(QA)에 로우 레벨 신호가 인가되어 래치(122)가 초기화된다. 인버터(IV1)와 NMOS 트랜지스터(N5)는 직렬로 입력 단자(QB)와 감지 라인(SO) 사이에 연결되고, 프로그램 신호(PGM)에 응답하여 NMOS 트랜지스터(N5)가 턴온되어 입력 단자(QB)와 감지 라인(SO)이 연결된다. NMOS 트랜지스터(N6)와 NMOS 트랜지스터(N7)는 입력 단자(QB)와 접지 단자(GND) 사이에 직렬 연결된다. 감지 라인(SO) 전위에 응답하여 NMOS 트랜지스터(N6)가 턴온되고, 독출 신호(READ)에 응답하여 NMOS 트랜지스터(N7)가 턴온되어 접지 전원(GND)이 입력 단자(QB)에 인가된다. 따라서, 입력 단자(QB)의 전위가 변화된다.
도 2는 도 1의 페이지 버퍼의 독출 동작을 설명하기 위한 파형도이다.
1) T1 구간 : 래치의 초기화 구간
상기 비트라인 선택부(110)의 NMOS 트랜지스터(N1 또는 N2)의 게이트에 디스 차지 신호(DISCHe 및 DISCHo)가 하이 레벨로 인가되어 NMOS 트랜지스터(N1 및 N2)가 턴온되며, 검증 신호(VIRPWR)가 턴온된 트랜지스터(N1 및 N2)를 통해 비트라인(BLe 및 BLo)에 인가된다. 독출 동작시 검증 신호(VIRPWR)는 0V의 전압을 유지하므로 비트라인(BLe 및 BLo)에 0V의 전압이 인가된다. 한편, 레지스터부(120)의 NMOS 트랜지스터(N8)의 게이트에 리셋 신호(RESET)가 인가되어 NMOS 트랜지스터(N8)가 턴온된다. 따라서 접지 전원(GND)이 출력 단자(QA)에 인가되어 래치(122)의 출력 노드(QA)가 로우 레벨로 초기화된다.
2) T2 구간 : 비트라인 프리차지 구간
상기 비트라인 선택부(110)의 NMOS 트랜지스터(N1)의 게이트에 디스차지 신호 신호(DISCHe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N1)는 턴오프되고, 비트라인(BLe)에 0V의 전압을 유지하는 검증 신호(VIRPWR)가 차단된다. PMOS 트랜지스터(P1) 게이트에 프리차지 신호(PRECHb)가 로우 레벨로 인가되어 PMOS 트랜지스터(P1)가 턴온된다. 따라서, 전원 전압(Vcc)이 감지 라인(SO)에 인가되어 하이 레벨로 유지된다. 이후, 비트라인 선택부(110)의 NMOS 트랜지스터(N3)의 게이트에 비트라인 선택 신호(BSLe)가 제1 전압(V1)의 전위로 인가되고, NMOS 트랜지스터(N4) 게이트에 비트라인 선택 신호(BSLo)가 로우 레벨로 인가되면, 비트라인(BLe)에는 제1 전압(V1)과 NMOS 트랜지스터(N3)의 문턱 전압을 뺀 전압(V1-Vt)이 인가된다.
3) T3 구간 : 셀 이밸류에이션(evaluation)
상기 비트라인 선택부(110)의 NMOS 트랜지스터(N3) 게이트에 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N3)가 턴오프됨에 따라 비트 라인(BLe)의 전위가 비트라인(BLe)에 연결된 메모리 셀의 상태에 의해 변화된다. 따라서, 메모리 셀이 프로그램 셀일 경우 비트라인(BLe) 전위는 (V1-Vt)의 전위를 유지하게 되고, 소거 셀일 경우 비트라인(BLe) 전위는 (V1-Vt)에서 점차 감소하여 로우 레벨을 유지하게 된다.
4) T4 구간 : 비트라인 이밸류에이션
상기 비트라인 선택부(110)의 NMOS 트랜지스터(N3) 게이트에 비트라인 선택 신호(BLSe)가 하이 레벨로 인가되기 전에 PMOS 트랜지스터(P1)의 게이트에 프리차지 신호(PRECHb)가 하이 레벨로 인가되어 PMOS 트랜지스터(P1)가 턴오프된다. NMOS 트랜지스터(N3) 게이트에 비트라인 선택 신호(BLSe)가 제2 전압(V2)의 전위로 인가되어 NMOS 트랜지스터(N3)가 턴온된다. 이때 상기 제2 전압(V2)은 비트라인의 전압레벨이 감지 라인(SO)에 인가될 수 있을 정도의 전압 값을 가지며, 통상적으로 제1 전압(V1)보다 작은값을 갖는다.
이렇게 하면, 메모리 셀이 프로그램 셀일 경우 비트라인(BLe) 전위는 (V1-Vt)의 전위를 유지하게 되고, 감지 라인(SO)의 전위는 하이 레벨을 유지하게 된다. 그러나, 메모리 셀이 소거 셀일 경우 비트라인(BLe)의 전위는 점차 감소하여 로우 레벨을 유지하게 되고, 감지 라인(SO)의 전위는 로우 레벨을 유지하게 된다. 이후, 하이 레벨의 독출 신호(READ)가 NMOS 트랜지스터(N7)에 인가되고, 감지 라인(SO)의 전위에 의해 NMOS 트랜지스터(N6)가 구동된다. 따라서 감지 라인(SO)의 전위에 따라 래치(122)에 데이터가 저장된다.
상기와 같은 독출 동작에 있어서 상기 비트라인 선택 신호(BLSe)에 인가되는 전압(V1, V2)에 따른 셀의 문턱 전압의 변화를 살펴보면, 먼저 V1과 V2의 차, 즉 (V1-V2)의 값이 작아 질수록 페이지 버퍼가 감지하는 셀의 문턱 전압이 상승하게 된다. 두 번째로, 전원 전압(Vcc)이 커지면 페이지 버퍼가 감지하는 셀의 문턱 전압이 감소하는 경향이 있으며, 역으로 전원 전압(Vcc)이 작아지면 페이지 버퍼가 감지하는 셀의 문턱 전압이 증가하는 경향이 있다.
이에 V1 전압이 전원 전압(Vcc) 변화에 의해 영향을 받도록 레귤레이터를 구성하여, 전원 전압(Vcc)이 커질때 V1 전압은 작아지도록 하여, 전원 전압(Vcc)의 상승에 따른 셀의 문턱 전압 감소분과, (V1-V2) 값의 감소에 따른 셀의 문턱 전압 증가분이 서로 상쇄되어 전원 전압(Vcc)의 변동에 따른 문턱 전압 변동을 최소화 하도록 한다.
도 3은 본원 발명의 일 실시예에 따른 레귤레이터를 도시한 회로도이다.
상기 레귤레이터는 밴드갭 회로(310), OP 앰프(322)와 가변저항(R1, R2, R3, R4, R5)를 포함하는 비반전 증폭부(320), 프리차지 신호(VPRE)에 의해 제어되는 NMOS 트랜지스터(331, 335), 센싱 신호(VSEN)에 의해 제어되는 NMOS 트랜지스터(333) 및 전압 분배용 가변저항(R6)를 포함한다.
상기 밴드 갭 회로(310)는 기준 전압 생성부로서 전원 전압(Vcc)의 변동에 영향이 없는 기준전압(Vref)을 생성하여 상기 비반전 증폭부(320)에 포함된 OP 앰프(322)의 비반전단자(+)로 입력시킨다.
상기 비반전 증폭부(320)는 기준 전압에 응답하여 제1 및 제2 전압을 각각 생성한다. 상기 상기 비반전 증폭부(320)의 직렬접속된 가변저항(R1, R2, R3)은 피드백 저항이며 OP 앰프(322) 출력단(Vout)과 반전단자(-) 사이에 접속된다. OP 앰프(322)의 반전단자(-)는 가변저항(R4 및 R5)을 통해 접지된다. 상기 가변저항(R3)과 가변저항(R4)의 접속점의 전압이 반전단자(-)에 입력되며, 상기 밴드 갭 회로(310)의 기준전압(Vref)이 비반전단자(+)에 입력된다.
상기 가변저항(R1, R2, R3)은 피드백 저항의 역할뿐만 아니라, 상기 OP 앰프(322)의 출력전압(Vout)에 대해 전압분배 역할도 수행한다. 전압분배 수행결과에 따라 가변저항(R1)과 가변저항(R2)의 접속 노드의 전압(V1)은 앞서 비트라인 선택 신호(BLSe)로서 비트라인을 프리차지하는 구간에 인가되는 제1 전압이 되며, 가변저항(R2)과 가변저항(R3)의 접속 노드의 전압(V2)은 비트라인을 센싱하는 구간에 인가되는 제2 전압이 된다.
NMOS 트랜지스터(331)는 비휘발성 메모리 장치에 포함된 페이지 버퍼의 독출 동작 중 특정 비트라인을 프리차지하는 구간(도 2의 T2)에서 하이 레벨이 되는 전압(VPRE)에 의해 턴온된다. 따라서, 전압(V1)이 비트라인 선택신호(BSLe 또는 BSLo)로 사용된다. 뿐만 아니라, NMOS 트랜지스터(335)가 턴온되면 전압(V1)에 전원전압(Vcc) 성분이 포함된다. 그 구체적인 수식에 대해서는 후술하기로 한다.
NMOS 트랜지스터(333)는 비휘발성 메모리 장치에 포함된 페이지 버퍼 독출 동작 중 특정 비트라인의 전압 레벨을 센싱하는 구간(도 2의 T4)에서 하이 레벨이 되는 전압(VSEN)에 의해 턴온된다. 따라서, 상기 전압(V2)이 비트라인 선택신호(BSLe 또는 BSLo)로 사용된다.
상기 NMOS 트랜지스터(331) 및 NMOS 트랜지스터(333)에 접속된 출력단(BSLe 또는 BSLo)은 상기 페이지 버퍼(100)에 포함된 특정 비트라인 선택 트랜지스터(N3 또는 N4)의 제어 게이트와 접속된다.
한편, 상기 NMOS 트랜지스터(331, 333, 335)는 게이트에 로우 레벨 인가시 턴온되는 PMOS 트랜지스터로 교체하여 사용할 수 있으며, 이때 전압(VPRE 또는 VSEN)은 프리차지 구간 또는 센싱구간에서 각각 로우 레벨 값을 갖는 신호로 대체된다.
상기 제1 전압을 제어하기 위해 전원 전압(Vcc), 가변저항(R6) 및 NMOS 트랜지스터(335)를 접속하여 제1 전압 제어부를 구성한다. 전원 전압(Vcc)은 가변저항(R6)과 NMOS 트랜지스터(335)를 통해 가변저항(R4)과 가변저항(R5)의 접속노드에 접속된다. 상기와 같은 구성에 따라, 프리차지 구간에서 NMOS 트랜지스터(335)가 턴온되어 전원 전압(Vcc)가 전압(V1)의 크기에 영향을 미치게 된다. 센싱 구간에서는 NMOS 트랜지스터(335)가 턴오프되므로 전압(V2)의 크기에 영향을 주지 않는다.
정리하면, 상기 레귤레이터는 페이지 버퍼의 독출 동작 중 프리차지 구간에서 비트라인 선택 신호로서 인가되는 전압(V1)과 센싱구간에서 비트라인 선택 신호로서 인가되는 전압(V2)을 생성하며, 특히 전압(V1)은 NMOS 트랜지스터(335)가 턴온되면 전압(V1)에 전원전압(Vcc) 성분이 포함된다.
도 4는 전압(V1)의 관계식을 구하기 위해 도 3을 간략화한 회로도이다.
상기 OP 앰프(322)는 이상적인 OP 앰프라는 가정에 따르면 비반전단자와 반전 단자의 전압은 서로 동일하므로 다음 수학식 1이 성립한다.
Figure 112006071734800-pat00001
또한, 가변저항(R6) 및 가변저항 (R4 및 R5)가 접속된 노드에 키르히 호프 법칙을 적용하면 수학식 2가 성립한다.
Figure 112006071734800-pat00002
한편, 이상적인 OP 앰프에서는 비반전단자와 반전 단자로 입력되는 전류가 0이므로 수학식 3이 성립한다.
Figure 112006071734800-pat00003
상기 수학식을 풀이하여 전압(V1)에 대한 관계식을 구해보면 수학식 4와 같다.
Figure 112006071734800-pat00004
상기 결과에 따르면, 전원 전압(Vcc)이 증가할 경우 전압(V1)은 감소하게 되고, 전원 전압(Vcc)이 감소할 경우 전압(V1)은 증가하게 된다.
상술한 본원 발명의 구성에 따라 전원 전압(Vcc)이 커지면 프리차지 구간에서 비트라인 선택 신호로 인가되는 전압(V1)은 작아지게 되며, 전원 전압(Vcc)의 상승에 따른 셀의 문턱 전압 감소분과 (V1-V2) 값의 감소에 따른 셀의 문턱 전압 증가분이 서로 상쇄되어 전원 전압(Vcc)의 변동에 따른 문턱 전압 변동이 최소화 된다. 외부 전원 전압(Vcc)의 변동에 따른 문턱 전압 변동이 최소화됨에 따라 센싱 마진(sensing margin)을 높일 수 있고, 셀에 저장된 데이터에 대한 신뢰도도 향상된다.

Claims (6)

  1. 전원 전압을 입력받아 기준 전압을 생성하는 기준 전압 생성부;
    상기 기준 전압에 응답하여 제1 및 제2 전압을 각각 생성하는 비반전 증폭부;
    제1 제어 신호에 응답하여 상기 제1 전압을 출력단자로 전달하는 제1 스위칭 소자;
    제2 제어 신호에 응답하여 상기 제2 전압을 상기 출력단자로 전달하는 제2 스위칭 소자;
    상기 제1 제어 신호에 응답하여 상기 제1 전압을 전원 전압 값에 비례하여 감소시키는 제1 전압 제어부
    를 포함하는 비휘발성 메모리 장치용 레귤레이터.
  2. 제1항에 있어서, 상기 기준 전압 생성부는 상기 전원 전압을 입력받아 기준 전압을 생성하여 상기 비반전 증폭부로 전달하는 밴드 갭 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치용 레귤레이터.
  3. 제1항에 있어서, 상기 비반전 증폭부는
    반전 및 비반전 입력단자를 구비하며 비반전 입력단자에 상기 기준전압이 입력되는 OP 앰프;
    상기 OP 앰프의 출력단과 상기 제1 전압이 출력되는 제1 노드 사이에 접속된 제1 저항;
    상기 제1 노드와 상기 제2 전압이 출력되는 제2 노드 사이에 접속된 제2 저항;
    상기 제2 노드와 상기 OP 앰프의 반전 입력 단자간에 접속된 제3 저항;
    상기 OP 앰프의 반전 입력단자와 접지 사이에 접속된 제4 및 제5 저항을 포함하는 비휘발성 메모리 장치용 레귤레이터.
  4. 제1항 또는 제3항에 있어서, 상기 제1 스위칭소자는 상기 제1 노드와 상기 출력 단자간에 접속되며 상기 제1 제어신호에 응답하여 턴온되는 트랜지스터를 포함하는 비휘발성 메모리 장치용 레귤레이터.
  5. 제1항 또는 제3항에 있어서, 상기 제2 스위칭소자는 상기 제2 노드와 상기 출력 단자간에 접속되며 상기 제2 제어신호에 응답하여 턴온되는 트랜지스터를 포함하는 비휘발성 메모리 장치용 레귤레이터.
  6. 제3항에 있어서, 상기 제1 전압 제어부는
    전원 전압원과 접속된 제6 저항;
    상기 제4 저항과 제5 저항의 접속노드와 상기 제6 저항 사이에 접속되며 상기 제1 제어신호에 응답하여 턴온되는 트랜지스터
    를 포함하는 비휘발성 메모리 장치용 레귤레이터.
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