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KR100800139B1 - 디엘엘 장치 - Google Patents

디엘엘 장치 Download PDF

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Publication number
KR100800139B1
KR100800139B1 KR1020050054999A KR20050054999A KR100800139B1 KR 100800139 B1 KR100800139 B1 KR 100800139B1 KR 1020050054999 A KR1020050054999 A KR 1020050054999A KR 20050054999 A KR20050054999 A KR 20050054999A KR 100800139 B1 KR100800139 B1 KR 100800139B1
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KR
South Korea
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delay
unit
clock signal
output
delay unit
Prior art date
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KR1020050054999A
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Inventor
구영준
윤석철
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명의 디엘엘 장치는 외부클락신호를 수신하는 버퍼와, 버퍼의 출력신호를 수신하는 제 1 지연부와, 제 1 지연부의 출력신호를 수신하는 제 2 지연부와, 제 2 지연부의 출력신호와 상기 버퍼의 출력신호의 위상차를 검출하는 위상 비교기와, 위상 비교기의 출력신호를 수신하여 상기 제 1 지연부의 지연시간을 조절하는 제 1 제어부와, 외부클락신호의 주파수 정보를 이용하여 상기 제 2 지연부의 지연시간을 제어하는 제어신호를 출력하는 제 2 제어부를 구비한다.

Description

디엘엘 장치{DLL device}
도 1은 종래의 디엘엘 장치이다.
도 2는 본 발명의 일 실시예인 디엘엘 장치이다.
도 3은 본 발명의 다른 실시예인 디엘엘 장치이다.
도 4는 도 2 및 3에 개시된 디엘엘 장치의 MRS 디코더의 일예이다.
도 5는 도 2 및 도 3에 개시된 MRS 디코더에 의하여 제어되는 지연부의 일예이다.
도 6은 도 2 및 도 3에 개시된 MRS 디코더에 의하여 제어되는 지연부의 다른 일예이다.
도 7은 도 2 및 도 3에 개시된 MRS 디코더에 의하여 제어되는 지연부의 또 다른 일예이다.
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치에 사용되는 디엘엘(DLL) 장치에 관한 것이다.
주지된 바와같이, DLL 장치는 반도체 장치의 외부에서 입력되는 클락을 바탕 으로 반도체 장치의 내부에서 외부로 출력되는 신호(예컨대, 데이타 등)의 출력 타이밍을 제어하는 회로이다. 여기서, 반도체 장치는 메모리 장치 등과 같이 외부 컨트롤러와 연관되어 동작하는 모든 반도체 장치를 의미한다. 여기서는 설명의 편의상 동기식 메모리 장치에 사용되는 DLL 장치를 예를 들어 설명하기로 한다.
도 1은 일반적인 DLL 장치의 일예이다. 참고로, DQ는 리드된 데이타를 나타낸다.
도 1에서, t1은 클락신호(CLK, /CLK)를 수신하는 버퍼의 지연시간을 나타내고, td는 지연부의 지연시간을 나타내며, t2는 DLL 드라이버부터 데이타 출력 버퍼까지의 지연시간을 나타낸다. 레프리카 지연부의 지연시간은 t1+t2이다.
도 1에서, 지연부는 외부클락신호의 위상을 지연시키는 회로이다. 이때, 위상 지연 정도는 위상 비교기에 의하여 결정되며, 지연 제어부의 제어를 받아 위상 지연을 결정하는 지연 경로를 형성하게 된다. 주지된 바와같이, 지연부는 직렬 연결된 다수개의 단위 지연셀로 구성되어 있으며, 지연 제어부에 의하여 지연 시간의 조절이 가능하다.
도시된 바와같이, 지연부는 라이징 클락신호(CLK)를 수신하는 것과 폴링 클락신호(/CLK)를 수신하는 것으로 구분된다. 이렇게 하는 이유는 라이징 에지와 폴링 에지를 동일하게 처리하여 듀티비 왜곡을 최대한 억제하기 위해서이다.
나머지 구성과 동작에 대하여, 도 1에 도시된 DLL 장치는 당업자에게 널리 알려진 일반적인 DLL 장치이므로 구체적인 기능과 동작은 생략하기로 한다.
그런데, 이러한 종래의 DLL 장치의 경우, 지연부를 구성하는 다수의 지연셀 로 피드백 동작에 의하여 순차 제어함으로써 록킹 시간이 지연된다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 록킹 시간을 줄일 수 있는 DLL 장치를 제공하고자 한다.
이를 위하여, 본 발명은 외부클락신호의 정보를 이용하여 지연부의 지연시간 조절을 단축시키는 DLL 장치를 제공한다.
본 발명의 일 실시예인 디엘엘 장치는 외부클락신호를 수신하는 버퍼와, 버퍼의 출력신호를 수신하는 제 1 지연부와, 제 1 지연부의 출력신호를 수신하는 제 2 지연부와, 제 2 지연부의 출력신호와 상기 버퍼의 출력신호의 위상차를 검출하는 위상 비교기와, 위상 비교기의 출력신호를 수신하여 상기 제 1 지연부의 지연시간을 조절하는 제 1 제어부와, 외부클락신호의 주파수 정보를 이용하여 상기 제 2 지연부의 지연시간을 제어하는 제어신호를 출력하는 제 2 제어부를 구비한다.
일 실시예에서, 제 2 제어부에 인가되는 상기 외부클락신호의 주파수 정보는 상기 메모리 장치의 MRS로부터 획득된다.
일 실시예에서, 제 2 지연부는 복수개의 지연소자를 구비하며, 제 2 제어부로부터 출력되는 제어신호에 의하여 상기 복수개의 지연소자중의 하나만을 선택한다. 여기서, 복수개의 지연소자 각각의 지연량은 서로 다르게 결정되어 고정된다.
본 발명의 다른 실시예인 메모리 장치용 디엘엘 장치는 외부클락신호를 수신하는 버퍼와, 버퍼의 출력신호를 수신하는 제 1 지연부와, 제 1 지연부의 출력신호를 수신하는 제 2 지연부와, 제 2 지연부의 출력신호와 상기 버퍼의 출력신호의 위상차를 검출하는 위상 비교기와, 위상 비교기의 출력신호를 수신하여 상기 제 2 지연부의 지연시간을 조절하는 제 1 제어부와, 외부클락신호의 주파수 정보를 이용하여 상기 제 1 지연부의 지연시간을 제어하는 제어신호를 출력하는 제 2 제어부를 구비한다.
본 발명의 다른 실시예에서, 제 2 제어부에 인가되는 상기 외부클락신호의 주파수 정보는 상기 메모리 장치의 MRS로부터 획득된다. 여기서, 제 2 지연부는 복수개의 지연소자를 구비하며, 상기 제 2 제어부로부터 출력되는 제어신호에 의하여 상기 복수개의 지연소자중의 하나만을 선택한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명에 따른 DLL 장치의 일 실시예를 나타낸다.
도시된 바와같이, DLL 장치는 외부클락신호(/CLK, CLK)를 각각 수신하는 버퍼(200, 201)와, 버퍼(200, 201)의 출력신호(fclkt2, rclkt2)를 각각 수신하는 지연부(202, 203)와, 지연부(202, 203)의 지연시간을 제어하는 신호를 출력하는 지연 제어부(204)와, 버퍼(201)의 출력신호(rclkt2)와 레프리카 지연부(206)의 출력신호(fb_clk)의 위상을 비교하여 그 정보를 지연 제어부(204)에 제공하는 위상 비교기(205)와, 지연부(202, 203)의 출력신호를 각각 수신하는 지연부(207, 208)와, 지연 부(207, 208)의 지연시간을 제어하는 MRS 디코더(209)와, 지연부(208)의 출력신호를 수신하는 레프리카 지연부(206)와, 지연부(207, 208)의 출력신호를 각각 수신하는 DLL 드라이버(210, 211)를 구비한다.
DLL 드라이버(210, 211)의 각 출력신호(fclk_dll, rclk_dll)는 각각 데이타 출력 버퍼(212, 213)에 인가되며, 이에 응답하여 각 데이타 출력 버퍼(212, 213)는 데이타(DQ)를 출력한다.
도 2에서, t1은 클락신호(CLK, /CLK)를 수신하는 버퍼의 지연시간을 나타내고, td1은 지연부(202, 203)의 지연시간을 나타내며, td2은 지연부(207, 208)의 지연시간을 나타내며, td는 td1+td2을 나타내며, t2는 DLL 드라이버부터 데이타 출력 버퍼까지의 지연시간을 나타낸다. 그리고, 레프리카 지연부(206)의 지연시간은 t1+t2이다.
도 2의 DLL 장치는 종래와 달리 MRS 디코더와 이에 의하여 제어되는 지연부(207, 208)를 더 구비하고 있다는 점에 특징이 있다.
도 3은 본 발명에 따른 DLL 장치의 다른 실시예를 나타낸다.
도시된 바와같이, DLL 장치는 외부클락신호(/CLK, CLK)를 각각 수신하는 버퍼(301, 302)와, 버퍼(301, 302)의 출력신호(fclkt2, rclkt2)를 각각 수신하는 지연부(303, 304)와, 지연부(303, 304)의 지연시간을 제어하는 MRS 디코더(305)와, 지연부(303, 304)의 출력신호를 각각 수신하는 지연부(306, 307)와, 지연부(306, 307)의 지연시간을 제어하는 신호를 출력하는 지연 제어부(308)와, 버퍼(302)의 출력신호(rclkt2)와 레프리카 지연부(310)의 출력신호(fb_clk)의 위상을 비교하여 그 정보를 지연 제어부(308)에 제공하는 위상 비교기(309)와, 지연부(306, 307)의 출력신호를 각각 수신하는 DLL 드라이버(311, 312)를 구비한다.
DLL 드라이버(311, 312)의 각 출력신호(fclk_dll, rclk_dll)는 각각 데이타 출력 버퍼(313, 314)에 인가되며, 이에 응답하여 각 데이타 출력 버퍼(313, 314)는 데이타(DQ)를 출력한다.
도 3에서, t1은 클락신호(CLK, /CLK)를 수신하는 버퍼의 지연시간을 나타내고, td1은 지연부(306, 307)의 지연시간을 나타내며, td2은 지연부(303, 304)의 지연시간을 나타내며, td는 td1+td2을 나타내며, t2는 DLL 드라이버부터 데이타 출력 버퍼까지의 지연시간을 나타낸다. 그리고, 레프리카 지연부(310)의 지연시간은 t1+t2이다.
도 3의 DLL 장치는 종래와 달리 MRS 디코더와 이에 의하여 제어되는 지연부(303, 304)를 더 구비하고 있다는 점에 특징이 있다.
이하, 도 4내지 7을를 참조하여 도 3및 4에 개시된 MRS 디코더 및 이들의 제어신호에 의하여 제어되는 지연부의 실시예에 대하여 설명한다.
도 4는 도 2 및 3의 MRS 디코더의 일예이다. 여기서, MRS는 메모리 장치의 모드 레지스터 세트를 의미한다.
도시된 바와같이 MRS 코드 정보(MRS<0:2>)를 이용하여 복수개의 제어신호(tCK<0:7>)을 출력한다.
여기서, MRS 코드 정보(MRS<0:2>)는 외부클락신호(CLK)의 주파수 정보를 담고 있다.
따라서, 외부클락신호의 주파수에 따라서 MRS 코드 정보(MRS<0:2>)가 달라지고 그에따라 인에이블되는 제어신호(tCK<0:7>)가 달라진다. 예컨대, MRS 코드 정보(MRS<2>, MRS<1>, MRS<0>)가 "0, 0, 0"인 경우, 제어신호(tCK<0>)만이 하이로 인에이블되고, MRS 코드 정보(MRS<2>, MRS<1>, MRS<0>)가 "0, 1, 1"인 경우, 제어신호(tCK<3>)만이 하이로 인에이블된다.
도 5는 도 2및 도 3에 도시된 지연부(207, 208, 303, 304)의 일예이다. 참고로, 도 5의 "in"은 도 2 및 도 3의 지연부(207, 208, 303, 304)에 인가되는 신호를 나타낸다.
도시된 바와같이, 도 5의 지연부는 MRS 디코더의 출력신호(tCK<0:7>)에 따라서 지연소자(tCK1_delay, tCK2_delay, ..., tCK7_delay)에 인가되는 신호(in)의 지연시간을 개별적으로 조절할 수 있음을 알 수 있다.
즉, 제어신호(tCK<0>)가 인에이블되는 경우, 입력신호(in)는 지연없이 출력되며, 제어신호(tCK<1>)가 하이로 인에이블되는 경우, 입력신호(in)는 지연소자(tCK1_delay)를 지나서 출력되며, 제어신호(tCK<2>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK2_delay)를 지나서 출력되며, 제어신호(tCK<3>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK3_delay)를 지나서 출력되며, 제어신호(tCK<4>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK4_delay)를 지나서 출력되며, 제어신호(tCK<5>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK5_delay)를 지나서 출력되며, 제어신호(tCK<6>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK6_delay)를 지나서 출력되며, 제어신호(tCK<7>)가 인에이블 되는 경우, 입력신호(in)는 지연소자(tCK7_delay)를 지나서 출력된다. 여기서, 각 지연소자의 지연시간은 지연소자(tCK1_delay) < 지연소자(tCK2_delay) < 지연소자(tCK3_delay) < 지연소자(tCK4_delay) <지연소자(tCK5_delay) < 지연소자(tCK6_delay) < 지연소자(tCK7_delay)이다.
도 6은 도 2 및 도 3에 도시된 지연부(207, 208, 303, 304)의 다른 일예이다.
도시된 바와같이, 도 4의 MRS 디코더의 출력신호(tCK<0:7>)에 따라서 지연부에 인가되는 신호(in)의 지연시간을 개별적으로 조절할 수 있음을 알 수 있다. 또한, 그 기본적인 동작은 도 5와 큰 차이가 없으므로 구체적인 동작 설명은 생략하기로 한다.
도 7은 도 2 및 도 3에 도시된 지연부(207, 208, 303, 304)의 또 다른 일예이다.
도시된 바와같이, 도 4의 MRS 디코더의 출력신호(tCK<0:7>)에 따라서 지연부에 인가되는 신호(in)의 지연시간을 개별적으로 조절할 수 있음을 알 수 있다. 또한, 그 기본적인 동작은 도 5, 6과 큰 차이가 없으므로 구체적인 동작 설명은 생략하기로 한다.
이하, 도 2내지 도 6을 참조하여 본 발명의 일 실시예인 DLL 장치의 동작을 설명한다.
도 2, 3에서 알 수 있듯이, 본 발명의 DLL 장치는 2 종류의 지연부를 구비하고 있다.
지연부(202, 203, 306, 307)는 도 1의 종래 장치에서 사용되는 단위 지연셀을 이용한 일반적인 지연부로 구성된다. 그러나, 새로이 제안된 지연부(207, 208, 303, 304)는 서로 다른 지연량을 갖는 다수의 지연소자로 구성되어 있다(도 5내지 7). 이들 지연부(207, 208, 303, 304)는 MRS를 통하여 외부클락신호의 주기(tCK)에 관한 정보를 토대로 생성된 제어신호(tCK<0:7>)에 따라서 다수의 지연소자중의 하나를 선택하게 된다.
동작에 있어서, 예컨대, tCK가 10ns이고, t1+t2가 3ns이고, DLL 장치 리셋 직후 지연부(202, 203, 306, 307)가 갖는 지연시간(td1)이 1ns인 경우, 6ns의 지연시간을 갖는 지연소자를 지연부(207, 208, 303, 304)에 설치하고, MRS로 tCK가 10ns이라는 정보를 주면, MRS 디코더는 지연부(207, 208, 303, 304)에서 6ns의 지연량을 갖는 지연소자를 선택한다. 따라서, t1+td+t2의 값이 10ns이 되도록 한다.
이렇게 함으로써 DLL 리셋 직후 외부클락신호에 동기되어 데이타(DQ)의 출력이 가능해질 수 있다. 이는 결과적으로 록킹 시간의 단축을 의미한다.
동작중에는 위상 비교기의 동작에 의하여 지연부(202, 203, 306, 307)의 지연시간을 조절하여 주변 환경 변화에 따른 지연시간 변화를 피드백하여 재조절한다.
또한, 동작중에 외부클락신호(tCK)의 주파수가 변하는 경우 MRS 를 통하여 tCK의 정보를 제수신하여 지연부(207, 208, 303, 304)에서 사용되는 지연소자를 재선택한다. 따라서, 동작 주파수의 변동시, DLL 리셋 과정이 없어도 동작중 빠른 시간내에 재록킹이 가능하다.
본 발명의 경우, 지연부(207, 208, 303, 304)의 지연량은 통상 tCK-(t1+t2+td)로 정해지지만, tCK 보다 t1+t2+td가 큰 경우에는 (n-1)*tCK < t1+t2+td < n*tCK 일때, n*tCK-(t1+t2+td)의 크기로 정해진다. 따라서, t1+t2+td의 값이 tCK 의 정수배가 되어 외부클락신호에 동기되어 데이타를 출력할 수 있다.
본 발명은 일반적인 피드백 동작에 의하여 록킹 동작과 함께 외부클락신호의 주파수에 따라서 지연부의 지연시간을 직접 선택할 수 있도록 한 지연부를 추가로 제공함으로써 록킹 시간이 감소시킬 수 있다.

Claims (16)

  1. 메모리 장치용 디엘엘 장치에 있어서,
    외부클락신호를 수신하는 버퍼와,
    상기 버퍼의 출력신호를 수신하여 1차 지연한 후 출력하는 제 1 지연부와,
    상기 제 1 지연부의 출력신호를 수신하여 2차 지연한 후 출력하는 제 2 지연부와,
    상기 제 2 지연부의 출력신호를 레플리카 지연하는 레플리카 지연부와,
    상기 레플리카 지연부의 출력신호와 상기 버퍼의 출력신호의 위상차를 검출하는 위상 비교기와,
    상기 위상 비교기의 출력신호를 수신하여 상기 제 1 지연부의 상기 1차 지연되는 시간을 제어하는 제 1 제어부와,
    상기 외부클락신호의 주파수 정보를 이용하여 상기 제 2 지연부의 상기 2차 지연되는 시간을 제어하는 제 2 제어부를 구비하는 디엘엘 장치.
  2. 제 1 항에 있어서,
    상기 제 2 제어부에 인가되는 상기 외부클락신호의 주파수 정보는 상기 메모리 장치의 MRS로부터 획득되는 것을 특징으로 하는 디엘엘 장치.
  3. 제 2 항에 있어서,
    상기 제 2 지연부는 복수개의 지연소자를 구비하며, 상기 제 2 제어부로부터 출력되는 제어신호에 의하여 상기 복수개의 지연소자중의 하나만을 선택하는 것을 특징으로 하는 디엘엘 장치.
  4. 제 3 항에 있어서,
    상기 복수개의 지연소자 각각의 지연량은 서로 다르게 결정되어 고정되는 것을 특징으로 하는 디엘엘 장치.
  5. 메모리 장치용 디엘엘 장치에 있어서,
    외부클락신호를 수신하는 버퍼와,
    상기 버퍼의 출력신호를 수신하여 1차 지연한 후 출력하는 제 1 지연부와,
    상기 제 1 지연부의 출력신호를 수신하여 2차 지연한 후 출력하는 제 2 지연부와,
    상기 제 2 지연부의 출력신호를 레플리카 지연하는 레플리카 지연부와,
    상기 레플리카 지연부의 출력신호와 상기 버퍼의 출력신호의 위상차를 검출하는 위상 비교기와,
    상기 위상 비교기의 출력신호를 수신하여 상기 제 2 지연부의 상기 2차 지연되는 시간을 제어하는 제 1 제어부와,
    상기 외부클락신호의 주파수 정보를 이용하여 상기 제 1 지연부의 상기 1차 지연되는 시간을 제어하는 제 2 제어부를 구비하는 디엘엘 장치.
  6. 제 5 항에 있어서,
    상기 제 2 제어부에 인가되는 상기 외부클락신호의 주파수 정보는 상기 메모리 장치의 MRS로부터 획득되는 것을 특징으로 하는 디엘엘 장치.
  7. 제 6 항에 있어서,
    상기 제 1 지연부는 복수개의 지연소자를 구비하며, 상기 제 2 제어부로부터 출력되는 제어신호에 의하여 상기 복수개의 지연소자중의 하나만을 선택하는 것을 특징으로 하는 디엘엘 장치.
  8. 제 7 항에 있어서,
    상기 복수개의 지연소자 각각의 지연량은 서로 다르게 결정되어 고정되는 것을 특징으로 하는 디엘엘 장치.
  9. 메모리 장치용 디엘엘 장치에 있어서,
    외부 클락 신호의 폴링 에지에 동기된 제 1 클락 신호를 수신하고, 제 1 지연 및 제 2 지연을 순차적으로 수행하는 제 1 지연 회로;
    상기 외부 클락 신호의 라이징 에지에 동기된 제 2 클락 신호를 수신하고, 상기 제 1 지연 및 상기 제 2 지연을 순차적으로 수행하는 제 2 지연 회로;
    상기 제 2 지연 회로의 출력을 레프리카 지연하는 레프리카 지연부;
    상기 레프리카 지연부의 출력신호와 상기 제 2 클락 신호의 위상차를 검출하는 위상 비교기,
    상기 위상 비교기의 출력신호를 수신하여 상기 제 1 및 상기 제 2 지연 회로의 상기 제 1 지연되는 시간을 제어하는 제 1 제어부; 및
    상기 외부클락신호의 주파수 정보를 이용하여 상기 제 1 및 상기 제 2 지연회로의 상기 제 2 지연되는 시간을 제어하는 제 2 제어부;를 구비함을 특징으로 하는 디엘엘 장치.
  10. 제 9 항에 있어서,
    상기 제 2 제어부에 인가되는 상기 외부클락신호의 주파수 정보는 상기 메모리 장치의 MRS로부터 획득되는 것을 특징으로 하는 디엘엘 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 지연회로는 상기 제 2 지연을 수행하기 위하여 병렬로 연결된 복수 개의 지연 소자를 구비하며, 상기 제 2 지연을 위하여 상기 복수 개의 지연 소자 중 어느 하나가 상기 제 2 제어부로부터 출력되는 제어신호에 의하여 선택되도록 구성됨을 특징으로 하는 디엘엘 장치.
  12. 제 11 항에 있어서,
    상기 복수 개의 지연 소자 각각의 지연량은 서로 다르게 결정되어 고정되는 것을 특징으로 하는 디엘엘 장치.
  13. 메모리 장치용 디엘엘 장치에 있어서,
    외부 클락 신호의 폴링 에지에 동기된 제 1 클락 신호를 수신하고, 제 1 지연 및 제 2 지연을 순차적으로 수행하는 제 1 지연 회로;
    상기 외부 클락 신호의 라이징 에지에 동기된 제 2 클락 신호를 수신하고, 상기 제 1 지연 및 상기 제 2 지연을 순차적으로 수행하는 제 2 지연 회로;
    상기 제 2 지연 회로의 출력을 레프리카 지연하는 레프리카 지연부;
    상기 레프리카 지연부의 출력신호와 상기 제 2 클락 신호의 위상차를 검출하는 위상 비교기,
    상기 위상 비교기의 출력신호를 수신하여 상기 제 1 및 상기 제 2 지연 회로의 상기 제 2 지연되는 시간을 제어하는 제 1 제어부; 및
    상기 외부클락신호의 주파수 정보를 이용하여 상기 제 1 및 상기 제 2 지연회로의 상기 제 1 지연되는 시간을 제어하는 제 2 제어부;를 구비함을 특징으로 하는 디엘엘 장치.
  14. 제 13 항에 있어서,
    상기 외부클락신호의 상기 주파수 정보는 상기 메모리 장치의 MRS로부터 획득되는 것을 특징으로 하는 디엘엘 장치.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 지연회로는 상기 제 1 지연을 수행하기 위하여 병렬로 연결된 복수 개의 지연 소자를 구비하며, 상기 제 1 지연을 위하여 상기 복수 개의 지연 소자 중 어느 하나가 상기 제 2 제어부로부터 출력되는 제어신호에 의하여 선택되도록 구성됨을 특징으로 하는 디엘엘 장치.
  16. 제 15 항에 있어서,
    상기 복수 개의 지연소자 각각의 지연량은 서로 다르게 결정되어 고정되는 것을 특징으로 하는 디엘엘 장치.
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