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KR100791347B1 - 반도체 집적 회로 장치의 제조 방법과 그에 의해 제조된반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법과 그에 의해 제조된반도체 집적 회로 장치 Download PDF

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KR100791347B1
KR100791347B1 KR1020060104545A KR20060104545A KR100791347B1 KR 100791347 B1 KR100791347 B1 KR 100791347B1 KR 1020060104545 A KR1020060104545 A KR 1020060104545A KR 20060104545 A KR20060104545 A KR 20060104545A KR 100791347 B1 KR100791347 B1 KR 100791347B1
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KR
South Korea
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buffer layer
catalyst layer
layer
conductive
contact hole
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Application number
KR1020060104545A
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English (en)
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손윤호
이선우
최영문
문성호
윤홍식
최석헌
변경래
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하고, 반도체 기판 및 구조물을 덮도록 층간 절연막을 형성하고, 층간 절연막을 관통하여 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 촉매층을 노출시키고, 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 콘택홀을 매립하는 것을 포함한다.
반도체 집적 회로 장치, 탄소 나노 튜브

Description

반도체 집적 회로 장치의 제조 방법과 그에 의해 제조된 반도체 집적 회로 장치{Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 2a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 9a 내지 도 16a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 18 내지 도 25b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 200, 201, 202: 구조물
210: 하부 배선 210a: 하부 배선용 도전막
212: 다마신 배선 220: 촉매층
220a: 촉매층용 도전막 230, 232: 도전성 버퍼층
230a, 230b, 232a, 232b: 버퍼층용 도전막
310: 층간 절연막 312: 제1 층간 절연막
313: 리세스 영역 314: 제2 층간 절연막
320: 콘택홀 330: 탄소 나노 튜브
본 발명은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는 반도체 소자의 특성이 향상된 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있으며, 반도체 소자가 고속화되고 있다. 이에 따라 배선의 선폭이 좁아지고 전류 밀도가 높아지게 되어, 보다 특성이 우수한 배선 소재가 필요하게 되었다.
탄소 나노 튜브는 전기 전도 특성이 우수하고, 갭필(gap fill) 특성이 탁월하여, 반도체 소자의 배선으로 사용되기에 적합한 소재이다. 탄소 나노 튜브를 사용하여 반도체의 배선 및 콘택 등을 형성하기 위해서는 촉매층을 형성하고 촉매층 에서부터 탄소 나노 튜브를 성장시킨다. 촉매층으로는 일부 전이 금속이 사용된다. 촉매층은 하부의 배선 상에 얇게 형성될 수 있는데, 반도체 집적 회로 장치의 제조 공정의 식각 공정 등에서 촉매층이 손상될 수 있다. 촉매층이 손상되는 경우 탄소 나노 튜브가 안정적으로 성장되지 못하며, 성장되더라도 반도체 집적 회로 장치의 특성이 열화된다.
또한, 촉매층으로 사용되는 전이 금속은 산화막 등과의 접합 특성이 매우 불량하다. 따라서, 층간 절연막으로 사용된 산화막 등과 촉매층이 접하게 되면 접합 불량에 의한 들뜸 현상이 발생하게 된다. 그러한 경우, 불량율이 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하고, 상기 반도체 기판 및 구조물을 덮도록 층 간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 리세스 영역을 구비한 제1 층간 절연막을 형성하고, 상기 리세스 영역을 채우도록 다마신 배선을 형성하고, 상기 다마신 배선 및 제1 층간 절연막 상에 촉매층용 도전막 및 버퍼층용 도전막을 형성하고, 상기 도전성 버퍼층 및 촉매층을 패터닝하여 상기 다마신 배선 상에 촉매층 및 도전성 버퍼층을 형성하고, 상기 제1 층간 절연막 및 상기 도전성 버퍼층 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 하부 배선, 상기 하부 배선 상에 형성된 촉매층, 상기 촉매층 상에 형성되되, 상기 촉매층이 일부 노출되도록 형성된 도전성 버퍼층, 상기 반도체 기판 및 상기 도전성 버퍼층 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하여 형성되며, 상기 도전성 버퍼층에 의해 노출된 상기 촉매층이 노출되도록 형성된 콘택홀 및 상기 콘택홀에 의해 노출된 촉매층에서부터 성장되어 상기 콘택홀을 매립하는 탄소 나노 튜브를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 2a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면 이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저, 도 1 내지 도 2b를 참조하면, 반도체 기판(100) 상에 하부 배선용 도전막(210a), 촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)을 형성한다(S110).
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소(GaAs) 기판, 실리콘 게르마늄(SiGe) 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 포함한다. 또한, 반도체 기판(100)은 주로 P형 기판을 사용하며, 도면에는 표시하지 않았으나, 그 상부에 P형 에피층(epitaxial layer)이 성장된 복층 구조를 사용할 수 있다.
또한, 반도체 기판(100)의 하부 배선용 도전막(210a) 하부에는 도시되지는 않았지만, 금속 배선 등이 형성되어 있을 수 있다. 또는, 트랜지스터가 형성되어 있고, 콘택 등에 의해 하부 배선용 도전막(210a)과 연결되어 있을 수도 있다.
하부 배선용 도전막(210a)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 물리 기상 증착 공정(Physical Vapor Deposition; PVD) 공정 등으로 형성할 수 있다. 여기서, 하부 배선용 도전막(210a)은 도전성이 좋은 금속으로 형성하는데, 하나 이상의 금속을 적층하여 형성할 수 있다. 예를 들어, 하부 배선용 도전막(210a)은 W, Al, TiN, Ti 또는 이들의 조합일 수 있다. 또한, 하부 배선용 도전막(210a)의 두께는 예를 들어, 약 100~1,000Å일 수 있다.
촉매층용 도전막(220a)은 후속 공정에서 탄소 나노 튜브를 성장시키기 위한 촉매층으로 사용된다. 촉매층용 도전막(220a)은 마그네트론 스퍼터링(magnetron sputtering) 또는 전자빔 증착기(e-beam evaporator) 등을 사용하여 형성할 수 있으며, 전이 금속을 분말 형태로 도포함으로써 형성할 수도 있으나, 이에 제한되지는 않는다. 촉매층용 도전막(220a)은 예를 들어, Ni, Fe, Co, Au, Pb 또는 이들의 조합일 수 있다. 또한, 촉매층용 도전막(220a)의 두께는 예를 들어, 약 10~80Å일 수 있다.
버퍼층용 도전막(230a)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 물리 기상 증착(Physical Vapor Deposition; PVD) 공정 등으로 형성할 수 있다. 버퍼층용 도전막(230a)은 도전성 물질로 형성하는데, 예를 들어, W, Al, TiN, Ti 또는 이들의 조합으로 형성할 수 있다. 또한, 버퍼층용 도전막(230a)의 두께는 예를 들어, 약 100~1,000Å일 수 있다. 버퍼층용 도전막(230a)은 후속 공정에서 형성되는 층간 절연막(310)과의 접합 특성이 좋은 물질로 형성할 수 있는데, 하부 배선용 도전막(210a)과 같은 물질로 형성될 수도 있다.
이어서, 도 1, 도 3a 및 도 3b를 참조하면, 버퍼층용 도전막(도 2b의 230a), 촉매층용 도전막(도 2b의 220a) 및 하부 배선용 도전막(도 2b의 210a)을 패터닝하여 도전성 버퍼층(230b), 촉매층(220) 및 하부 배선(210)이 차례로 적층된 구조물(200)을 형성한다(S120).
버퍼층용 도전막(230a), 촉매층용 도전막(220a) 및 하부 배선용 도전막(210a)을 패터닝하기 위하여는, 버퍼층용 도전막(230a) 상에 형성하려는 패턴 형 상의 포토레지스트 패턴을 형성하고, 사진 식각 공정을 진행할 수 있다.
구조물(200)은 요구되는 하부 배선(210)의 형태를 따라 형성하게 되는데, 도 3a 및 도 3b에는 일 방향으로 연장되어 평행하게 형성된 구조물(200)이 도시되어 있다.
이어서, 도 1 및 도 4를 참조하면, 반도체 기판(100) 및 구조물(200)을 덮도록 층간 절연막(310)을 형성한다(S30).
층간 절연막(310)은 예를 들어, 산화막으로 형성할 수 있다. 산화막을 형성된 층간 절연막(310)은 촉매층(220)과의 접합 특성이 좋지 않다. 따라서, 층간 절연막(310)과 촉매층(220)이 직접 접하는 경우, 층간 절연막(310)이 들뜨게 되어 불량이 발생할 수 있다. 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면 촉매층(220) 상에 도전성 버퍼층(230b)을 형성함으로써, 층간 절연막(310)이 촉매층(220)과 접하지 않게 된다. 즉, 층간 절연막(310)과 접합 특성이 우수한 도전성 버퍼층(230b)과 층간 절연막(310)이 접함으로써, 불량률을 감소시킬 수 있다.
층간 절연막(310)을 형성한 후에는 화학적 기계적 연마 공정(Chemical Mechanical Polishing process; CMP) 등을 진행하여 층간 절연막(310) 상부를 평탄화할 수 있다.
이어서, 도 1 및 도 5를 참조하면, 층간 절연막(310)을 관통하여 도전성 버퍼층(230b)의 일부 상면이 노출되도록 콘택홀(320)을 형성한다(S140).
즉, 층간 절연막(310)을 관통하여 구조물(200) 상에 콘택홀(320)을 형성한 다. 그러면, 구조물(200) 상면의 도전성 버퍼층(230b)의 일부 상면이 노출된다. 콘택홀(320)은 층간 절연막(310) 상에 콘택홀(320)이 형성될 영역이 오픈된 포토레지스트 패턴을 형성하고, 사진 식각 공정을 진행함으로써 형성할 수 있다. 이 때, 식각 공정은 도전성 버퍼층(230b)을 식각 정지막으로 하는 건식 식각으로 진행할 수 있다. 즉, 콘택홀(320)을 형성할 때의 식각 공정이 촉매층(220)에 전혀 영향을 미치지 않는다. 따라서, 콘택홀(320)을 형성하는 식각 공정에 의한 촉매층(220)의 손상을 방지할 수 있다.
이어서, 도 1, 도 6a 및 도 6b를 참조하면, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)을 제거하여 촉매층(220)을 노출시킨다(S150).
여기서, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)을 제거하는 것은 습식 식각으로 진행할 수 있다. 습식 식각은 촉매층(220)보다 도전성 버퍼층(230)의 식각 선택비가 큰 식각액을 사용하여 진행할 수 있다. 따라서, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)만이 제거되고, 촉매층(220)이 노출되게 된다. 이 때, 도전성 버퍼층(230)을 제거하는 식각 공정에 의해 촉매층(220)이 일부 제거될 수도 있다. 따라서, 일부 제거되어도 후속 공정에서 탄소 나노 튜브를 성장시키는데 충분한 두께가 확보되도록 촉매층용 도전막(도2a의 220a)을 형성할 때에 두께를 조절한다.
콘택홀(320)을 형성하는 공정과 도전성 버퍼층(230)을 제거하는 공정을 따로 진행하면, 촉매층(220)의 손상을 최소한으로 유지하면서 콘택홀을 형성할 수 있다. 또한, 물리적인 힘이 강하여 보다 큰 손상을 발생시키는 건식 식각에서는 촉매 층(220)을 보호하고, 습식 식각에만 촉매층(220)을 노출시킴으로써, 촉매층(220)을 보다 효과적으로 보호할 수 있다.
이어서, 도 1, 도 7a 및 도 7b를 참조하면, 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립한다(S160).
탄소 나노 튜브(330)는 전기 방전식, 레이저 증착식, 플라즈마 CVD(Chemical Vapor Deposition) 방식, 열화학 CVD 방식 등을 사용하여 성장시킬 수 있다. 예를 들어, 열화학 CVD 방식을 이용하는 경우, 약 500 내지 900℃의 온도의 반응 챔버 내에 탄소 소스 가스와 비활성 가스를 공급함으로써, 촉매층(220)으로부터 수직 방향으로 탄소 나노 튜브를 형성시킬 수 있다. 여기서, 탄소 소스 가스는 CH4, C2H2, C2H4, C2H6, CO, CO2 등을 사용할 수 있으며, 비활성 가스로는 H2, N2 또는 Ar 가스 등을 사용할 수 있다.
이어서, 층간 절연막(310) 및 탄소 나노 튜브(330)의 상면을 평탄화하는 화학적 기계적 연마 공정을 진행할 수 있다. 또한, 층간 절연막(310) 상에는 탄소 나노 튜브(330)와 연결되는 상부 배선을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 의하면, 촉매층(220) 상부에 도전성 버퍼층(230)을 형성함으로써, 제조 공정 중에 촉매층(220)을 보다 효과적으로 보호할 수 있다. 특히, 콘택홀(320)을 형성하는 식각 공정에서 도전성 버퍼층(230)이 식각 정지막으로 사용됨으로써, 콘택홀(320) 형성 공정에서 촉매층(220)이 손상되는 것을 방지할 수 있다. 또한, 촉매층(220) 상에 도전성 버퍼층(230)을 형성함으로써, 촉매층(220)과 층간 절연막(310)이 접하는 것을 막을 수 있다. 따라서, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 방지하여, 불량률이 줄어들게 되고, 보다 특성이 우수한 반도체 집적 제조 장치를 제조할 수 있다.
이하, 도 7a 및 도 7b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 7a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 7b는 도 7a의 A-A', B-B'선을 따라 절단한 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 기판(100) 상에는 하부 배선(210), 촉매층(220) 및 도전성 버퍼층(230)이 차례로 적층된 구조물(200)이 형성된다.
즉, 하부 배선(210) 상에는 촉매층(220)이 형성되며, 촉매층(220) 상에는 촉매층(220)이 일부 노출되도록 도전성 버퍼층(230)이 형성된다. 도전성 버퍼층(230)은 촉매층(220)이 구조물(200) 상에 형성되는 층간 절연막(310)과 접하지 않도록 하는 버퍼 역할을 한다. 단, 도전성 버퍼층(230)에서 탄소 나노 튜브(330)가 성장될 영역은 오픈되도록 형성된다.
구조물(200) 상에는 구조물(200) 및 반도체 기판(100)을 덮도록 층간 절연막(310)이 형성된다. 층간 절연막(310)에는 도전성 버퍼층(230)에 의해 노출된 촉매층(220)의 상부에 층간 절연막(310)을 관통하여 콘택홀(320)이 형성된다. 콘택홀(320)은 탄소 나노 튜브(330)에 의해 매립되어 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 하부 배선(210), 촉매층(220) 및 도전성 버퍼층(230)을 포함하는 구조물(200)이 형성되며, 구조물(200) 상부에 형성된 콘택홀을 통해 촉매층(220)이 일부 노출되고, 노출된 촉매층(220)에서 탄소 나노 튜브(330)가 성장된다. 따라서, 탄소 나노 튜브(330)가 성장되는 영역을 제외하면 촉매층(220)은 도전성 버퍼층(230)에 의해 덮여 있다. 따라서, 촉매층(220)과 층간 절연막(310)이 접하지 않게 된다. 즉, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상 등을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 불량률이 줄어들게 되고, 반도체 집적 제조 장치의 특성이 향상될 수 있다.
이하, 도 8 내지 도 16b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 9a 내지 도 16b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
먼저, 도 8 내지 도 9b를 참조하면, 반도체 기판(100) 상에 하부 배선용 도전막(210a) 및 촉매층용 도전막(220a)을 연속적으로 형성한다(S112).
하부 배선용 도전막(210a) 및 촉매층용 도전막(220a)의 형성 방법 및 특징은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이어서, 도 7, 도 10a 및 도 10b를 참조하면, 버퍼층용 도전막(232a) 및 촉매층용 도전막(220a)을 패터닝하여 촉매층(220) 및 하부 배선(210)을 형성한다(S114).
버퍼층용 도전막(232a) 및 촉매층용 도전막(220a)을 패터닝하는 것은 요구되는 하부 배선(210)의 형태를 형성할 수 있도록 진행되는데, 도 10a에는 일 방향으로 연장되어 평행하게 형성된 촉매층(220) 및 하부 배선(210)이 도시되어 있다.
이어서, 도 7, 도 11a 및 도 11b를 참조하면, 촉매층(220) 및 반도체 기판(100) 상에 버퍼층용 도전막(232a)을 형성한다(S116).
버퍼층용 도전막(232a)은 촉매층(220) 및 반도체 기판(100) 상에 컨포멀하게 형성하는데, CVD 공정, PVD 공정 등으로 형성할 수 있다. 버퍼층용 도전막(232a)은 도전성 물질로 형성하는데, 예를 들어, W, Al, TiN, Ti 또는 이들의 조합으로 형성할 수 있다. 또한, 버퍼층용 도전막(232a)의 두께는 예를 들어, 약 100~1000Å일 수 있다. 버퍼층용 도전막(232a)은 후속 공정에서 형성되는 층간 절연막과의 접합 특성이 좋은 물질로 형성할 수 있다.
이어서, 도 7, 도 12a 및 도 12b를 참조하면, 버퍼층용 도전막(232a)을 패터닝하여 촉매층(220) 상면 및 측면을 덮는 도전성 버퍼층(232b)을 형성한다(S118).
그러면, 하부 배선(210) 및 촉매층(220)이 적층되고 그 상부 및 측면을 도전성 버퍼층(232b)이 둘러싸는 구조물(201)이 형성된다.
버퍼층용 도전막(232a)을 패터닝할 때에는, 도전성 버퍼층(232b)의 폭이 촉매층(220)의 폭보다 넓게 형성함으로써, 도전성 버퍼층(232b)이 촉매층(220)을 둘 러쌀 수 있도록 한다. 즉, 도전성 버퍼층(232b)이 촉매층(220)의 상면 및 측면을 덮도록 형성한다. 구조물(201)은 도전성 버퍼층(232b)이 촉매층(220)을 둘러싸고 있기 때문에, 후속 공정에서 탄소 나노 튜브가 성장되는 콘택홀 외에는 촉매층(220)이 외부로 노출되지 않는다.
이어서, 도 7, 도 13 내지 도 16b에 도시된 바와 같이, 반도체 기판(100) 및 구조물(201)을 덮도록 층간 절연막(310)을 형성하고(S130), 층간 절연막(310)을 관통하여 도전성 버퍼층(232b)의 일부 상면이 노출되도록 콘택홀(320)을 형성하고(S140), 콘택홀(320)에 의해 노출된 도전성 버퍼층(232)을 제거하여 촉매층(220)을 노출시키고(S150), 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립하는 것은(S160) 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하므로 그 설명을 생략한다.
이하, 도 16a 및 도 16b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 16a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 16b는 도 16a의 A-A', B-B'선을 따라 절단한 단면도이다.
도 7a 및 도 7b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예와 다른 점은 도전성 버퍼층이 하부 배선 및 촉매층을 둘러싼다는 것이다.
도 16a 및 16b를 참조하면, 반도체 기판(100) 상에는 하부 배선(210), 촉매 층(220) 및 도전성 버퍼층(232)이 차례로 적층된 구조물(201)이 형성된다.
여기서, 도전성 버퍼층(232)은 하부 배선(210) 및 촉매층(220)을 둘러싸도록 형성된다. 즉, 도전성 버퍼층(232)이 촉매층(220)의 상면 및 측면을 덮는다. 단, 콘택홀(320)이 형성되는 영역의 도전성 버퍼층(232)은 일부 제거되어, 촉매층(220)이 일부 노출되도록 한다. 따라서, 촉매층(220)은 탄소 나노 튜브(330)가 성장되는 콘택홀(320)을 제외하고는 도전성 버퍼층(232)에 의해 둘러 싸여져 있다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 도전성 버퍼층(232)이 촉매층(220)의 상면뿐 아니라 측면까지도 감싸도록 형성함으로써, 촉매층(220)이 층간 절연막(310)과 전혀 접촉하지 않도록 한다. 따라서, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 보다 효과적으로 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 불량률이 줄어들게 되고, 반도체 집적 제조 장치의 특성이 향상될 수 있다.
이하, 도 17 내지 도 25b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 17은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 18 내지 도 25b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
먼저, 도 17 및 도 18를 참조하면, 반도체 기판(100) 상에 리세스 영역(313) 을 구비한 제1 층간 절연막(312)을 형성한다(S122).
구체적으로, 우선, 반도체 기판(100) 상에 제1 층간 절연막(312)을 증착하고, 상부를 평탄화하는 공정, 예를 들어 화학적 기계적 연마 공정을 진행한다. 이어서, 제1 층간 절연막(312) 상에 리세스가 형성될 영역이 오픈된 포토레지스트 패턴을 형성하고 사진 식각 공정을 진행하여 리세스 영역(313)을 구비한 제1 층간 절연막(312)을 형성한다. 여기서, 제1 층간 절연막(312)은 산화막으로 형성할 수 있다.
이어서, 도 17 및 도 19를 참조하면, 리세스 영역(313)을 채우도록 다마신 배선(212)을 형성한다(S124).
우선, CVD 공정 또는 PVD 공정 등을 진행하여 제1 층간 절연막(312) 상에 도전막을 증착한다. 도전막으로는 예를 들어, Cu, W, Al, TiN, Ti 또는 이들의 조합이 사용될 수 있다. 이 때, 리세스 영역(313)이 완전히 매립될 때까지 증착을 진행한다. 이어서, CMP 공정 등의 평탄화 공정을 진행하여 제1 층간 절연막(312) 상부의 도전막을 제거하여 다마신 배선(212)을 완성한다.
이어서, 도 17 및 도 20을 참조하면, 다마신 배선(212) 및 제1 층간 절연막(312) 상에 촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)을 형성한다(S126).
촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)의 형성 방법 및 특징은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이어서, 도 17 및 도 21을 참조하면, 버퍼층용 도전막(230a) 및 촉매층용 도전막(220a)을 패터닝하여 다마신 배선(212) 상에 촉매층(220) 및 도전성 버퍼 층(230b)을 형성한다(S128).
그러면, 하부 배선(210) 상에 촉매층(220) 및 도전성 버퍼층(230b)이 형성된 구조물(202)이 형성된다. 구조물(202)은 촉매층(220) 상부에 도전성 버퍼층(230b)이 형성됨으로써, 촉매층(220)을 보호하는 구조로 형성된다.
이어서, 도 17 및 도 22를 참조하면, 제1 층간 절연막 및 도전성 버퍼층(230b) 상에 제2 층간 절연막(314)을 형성한다(S132).
제2 층간 절연막(314)은 예를 들어, 산화막으로 형성할 수 있다. 층간 절연막(310)을 형성한 후에는 화학적 기계적 연마 공정(Chemical Mechanical Polishing process; CMP) 등을 진행하여 층간 절연막(310) 상부를 평탄화할 수 있다.
이어서, 도 17 및 도 23을 참조하면, 제2 층간 절연막(314)을 관통하여 도전성 버퍼층(230b)의 일부 상면이 노출되도록 콘택홀(320)을 형성한다(S142).
이어서, 도 17, 도 24 내지 도 25b에 도시된 바와 같이, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230b)을 제거하여 촉매층(220)을 노출시키고(S150), 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립하는 것은(S160) 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하므로 그 설명을 생략한다.
이하, 도 25a 및 도 25b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 25a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 25b는 도 25a의 A-A', B-B'선을 따라 절단한 단면도이다.
도 7a 및 도 7b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예와 다른 점은 하부 배선이 다마신 배선으로 형성된다는 것이다.
도 25a 및 25b를 참조하면, 반도체 기판(100) 상에는 다마신 배선(212), 촉매층(220) 및 도전성 버퍼층(230)이 차례로 적층된 구조물(202)이 형성된다.
여기서, 다마신 배선(212)은 제1 층간 절연막(312) 내에 형성되며, 촉매층(220) 및 도전성 버퍼층(230)은 제2 층간 절연막(314) 내에 형성된다.
본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 다마신 배선(212), 촉매층(220) 및 도전성 버퍼층(230)을 포함하는 구조물(202)이 형성되며, 구조물(202) 상부에 형성된 콘택홀을 통해 촉매층(220)이 일부 노출되고, 노출된 촉매층(220)에서 탄소 나노 튜브(330)가 성장된다. 따라서, 탄소 나노 튜브(330)가 성장되는 영역을 제외하면 촉매층(220)은 도전성 버퍼층(230)에 의해 덮여 있다. 따라서, 촉매층(220)과 층간 절연막(310)이 접하지 않게 된다. 즉, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상 등을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 보다 증가할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 촉매층 상부에 도전성 버퍼층을 형성함으로써, 제조 공정 중에 촉매층을 보다 효과적으로 보호할 수 있다.
둘째, 콘택홀을 형성하는 식각 공정에서 도전성 버퍼층이 식각 정지막으로 사용됨으로써, 콘택홀 형성 공정에서 촉매층(220)이 손상되는 것을 방지할 수 있다.
셋째, 촉매층 상에 도전성 버퍼층을 형성함으로써, 촉매층과 층간 절연막이 접하는 것을 막을 수 있다. 따라서, 촉매층과 층간 절연막의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 방지하여, 보다 특성이 우수한 반도체 집적 제조 장치를 제조할 수 있다.

Claims (26)

  1. 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하고,
    상기 반도체 기판 및 구조물을 덮도록 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고,
    상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고,
    상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 콘택홀을 형성하는 것은 상기 도전성 버퍼층을 식각 정지막으로 하는 건식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하는 것은 습식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 습식 식각은 상기 촉매층보다 상기 도전성 버퍼층의 식각 선택비가 큰 식각액를 사용하여 진행되는 반도체 집적 회로 장치의 제조 방법.
  5. 제 1항에 있어서,
    반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것은,
    반도체 기판 상에 하부 배선용 도전막, 촉매층용 도전막 및 버퍼층용 도전막을 연속적으로 형성하고,
    상기 버퍼층용 도전막, 촉매층용 도전막 및 하부 배선용 도전막을 패터닝하여 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  6. 제 1항에 있어서,
    반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것은,
    반도체 기판 상에 하부 배선용 도전막 및 촉매층용 도전막을 형성하고,
    상기 촉매층용 도전막 및 하부 배선용 도전막을 패터닝하여 촉매층 및 하부 배선을 형성하고,
    상기 촉매층 및 반도체 기판 상에 버퍼층용 도전막을 형성하고,
    상기 버퍼층용 도전막을 패터닝하여 상기 촉매층 상면 및 측면을 덮는 도전성 버퍼층을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 하부 배선 및 상기 도전성 버퍼층은 같은 물질로 형성되는 반도체 집적 회로 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  10. 제 1항에 있어서,
    상기 하부 배선은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  11. 반도체 기판 상에 리세스 영역을 구비한 제1 층간 절연막을 형성하고,
    상기 리세스 영역을 채우도록 다마신 배선을 형성하고,
    상기 다마신 배선 및 제1 층간 절연막 상에 촉매층용 도전막 및 버퍼층용 도전막을 형성하고,
    상기 버퍼층용 도전막 및 촉매층용 도전막을 패터닝하여 상기 다마신 배선 상에 촉매층 및 도전성 버퍼층을 형성하고,
    상기 제1 층간 절연막 및 상기 도전성 버퍼층 상에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고,
    상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고,
    상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 콘택홀을 형성하는 것은 상기 도전성 버퍼층을 식각 정지막으로 하는 건식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하는 것은 습식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 습식 식각은 상기 촉매층보다 상기 도전성 버퍼층의 식각 선택비가 큰 식각액를 사용하여 진행되는 반도체 집적 회로 장치의 제조 방법.
  15. 제 11항에 있어서,
    상기 다마신 배선 및 상기 도전성 버퍼층은 같은 물질로 형성되는 반도체 집적 회로 장치의 제조 방법.
  16. 제 11항에 있어서,
    상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  17. 제 11항에 있어서,
    상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  18. 제 11항에 있어서,
    상기 다마신 배선은 W, Al, Cu, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
  19. 반도체 기판 상에 형성된 하부 배선;
    상기 하부 배선 상에 형성된 촉매층;
    상기 촉매층 상에 형성되되, 상기 촉매층이 일부 노출되도록 형성된 도전성 버퍼층;
    상기 반도체 기판 및 상기 도전성 버퍼층 상에 형성된 층간 절연막;
    상기 층간 절연막을 관통하여 형성되며, 상기 도전성 버퍼층에 의해 노출된 상기 촉매층이 노출되도록 형성된 콘택홀; 및
    상기 콘택홀에 의해 노출된 촉매층에서부터 성장되어 상기 콘택홀을 매립하는 탄소 나노 튜브를 포함하는 반도체 집적 회로 장치.
  20. 제 19항에 있어서,
    상기 도전성 버퍼층은 상기 촉매층의 상면 및 측면을 덮는 반도체 집적 회로 장치.
  21. 제 19항에 있어서,
    상기 하부 배선 및 상기 도전성 버퍼층은 같은 물질로 형성된 반도체 집적 회로 장치.
  22. 제 20항에 있어서,
    상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치.
  23. 제 20항에 있어서,
    상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치.
  24. 제 20항에 있어서,
    상기 하부 배선은 W, Al, Cu, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치.
  25. 제 20항에 있어서,
    상기 층간 절연막은 산화막인 반도체 집적 회로 장치.
  26. 제 20항에 있어서,
    상기 층간 절연막 상에 형성되며 상기 탄소 나노 튜브와 연결되는 상부 배선을 더 포함하는 반도체 집적 회로 장치.
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CN111863714A (zh) * 2020-07-13 2020-10-30 上海集成电路研发中心有限公司 一种互连结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100604419B1 (ko) * 2004-12-21 2006-07-25 매그나칩 반도체 유한회사 메탈로센 화합물을 이용한 탄소나노튜브 배선 형성 방법
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1055788C (zh) * 1997-03-14 2000-08-23 联华电子股份有限公司 在半导体器件内制作内连线的方法
CN1391275A (zh) * 2001-06-07 2003-01-15 矽统科技股份有限公司 具有金属间隙壁的内连导线结构及其制作方法
US6803708B2 (en) * 2002-08-22 2004-10-12 Cdream Display Corporation Barrier metal layer for a carbon nanotube flat panel display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040094065A (ko) 2003-05-01 2004-11-09 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
KR100604419B1 (ko) * 2004-12-21 2006-07-25 매그나칩 반도체 유한회사 메탈로센 화합물을 이용한 탄소나노튜브 배선 형성 방법
KR100713916B1 (ko) * 2005-11-08 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

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