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KR100796498B1 - 집적회로 저항 및 그 제조 방법 - Google Patents

집적회로 저항 및 그 제조 방법 Download PDF

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KR100796498B1
KR100796498B1 KR1020050131560A KR20050131560A KR100796498B1 KR 100796498 B1 KR100796498 B1 KR 100796498B1 KR 1020050131560 A KR1020050131560 A KR 1020050131560A KR 20050131560 A KR20050131560 A KR 20050131560A KR 100796498 B1 KR100796498 B1 KR 100796498B1
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polycrystalline silicon
layer
silicon layer
integrated circuit
terminal
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고광영
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 반도체 기술에 관한 것으로서, 특히 집적회로(IC) 소자에서 차지하는 면적을 크게 줄인 집적회로 저항 및 그 제조 방법에 관한 것이다.
본 발명에 따른 집적회로 저항은, 제1 다결정 실리콘 적층층과 제2 다결정 실리콘 적층층이 직렬로 연결된 집적회로 저항에 있어서, 상기 제1, 제2 다결정 실리콘 적층층 각각은, 반도체 기판에 형성된 산화막, 상기 산화막 위에 형성되는 하부 다결정 실리콘층, 상기 하부 다결정 실리콘층 위에 형성되는 유전체 층, 상기 유전체 층 위에 형성되며, 상기 하부 다결정 실리콘층보다 길이가 더 짧은 상부 다결정 실리콘층을 포함하되, 상기 제1 다결정 실리콘층은 제1 단자와 연결되는 제1 접속부와 상기 제2 다결정 실리콘층과 연결되는 제2 접속부를 포함하고, 상기 제2 다결정 실리콘층은 상기 제1 다결정 실리콘층과 연결되는 제3 접속부와 제2 단자와 연결되는 제4 접속부를 포함하며, 상기 제1 단자와 제2 단자는 집적회로 저항의 단자를 구성한다.
집적회로 저항, 다결정 실리콘, PIP (Poly-Insulator-Poly) 커패시터

Description

집적회로 저항 및 그 제조 방법{Integrated Circuit Resistor and Method for Manufacturing Such a Resistor}
도 1은 본 발명의 일실시예에 따른 집적회로 저항의 평면도.
도 2는 도 1의 집적회로 저항을 선 II-II를 따라 절단한 단면도.
도 3a 내지 도 3c는 본 발명에 따른 집적회로 저항을 제조하는 방법을 설명하기 위한 단면도.
본 발명은 반도체 기술에 관한 것으로서, 좀 더 구체적으로는 집적회로(IC) 소자에서 차지하는 면적을 크게 줄인 집적회로 저항 및 그 제조 방법에 관한 것이다.
집적회로 소자에 사용되는 저항은 다결정 실리콘(polysilicon)으로 만드는 것이 보통이다. 다결정 실리콘 저항은 폭이 일정한 다결정 실리콘 라인(즉, 단위 면 저항이 정한 다결정 실리콘 라인)을 그 길이 방향으로 여러 개를 직렬 연결하여 구성되며, 알루미늄 금속을 접속부(contact)로 사용한다. 이처럼 집적회로 저항은 다결정 실리콘 라인의 길이로 그 저항값이 정해지기 때문에, 큰 저항값을 구현하려면 길이가 매우 긴 다결정 실리콘을 형성해야 하며, 그 결과 IC 소자에서 많은 면적을 차지하게 된다.
따라서 집적회로 저항을 포함하는 반도체 집적회로 소자의 집적도를 높이기 위해서는 집적회로 저항이 차지하는 면적을 줄이는 것이 매우 중요하다.
본 발명의 목적은 면적이 많이 줄어든 집적회로 저항 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 비용이 절약되고 공정 단계를 줄일 수 있는 집적회로 저항 및 그 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 집적회로 저항의 일 특징은, 제1 다결정 실리콘 적층층과 제2 다결정 실리콘 적층층이 직렬로 연결된 집적회로 저항에 있어서, 상기 제1, 제2 다결정 실리콘 적층층 각각은, 반도체 기판에 형성된 산화막, 상기 산화막 위에 형성되는 하부 다결정 실리콘층, 상기 하부 다결정 실리콘층 위에 형성되는 유전체 층, 상기 유전체 층 위에 형성되며, 상기 하부 다결정 실리콘층보다 길이가 더 짧은 상부 다결정 실리콘층을 포함하되, 상기 제1 다결정 실리콘층은 제1 단자와 연결되는 제1 접속부와 상기 제2 다결정 실리콘층과 연결되는 제2 접속부를 포함하고, 상기 제2 다결정 실리콘층은 상기 제1 다결정 실리콘층과 연결되는 제3 접속부와 제2 단자와 연결되는 제4 접속부를 포함하며, 상기 제1 단자와 제2 단자는 집적회로 저항의 단자를 구성하는 것이다.
보다 바람직하게, 상기 하부 다결정 실리콘층과 상부 다결정 실리콘층은 불순물이 주입된 다결정 실리콘층이다.
보다 바람직하게, 상기 유전체 층은 PIP 커패시터를 구성하는 유전체와 동일한 유전체로 된 층이다.
또한, 상기한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 집적회로 저항의 제조 방법의 일 특징은, 반도체 기판에 산화막을 도포하는 단계, 상기 산화막 위에 PIP 커패시터를 구성하는 하부 전극과 집적회로 저항을 구성하는 하부 다결정 실리콘층을 하나의 광 마스크로 동시에 형성하는 단계, 상기 하부 전극과 하부 다결정 실리콘층 위에 유전체 층을 형성하는 단계, 상기 유전체층 위에 PIP 커패시터를 구성하는 상부 전극과 집적회로 저항을 구성하는 상부 다결정 실리콘층을 하나의 광 마스크로 동시에 형성하는 단계 및 PIP 커패시터를 구성하는 상기 상 하부 전극과, 집적회로 저항을 구성하는 상기 상 하부 다결정 실리콘층과 연결되는 접속부를 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 하부 전극 및 상기 하부 다결정 실리콘층을 형성하는 단계는, 하부 다결정 실리콘을 도포하는 단계, 상기 도포 된 상기 하부 다결정 실리콘 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 하부 다결정 실리콘을 식각하는 단계 및 상기 식각 결과, 잔존하는 하부 다결정 실리콘에 불순물을 주입하는 단계를 포함한다.
보다 바람직하게, 상기 상부 전극 및 상기 상부 다결정 실리콘층을 형성하는 단계는, 상부 다결정 실리콘을 도포하는 단계, 상기 도포 된 상기 상부 다결정 실리콘 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 상부 다결정 실리콘을 식각하는 단계 및 상기 식각 결과, 잔존하는 상부 다결정 실리콘에 불순물을 주입하는 단계를 포함한다.
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이하 도면을 참조로 본 발명의 실시 예에 대해 설명한다.
도 1은 본 발명에 따른 집적회로 저항의 평면도이고, 도 2는 도 1의 선 II-II를 따라 절단한 단면도이다.
도 1과 도 2를 참조하면, 본 발명에 따른 집적회로 저항(10)은 기판(30)의 필드 산화막(40) 위에 적층된 2개의 다결정 실리콘 층(12, 14)을 여러 개 직렬 연결하여 구성된다.
도 1에는 집적회로 저항(10)을 구성하는 다결정 실리콘 적층층(12, 14)을 6개로 나타내었는데, 적층층의 개수가 다결정 실리콘층의 면 저항(sheet resistance) 및 집적회로 저항(10)의 저항값에 따라 달라진다는 점은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 쉽게 이해할 것이다.
도 1을 참조하면 집적회로 저항(10)은 제1~제6 다결정 실리콘 적층층(12L1/14U1, 12L2/14U2, 12L3/14U3, 12L4/14U4, 12L5/14U5, 12L6/14U6)을 포함하며, 제1 다결정 실리콘 적층층(12L1/14U1)의 하부 다결정 실리콘 층(12L1)은 하부 접속부(13C1), 금속 배선(20M1) 및 상부 접속부(17C1)를 통해 상부 다결정 실리콘 층(14U1)과 전기적으로 연결된다. 마찬가지로, 제2 다결정 실리콘 적층층(12L2/14U2)의 하부 다결정 실리콘 층(12L2)은 하부 접속부(13C2), 금속 배선(20M2) 및 상부 접속부(17C2)를 통해 상부 다결정 실리콘 층(14U2)과 전기적으로 연결되고, 제3 다결정 실리콘 적층층(12L3/14U3)의 하부 다결정 실리콘 층(12L3)은 하부 접속부(13C3), 금속 배선(20M3) 및 상부 접속부(17C3)를 통해 상부 다결정 실리콘 층(14U3)과 전기적으로 연결되며, 제4 다결정 실리콘 적층층(12L4/14U4)의 하부 다결정 실리콘 층(12L4)은 하부 접속부(13C4), 금속 배선(20M4) 및 상부 접속부(17C4)를 통해 상부 다결정 실리콘 층(14U4)과 전기적으로 연결되고, 제5 다결정 실리콘 적층층(12L5/14U5)의 하부 다결정 실리콘 층(12L5)은 하부 접속부(13C5), 금속 배선(20M5) 및 상부 접속부(17C5)를 통해 상부 다결정 실리콘 층(14U5)과 전기적으로 연결되며, 제6 다결정 실리콘 적층층(12L6/14U6)의 하부 다결정 실리콘 층(12L6)은 하부 접속부(13C6), 금속 배선(20M6) 및 상부 접속부(17C6)를 통해 상 부 다결정 실리콘 층(14U6)과 전기적으로 연결되어 있다.
또한, 제1 다결정 실리콘 적층층과 제2 다결정 실리콘 적층층은 상부 접속부(19C1), 상부 접속부(19C2) 및 금속 배선(20M7)을 통해 직렬 연결되고, 제2 다결정 실리콘 적층층과 제3 다결정 실리콘 적층층은 하부 접속부(15C2), 하부 접속부(15C3) 및 금속 배선(20M8)를 통해 직렬 연결되고, 제3 다결정 실리콘 적층층과 제4 다결정 실리콘 적층층은 상부 접속부(19C3), 상부 접속부(19C4) 및 금속 배선(20M9)를 통해 직렬 연결되고, 제4 다결정 실리콘 적층층과 제5 다결정 실리콘 적층층은 하부 접속부(15C4), 하부 접속부(15C5) 및 금속 배선(20M10)을 통해 직렬 연결되고, 제5 다결정 실리콘 적층층과 제6 다결정 실리콘 적층층은 상부 접속부(19C5), 상부 접속부(19C6) 및 금속 배선(20M11)을 통해 직렬 연결되어 있다.
상 하부 다결정 실리콘층과 제1~6 다결정 실리콘 적층층을 이와 같이 연결하고, 제1 다결정 실리콘 적층층의 하부층(12L1)의 하부 접속부(15C1)를 제1 단자(PIN #1)과 연결하고, 제6 다결정 실리콘 적층층의 하부층(12L6)을 제2 단자(PIN #2)와 연결하면, 6개의 다결정 실리콘 적층층을 2개의 단자(PIN #1, PIN #2) 사이에 직렬로 연결하여 큰 저항값을 얻을 수 있다. 또한, 본 발명에서는 저항을 구성하는 다결정 실리콘층을 적층 구조로 하기 때문에, 기판에서 다결정 실리콘층이 차지하는 면적을 동일한 저항값을 갖는 종래 집적회로 저항에 비해 약 1/2로 줄일 수 있다.
도 2에서 보는 것처럼 하부 다결정 실리콘 층(12)의 길이는 상부 다결정 실리콘 층(14)에 비해 그 길이가 하부 접속부(13, 15)를 형성하기 위한 길이만큼 더 길다.
다음으로, 본 발명에 따른 집적회로 저항(10)을 제조하는 방법에 대해 설명한다.
먼저, 도 3a를 참조하면, 반도체 기판(30)에 필드 산화막(40)을 형성하고 그 위에 하부 다결정 실리콘 층(12, 120)을 형성한다. 여기서, 도 3a의 왼쪽에 있는 하부 다결정 실리콘 층(120)은 PIP (Polysilicon-Insulator-Polysilicon) 커패시터를 구성하는 층이고, 도 3a의 오른쪽에 있는 하부 다결정 실리콘 층(12)은 집적회로 저항(10)을 구성하는 층이다.
즉, 본 발명은 PIP 커패시터를 만드는 공정을 이용하여 집적회로 저항을 제조한다. 커패시터는 전하를 저장하는 수동 소자로 반도체 IC 소자에 널리 사용되고 있다. 커패시터는 유전체를 사이에 둔 2개의 전극으로 구성되는데, 커패시턴스 즉, 인가 전압당 커패시터에 저장하는 전하의 양은 전극의 면적, 전극 사이의 거리, 전극 사이에 있는 유전체의 유전율에 따라 정해진다. PIP 커패시터는 반도체 웨이퍼에 수평 방향으로 형성되는 2개의 다결정 실리콘 전극과 이 전극 사이에 존재하는 유전체층으로 구성되며, 반도체 메모리 소자나 로직(logic) 소자 등에 널리 사용되고 있다.
필드 산화막(40)은 예컨대, 열산화 공정으로 형성하며 실리콘 산화막(SiO2)이다. 필드 산화막(40) 위에 형성되는 하부 다결정 실리콘층(12, 120)은 통상의 사진식각 공정으로 형성된다. 즉, 다결정 실리콘을 필드 산화막(40) 위에 도포한 다음 그 위에 감광막(도시하지 않음)을 도포하고 하부 다결정 실리콘 층(12, 120)의 패턴을 갖는 광마스크를 이용하여 감광막을 노광하여 하부 다결정 실리콘층의 패턴을 감광막에 전사(transfer)하고, 노광에 의해 화학적 성질이 변한 감광막의 일부분을 제거하여 감광막 패턴을 형성한 다음 이 감광막 패턴을 기준으로 다결정 실리콘을 선택적으로 제거하여 도 3a에 나타낸 것과 같은 하부 다결정 실리콘층(12, 120)을 형성한다.
즉, 본 발명에서는 PIP 커패시터의 하부 전극(120)을 제조할 때 사용되는 광 마스크를 이용하여 집적회로 저항의 하부 다결정 실리콘 층(12)을 제조한다. 따라서, 집적회로 저항을 제조하기 위한 별도의 광 마스크를 추가할 필요가 없으므로 제조 비용이 절약되고 공정 단계도 줄어든다.
하부 다결정 실리콘 층(12, 120)은 다결정 실리콘에 이온주입법 또는 확산법으로 불순물을 넣어 다결정 실리콘층의 전기전도도를 높일 수 있다.
그 다음 도 3b에 나타낸 것처럼 하부 다결정 실리콘 층(12, 120) 위에 각각 유전체층(50, 150) 및 상부 다결정 실리콘 층(14, 140)을 차례대로 형성한다.
유전체층(50)은 하부 다결정 실리콘 층(12)과 상부 다결정 실리콘 층(120)을 전기적으로 절연하는 역할을 하며, 유전체층(150)은 상부 전극층(120)과 하부 전극층(140) 사이에서 전하를 축적하는 역할을 한다. 따라서, 유전체층(50, 150)은 PIP 커패시터의 특성에 따라 선택하는 것이 바람직하다. 유전체층(50, 150)은 열산화 공정으로 형성되는 실리콘 산화막이 될 수도 있고, USG(undoped silicate glass), FSG (fluoro-silicate galss) CSG (carbonate silicate glass), α-FC (alpha-fluoriated amorphous carbon) 또는 HSQ (hydrogen silsesquioxane)와 같은 저유전체일 수도 있다. 유전체 층(50, 150)은 하나의 광 마스크를 통해 동시에 제조된다.
상부 다결정 실리콘 층(14, 140)은 하부 다결정 실리콘 층(12, 120)과 동일한 재료를 동일한 방법으로 형성한다. 즉, PIP 커패시터를 구성하는 상부 전극(140)과 집적회로 저항(10)을 구성하는 상부 다결정 실리콘 층(14)은 하나의 광 마스크로 한번에 형성된다. 한편, PIP 커패시터의 전극으로 사용되는 상부 다결정 실리콘 층(140)과 본 발명의 집적회로 저항(10)의 상부 다결정 실리콘 층(14)은 불순물 주입을 서로 다르게 할 수도 있다.
다음으로, 도 3c에 나타낸 것처럼 기판 표면에 층간 절연막(60)을 형성하고 접속부를 만든 다음 이 접속부를 채우는 금속층(70)을 배선한다.
접속부는 PIP 커패시터의 하부 전극층(120)과 연결되는 제1 접속부(72), PIP 커패시터의 상부 전극층(140)과 연결되는 제2 접속부(74), 집적회로 저항의 하부 다결정 실리콘 층(12)과 연결되는 제3, 4 접속부(13, 15) 및 집적회로 저항의 상부 다결정 실리콘 층(14)과 연결되는 제5, 6 접속부(17, 19)를 포함한다.
지금까지 본 발명의 구체적인 구현 예를 도면을 참조로 설명하였지만, 이것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 이해하도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의해 정해지며 도면을 참조로 앞에서 설명했던 구현 예는 본 발명의 기술적 범위 내에서 얼마든지 변형하거나 수정할 수 있다. 예컨대, 앞에서는 2개의 다결정 실리콘층을 적층하여 집적회로 저항을 구성하는 것으로 설명하였지만, 다결정 실리콘의 적층층을 3개 이상으로 하는 것도 가능하다.
본 발명에 따르면 집적회로 저항을 적층 구조로 된 다결정 실리콘층을 이용하여 집적회로 저항을 형성하기 때문에, 집적회로 저항이 반도체 소자에서 차지하는 면적을 약 1/2까지 줄일 수 있다.
또한, 본 발명에 따른 집적회로 저항은 PIP 커패시터를 제조하는 과정에서 함께 만들어지기 때문에, 하나의 광 마스크로 PIP 커패시터와 집적회로 저항을 동시에 제조할 수 있어서 제조 비용을 줄일 수 있고 공정 단계를 크게 단축할 수 있다.

Claims (6)

  1. 제1 다결정 실리콘 적층층과 제2 다결정 실리콘 적층층이 직렬로 연결된 집적회로 저항에 있어서,
    상기 제1, 제2 다결정 실리콘 적층층 각각은,
    반도체 기판에 형성된 산화막;
    상기 산화막 위에 형성되는 하부 다결정 실리콘층;
    상기 하부 다결정 실리콘층 위에 형성되는 유전체층;
    상기 유전체층 위에 형성되며, 상기 하부 다결정 실리콘층보다 길이가 더 짧은 상부 다결정 실리콘층을 포함하되,
    상기 제1 다결정 실리콘층은 제1 단자와 연결되는 제1 접속부와 상기 제2 다결정 실리콘층과 연결되는 제2 접속부를 포함하고,
    상기 제2 다결정 실리콘층은 상기 제1 다결정 실리콘층과 연결되는 제3 접속부와 제2 단자와 연결되는 제4 접속부를 포함하며,
    상기 제1 단자와 제2 단자는 집적회로 저항의 단자를 구성하는 것을 특징으로 하는 집적회로 저항.
  2. 제 1 항에 있어서,
    상기 하부 다결정 실리콘층과 상부 다결정 실리콘층은 불순물이 주입된 다결정 실리콘층인 것을 특징으로 하는 집적회로 저항.
  3. 제 1 항에 있어서,
    상기 유전체층은 PIP 커패시터를 구성하는 유전체와 동일한 유전체로 된 층인 것을 특징으로 하는 집적회로 저항.
  4. 반도체 기판에 산화막을 도포하는 단계;
    상기 산화막 위에 PIP 커패시터를 구성하는 하부 전극과 집적회로 저항을 구성하는 하부 다결정 실리콘층을 하나의 광 마스크로 동시에 형성하는 단계;
    상기 하부 전극과 하부 다결정 실리콘층 위에 유전체층을 형성하는 단계;
    상기 유전체층 위에 PIP 커패시터를 구성하는 상부 전극과 집적회로 저항을 구성하는 상부 다결정 실리콘층을 하나의 광 마스크로 동시에 형성하는 단계; 및
    PIP 커패시터를 구성하는 상기 상 하부 전극과, 집적회로 저항을 구성하는 상기 상 하부 다결정 실리콘층과 연결되는 접속부를 형성하는 단계를 포함하는 집적회로 저항의 제조 방법.
  5. 제 4 항에 있어서,
    상기 하부 전극 및 상기 하부 다결정 실리콘층을 형성하는 단계는,
    하부 다결정 실리콘을 도포하는 단계;
    상기 도포 된 상기 하부 다결정 실리콘 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 하부 다결정 실리콘을 식각하는 단계; 및
    상기 식각 결과, 잔존하는 하부 다결정 실리콘에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 집적회로 저항의 제조 방법.
  6. 제 4 항에 있어서,
    상기 상부 전극 및 상기 상부 다결정 실리콘층을 형성하는 단계는,
    상부 다결정 실리콘을 도포하는 단계;
    상기 도포 된 상기 상부 다결정 실리콘 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 상부 다결정 실리콘을 식각하는 단계; 및
    상기 식각 결과, 잔존하는 상부 다결정 실리콘에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 집적회로 저항의 제조 방법.
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