KR100782305B1

KR100782305B1 - 3개의 전송선의 차동신호화에 의한 데이터 신호 송수신장치 및 송수신 방법

Info

Publication number: KR100782305B1
Application number: KR1020060002259A
Authority: KR
Inventors: 최철호
Original assignee: 삼성전자주식회사
Priority date: 2006-01-09
Filing date: 2006-01-09
Publication date: 2007-12-06
Also published as: TWI335153B; US7697628B2; US20070160155A1; CN101001227A; TW200727610A; KR20070074289A

Abstract

데이터 신호 송수신 시스템이 개시된다. 상기 데이터 신호 송수신 시스템은 송신장치, 수신장치 및 이들을 연결하는 전송선들을 구비한다. 상기 송신장치는 송신하고자 하는 클럭 신호와 제1데이터 신호를 논리연산하기 위한 논리연산기, 상기 클럭 신호에 응답하여 상기 논리연산기의 출력 신호, 상기 제1데이터 신호, 및 제2데이터 신호를 디먹싱하는 디먹스, 상기 디먹스로부터 출력된 신호들 중에서 소정의 신호를 인버팅하기 위한 데이터 상태 제거블록, 상기 데이터 상태 제거블록으로부터의 데이터 신호들을 변환하기 위한 데이터 신호 변환블록, 상기 데이터 신호 변환블록으로부터 출력된 신호들을 버퍼링하기 위한 다수의 버퍼들, 먹스, 및 상기 다수의 버퍼들과 상기 먹스 사이에 연결된 다수의 커패시턴스들을 구비한다. 상기 수신장치는 전송선들과 매칭하기 위한 다수의 종단 저항들, 상기 다수의 종단 저항의 전압들 중에서 선택된 2개의 전압들의 차를 증폭하기 위한 다수의 차동증폭기들, 및 상기 클럭 신호를 복원하기 위한 제2논리 연산기를 구비한다.

3상 차동 신호화(Ternary Differential Signaling), 스큐(Skew)

Description

3개의 전송선의 차동신호화에 의한 데이터 신호 송수신 장치 및 송수신 방법{Data signal transmission Device and Method for Ternary lines differential signaling}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1a는 2개의 전송선들을 통하여 차동 신호들을 전송하는 송수신장치에 대한 개략도이다.

도 1b는 3개의 전송선들을 통하여 데이터 신호들을 전송하는 송수신 시스템에 대한 개략도이다.

도 2a는 도 1b에 도시한 수신부의 수신 신호들의 파형을 나타낸다.

도 2b는 도 1b에 도시한 수신부의 종단 저항들의 전압들 중에서 선택된 2개의 전압들의 차가 가질 수 있는 값들을 나타낸다.

도 3은 본 발명의 실시 예에 따른 데이터 신호 송신장치를 나타내는 블록도이다.

도 4는 본 발명의 실시 예에 따른 데이터 신호 수신장치를 나타내는 회로도이다.

도 5a 내지 도 5f는 3개의 전송선으로 데이터 신호를 전송할 수 있는 6가지 상태를 나타내는 상태도를 나타낸다.

도 5g는 도 4에 도시한 차동증폭기들의 출력 신호들의 레벨 값들을 나타내는 표이다.

도 6a는 도 4에 도시된 종단 저항들의 전압 파형을 나타낸다.

도 6b는 도 4에 도시한 종단 저항들의 전압들 중에서 선택된 2개의 전압들의 차가 가질 수 있는 값들을 나타낸다.

도 7a는 송신할 데이터 신호들의 레벨 값들을 나타낸다.

도 7b는 송신장치의 논리 연산블록에 의해 논리 연산된 신호들을 나타낸다.

도 7c는 데이터 신호 전송이 가능하도록 변환된 데이터 신호를 나타낸다.

도 7d는 수신장치의 차동증폭기들의 출력 신호들의 레벨 값들을 나타낸다.

도 7e는 수신장치의 논리 연산기 블록의 출력 값들을 나타낸다.

본 발명은 데이터 신호 송수신장치에 관한 것으로, 보다 상세하게는 3개의 전송선들을 이용하여 데이터 신호들을 전송하여 전송효율을 높이고, 송신장치에 부가한 커패시터를 통하여 데이터 신호를 송신함으로써 고주파특성이 양호하고, 송신 신호의 인코딩과 수신 신호의 디코딩을 통해 클럭 신호와 데이터 신호의 스큐(Skew)를 줄이는 데이터 신호 송수신 시스템에 관한 것이다.

디스플레이 패널의 대형화와 고화질 텔레비젼(HD-TV) 등을 구현하기 위해서 는 색상수의 증가 및 고화질로 인한 보다 넓은 데이터 비트 폭, 더 많은 채널 수가 필요하고, 이를 실현하기 위해서는 데이터 신호 전송의 고속화, 저전력 전송, 및 EMI 감소 등이 요구된다.

종래에는 데이터 신호 전송이 1개의 전송선을 통해 수행되기도 했다. 그러나 고속 전송을 위하여 데이터 신호의 전압 스윙폭이 고전압에서 저전압으로 내려감으로써 노이즈(Noise) 등으로 인하여 데이터 신호의 수신을 정확히 할 수 없는 등의 문제점이 발생하게 되었다. 이와 같은 문제점을 해결하기 위하여 제안된 것이 2개의 전송선을 통하여 데이터를 전송하는 차동 신호 전송장치이다.

도 1a는 2개의 전송선들을 통하여 차동 신호들을 전송하는 송수신장치(10)에 대한 개략도이다. 도 1a를 참조하면, 상기 송수신 장치(10)는 송신부(20), 전송부(30), 및 수신부(40)를 구비한다. 상기 송신부(10)는 전송할 데이터 신호(D0)를 차동 신호 발생기(21)에 의해 차동 신호들로 변환하여 송신측 출력 패드들(22 및 23)로 출력하고, 상기 차동 신호들은 상기 전송부(30)의 전송선들(31 및 32)을 통하여 상기 수신부(40)의 수신측 패드들(41 및 42)로 전송된다. 상기 수신된 차동 신호들은 상기 전송선들(31 및 32)의 종단저항(R)에 의하여 매칭(matching)되어 왜곡이 방지되며, 그 양단의 전압은 증폭기(43)에 의해 증폭된다.

상기 종단저항(R)의 전압은 상기 종단저항(R)에 흐르는 전류의 방향에 의해 결정되며, 2개의 상태들(예컨대, 로우(Low) 또는 하이(High))를 나타낼 수 있다. 따라서 2개의 전송선들을 이용하여 2개의 상태들, 즉 1비트(bit)의 데이터를 전송할 수 있다. 이 경우 전송 효율은 라인당 0.5비트가 된다.

그러나 전송효율의 면에서 상기 2개의 전송선들을 통하여 데이터를 전송하는 것보다 3개의 전송선들을 통하여 데이터 신호를 송수신하는 것이 더 낫다.

도 1b는 3개의 전송선들을 통하여 데이터 신호들을 전송하는 송수신 시스템(100)에 대한 개략도이다. 도 1b를 참조하면, 상기 송수신 시스템(100)은 송신부(110), 전송부(120), 및 수신부(130)를 구비한다. 상기 송신부(110)는 인코더 블록(111)을 구비하며, 데이터 신호들(CLK,D1,및 D2)을 3개의 전송선들(121 내지 123)을 통하여 송신한다. 상기 인코더 블록(111)은 상기 클럭 신호(CLK)를 상기 데이터 신호와 동일한 전송 라인에 실어 전송할 수 있도록 인코딩하며, 상기 수신부(130)의 종단 저항들(R1,R2,및 R3) 각각에 흐르는 전류의 방향에 의한 전압의 차가 생기도록 상기 송신부(110)의 전류를 구동한다.

상기 수신부(130)는 상기 전송부(120)의 전송선들(121 내지 123)을 통하여 전송된 신호들을 수신하고, 상기 수신된 신호에 기초한 상기 종단 저항들(R1 내지 R3)에 흐르는 전류 방향에 의하여 상기 종단저항들(R1 내지 R3)의 전압들이 결정된다. 상기 종단저항들(R1 내지 R3) 중 2개를 선택하여 차동 증폭하는 경우 각각 다른 6상태를 가지는 데이터 신호를 나타낼 수 있다. 상기 디코더(134)는 상기 차동 증폭된 신호들을 수신하여 상기 클럭 신호(CLK)와 데이터 신호들(D1 및 D2)을 복원한다. 따라서 3개의 전송선들을 이용하여 6개의 상태, 즉 2.56(=log₂6) 비트의 데이터를 전송할 수 있다. 이 경우 전송 효율은 라인당 약 0.86비트가 된다.

따라서 상술한 바와 같이 3개의 전송선들을 통한 차동 신호 전송의 경우에는 전송효율이 좋고, 그에 따른 전송 라인 수 감소로 비용이 적게 들며, EMI 등의 노이즈가 감소한다.

송신부에서 클럭 신호를 데이터 신호와 동일한 라인에 실어 송신하는 경우 수신부에서 복원한 상기 클럭 신호와 상기 데이터 신호 간의 스큐(Skew)가 크면 정확한 데이터 전송이 이루어지지 않을 수 있다.

도 2a는 도 1b에 도시한 수신부의 수신 신호들의 전압들(V(P), V(S), 및 V(T))의 파형을 나타내며, 도 2b는 도 1b에 도시한 수신부의 종단 저항들(R1 내지 R3)의 전압들(V(P), V(S), 및 V(T)) 중에서 선택된 2개의 전압들의 차가 가질 수 있는 값들을 나타낸다. 도 2a 및 도 2b를 참조하면, 상기 수신 신호들의 전압들(V(P),V(S), 및 V(T)) 중에서 선택된 2개의 전압들(예컨대, V(P)와 V(S) 또는 V(P)와 V(T))의 크기가 바뀌는 시점들(예컨대, t1 또는 t2)이 일치하지 않는 부분이 생기고, 이로 인하여 상기 차동증폭기들(131 내지 133)의 구동시간에 차이가 생긴다. 따라서 상기 차동 증폭기들(131 내지 133)의 출력들을 상기 디코더(134)를 통해 복원하면 상기 클럭 신호(CLK)와 상기 데이터 신호(D1 또는 D2) 사이에 스큐(Skew)가 생기게 되어 정확한 데이터 전송이 이루어지지 않는다. 상기 수신 신호들의 전압들(V(P), V(S), 및 V(T)) 중에서 선택된 2개의 전압들의 차는 6개의 상태변화 값들(±100mV, ±200mV, 및 ±300mV)을 갖으며, 3개의 상태 변화 크기의 개수를 갖는다.

따라서 상기 3개의 전송선들을 통하여 데이터 신호들을 전송하는 송수신 시스템의 경우 데이터 신호 전송의 고속화, 저전력 전송, 및 EMI 감소 등을 실현하기 위해서는 고주파 데이터 신호의 전송이 유리하고, 정전력(Static Power) 소모를 제 거하며, 데이터 신호 전송시 클럭 신호와 데이터 신호 사이에 발생하는 스큐를 줄이는 것이 요구된다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 3개의 전송선들을 이용하여 데이터 신호들을 전송하여 데이터 신호의 전송효율을 높이고 EMI를 감소시키며, 송신기에 커패시턴스를 부가하여 고주파특성이 양호하고, 클럭 신호와 데이터 신호의 스큐를 줄여 저전력의 데이터 전송 및 데이터 신호 전송의 정확도가 양호한 데이터 신호 송수신 시스템을 제공하는 것이다.

상기 기술적 과제 해결을 위한 본 발명에 따른 데이터 신호 송수신 시스템은 송신부, 전송부, 및 수신부를 구비한다.

상기 송신부는 클럭 신호, 제1데이터 신호, 및 제2데이터 신호를 송신하며, 제1논리 연산기, 디먹스(DeMUX), 데이터 상태 제거 블록, 데이터 신호 변환 블록, 다수의 버퍼들, 먹스(MUX), 및 다수의 커패시터들을 구비한다.

상기 제1논리 연산기는 상기 클럭 신호와 상기 제1데이터 신호를 수신하여 논리 연산하고, 연산 결과에 상응하는 신호를 출력한다. 상기 디먹스는 상기 제1논리 연산기의 출력 신호, 상기 제1데이터 신호, 및 상기 제2데이터 신호를 수신하고 상기 클럭 신호의 제1에지에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들을 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째의 데이터 신호들을 출력한다.

상기 데이터 상태 제거 블록은 상기 짝수 번째 데이터 신호들 또는 상기 홀수 번째 데이터 신호들을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스(Bypass)한다.

상기 데이터 신호 변환블록은 상기 데이터 상태 제거 블록으로부터 출력된 신호들을 수신하고 수신된 데이터 신호들 중에서 적어도 하나의 데이터 신호의 레벨을 변경한다. 상기 다수의 버퍼들은 각각이 상기 데이터 신호 변환 블록으로부터 출력된 신호들 중에서 대응되는 신호를 버퍼링한다.

상기 먹스는 다수의 입력 단자들을 구비한다. 상기 다수의 커패시터들은 각각이 상기 다수의 버퍼들 중에서 대응되는 버퍼의 출력단자와 상기 먹스(MUX)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된다. 상기 먹스는 상기 클럭 신호에 응답하여 상기 다수의 커패시터들 중에서 대응되는 다수의 커패시터들의 출력 신호를 출력한다.

상기 수신부는 상기 송신부로부터 출력되어 다수의 전송선들을 통하여 수신된 신호들을 복원하며, 다수의 패드들, 다수의 종단 저항들, 다수의 차동증폭기들, 제2논리 연산기를 구비한다. 상기 다수의 종단 저항들은 각각이 상기 다수의 패드들 중에서 대응되는 패드와 전원 사이에 접속된다.

상기 다수의 차동증폭기들은 각각이 상기 다수의 패드들 중에서 대응되는 두 개의 패드들 사이의 전압 차이를 증폭하고, 증폭 결과에 상응하는 신호를 출력한다. 상기 제2논리 연산기는 상기 다수의 차동증폭기들 중에서 선택된 두 개의 차동 증폭기들의 출력들을 논리 연산하여 클럭 신호를 복원한다.

상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시 예에 따른 데이터 신호 송신장치(300)에 대한 블록도이다. 도 3를 참조하면, 상기 데이터 신호 송신장치(300)는 논리 연산 블록(310), 디멀티플렉서(Demultiplexer, 이하 '디먹스'라 한다; 320), 데이터 상태 제거블록(330), 데이터 변환블록(340), 다수의 버퍼들(351 내지 356), 다수의 커패시턴스들(C1 내지 C6), 멀티플렉서(Multiplexer, 이하 '먹스'라 한다; 360), 및 다수의 패드들(371 내지 373)을 구비한다.

상기 논리 연산블록(310)은 클럭 신호(CLK)와 제1데이터 신호(D1)를 수신하여 논리 연산하고, 연산 결과에 상응하는 신호를 출력하는 논리 연산기(311)를 구비한다. 상기 논리 연산블록(310)은 상기 제1데이터 신호(D1)와 제2데이터 신호(D2)를 수신하여 바이패스(by-pass)한다. 상기 논리연산기(311)는 배타 논리합 게이트(Exclusive-OR Gate) 또는 배타 부정논리합 게이트(Exclusive-NOR Gate)가 될 수 있다. 상기 디먹스(320)는 상기 논리 연산기(311)의 출력 신호, 상기 제1데이터 신호(D1), 및 제2데이터 신호(D2)를 수신하고, 상기 클럭 신호의 제1에지(edge)에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들(XD1O,D1O,D2O)를 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째 데이터 신호들(XD1E,D1E,D2E)을 출력한다.

상기 데이터 상태제거블록(330)은 상기 짝수 번째 데이터 신호들 (XD1E,D1E,D2E) 또는 상기 홀수 번째 데이터 신호들(XD1O,D1O,D2O)을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고(예컨대,(0,0,1) 또는 (1,1,0)) 나머지 데이터 신호들은 바이패스 한다.

상기 데이터 상태제거블록(330)은 제1데이터 상태제거블록(331)과 제2데이터 상태제거블록(332)을 구비한다.

상기 제1데이터 상태제거블록(331)은 상기 짝수 번째 데이터 신호들(XD1E, D1E, D2E)을 수신하고 수신된 상기 짝수 번째 데이터 신호들(XD1E, D1E, D2E)이 서로 동일한 경우(예컨대, (0,0,0) 또는 (1,1,1)인 경우) 상기 수신된 데이터 신호들(XD1E, D1E, D2E) 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고(예컨대, (0,0,1) 또는 (1,1,0)) 나머지 데이터 신호들은 바이패스시킨다.

상기 제2데이터 상태제거블록(332)은 상기 홀수 번째의 데이터 신호들(XD1O, D1O, D2O)을 수신하고 수신된 상기 홀수 번째 데이터 신호들(XD1O, D1O, D2O)이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스시킨다.

상기 데이터 변환블록(340)는 제1데이터 변환블록(341) 및 제2데이터 변환블 록(342)을 구비한다. 상기 제1데이터 변환블록(341)은 상기 제1데이터 상태 제거블록(331)으로부터 출력된 제1신호들(예컨대, XD1E, D1E', 및 D2E)의 레벨 값들에 기초하여, 상기 제1신호들(예컨대, XD1E, D1E', 및 D2E)을 소정의 값들(예컨대, XD1E', D1E'', D2E')로 변환하여 출력한다. 이는 3개의 전송라인들을 이용한 송수신 시스템에서 2개의 전송라인들을 구동시키기 위해 전송할 데이터를 변환하는 것이다.

상기 제1데이터 변환블록(341)은 전송할 데이터 신호(예컨대, XD1E)가 연속하여 동일한 값을 가지는 경우, 펄스 구동하기 위하여 상기 전송할 데이터 신호(예컨대, XD1E)를 변환한다. 예를 들면, 상기 제1데이터 상태 제거블록(331)로부터 출력된 제1신호들(예컨대, XD1E, D1E', 및 D2E) 중에서 적어도 하나의 데이터 신호(예컨대, XD1E)의 레벨 값이 1.5 클럭 사이클 동안 연속하여 데이터 "1"이었다면, 펄스구동을 위해서 1.5클럭 사이클 전에 상기 데이터 신호(XD1E)의 레벨을 데이터 "0"으로 변환시키고 1.5클럭 사이클이 되는 에지(edge)에서 다시 데이터"1"로 변환시킨다.

상기 제2데이터 변환블록(342)의 경우에도 상술한 제1데이터 변환블록(341)과 같은 방법으로 데이터 신호를 변환시킨다.

상기 다수의 버퍼들(351 내지 356)은 제1버퍼들(351 내지 353) 및 제2버퍼들(354 내지 356)을 구비한다. 상기 제1버퍼들(351 내지 353) 각각은 상기 제1데이터 변환 블록(341)으로부터 출력된 신호들(예컨대, XD1E', D1E'', 및 D2E') 중에서 대응되는 신호를 버퍼링한다. 상기 제2버퍼들(354 내지 356) 각각은 상기 제2데이터 변환 블록(342)으로부터 출력된 신호들(예컨대, XD1O', D1O'', 및 D2O') 중에서 대응되는 신호를 버퍼링한다.

상기 먹스(360)는 다수의 입력 단자들을 구비한다. 상기 다수의 커패시턴스들(C1 내지 C6)은 제1커패시턴스들(C1 내지 C3) 및 제2커패시턴스들(C4 내지 C6)을 구비한다. 상기 제1커패시턴스들(C1 내지 C3) 각각은 상기 제1버퍼들(351 내지 353) 중에서 대응되는 버퍼의 출력단자와 상기 먹스(360)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된다. 상기 제2커패시턴스들(C4 내지 C6) 각각은 상기 제2버퍼들(354 내지 356) 중에서 대응되는 버퍼의 출력단자와 상기 먹스(360)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된다.

상기 먹스(360)는 상기 클럭 신호(CLK)에 응답하여 상기 제1커패시터들(C1 내지 C3) 또는 상기 제2커패시터들(C4 내지 C6) 중에서 대응되는 커패시터들의 출력 신호를 출력한다.

도 4는 본 발명의 실시 예에 따른 데이터 신호 수신장치(400)를 나타내는 회로도이다. 도 4를 참조하면, 상기 데이터 신호 수신장치(400)는 다수의 패드들(411 내지 413), 다수의 종단 저항들(R1 내지 R3), 다수의 차동증폭기들(421 내지 423), 및 논리 연산블록(430)을 구비한다.

상기 다수의 종단 저항들(R1 내지 R3) 각각은 상기 다수의 패드들(411 내지 413) 중에서 대응되는 패드와 전원(Vterm) 사이에 접속된다. 상기 다수의 차동 증폭기들(421 내지 423)은 각각이 상기 다수의 패드들(411 내지 413) 중에서 대응되는 두 개의 패드들 사이의 전압 차이, 즉 상기 다수의 종단 저항들(R1 내지 R3) 중 에서 대응되는 두 개의 종단 저항의 전압의 차이를 증폭하고, 증폭 결과에 상응하는 신호를 출력한다.

상기 논리 연산블록(430)는 상기 다수의 차동 증폭기들(421 내지 423)의 출력 신호들 중에서 선택된 두 개의 차동 증폭기들(421 및 422)의 출력신호들을 논리 연산하여 클럭 신호(CLK)를 복원하는 논리 연산기(431)를 구비한다. 상기 논리 연산기(431)는 배타 논리합 게이트(Exclusive-OR Gate) 또는 배타 부정논리합 게이트(Exclusive-NOR Gate)가 될 수 있다. 상기 논리 연산 블록(430)은 상기 다수의 차동 증폭기들(422 내지 423)의 출력들을 바이패스하여 데이터 신호들(D1 및 D2)를 복원한다.

도 5a 내지 도 5f는 3개의 전송선으로 데이터 신호를 전송할 수 있는 6가지 상태를 나타내는 상태도를 나타낸다. 도 5a를 참조하면, 상기 데이터 신호 수신장치(400)의 종단저항들(R1 내지 R3)에 흐르는 전류가 C점에서 A점으로 흐르면(도 5a), 각 점의 전압 크기는 V(C)>V(B)>V(A)인 관계가 성립한다. 전류가 B점에서 C점으로 흐르면(도 5b), 각 점의 전압 크기는 V(B)>V(A)>V(C)인 관계가 성립한다. 전류가 점 B에서 점 A로 흐르면(도 5c), 각 점의 전압 크기는 V(B)>V(C)>V(A)인 관계가 성립한다. 전류가 점A에서 점B로 흐르면(도 5d), 각 점의 전압 크기는 V(A)>V(C)>V(B)인 관계가 성립한다. 전류가 점C에서 점B로 흐르면(도 5e), 각 점의 전압 크기는 V(C)>V(A)>V(B)인 관계가 성립한다. 전류가 점A에서 점C로 흐르면(도 5f), 각 점의 전압 크기는 V(A)>V(B)>V(C)인 관계가 성립한다.

따라서 상기 데이터 신호 송신장치(300)로부터 전송된 데이터 신호에 기초하 여 상기 종단 저항들(R1 내지 R3)에 흐르는 전류의 방향이 결정되고, 상기 전류의 방향에 기초하여 상기 종단 저항들(R1 내지 R3)의 전압들(V(A), V(B), V(C))의 크기가 결정된다.

도 5g는 도 4에 도시한 차동증폭기들(421 내지 423)의 출력 신호들의 레벨 값들(Dout0 내지 Dout2)을 나타내는 표이다. 도 5g를 참조하면, 송신하고자 하는 데이터 신호들이 소정의 값들(예컨대, (0,0,1))인 경우, 이에 기초한 상기 수신장치(400)의 종단저항들(R1 내지 R3)의 전압 상태(V(C)>V(B)>V(A), 도 3a의 경우)가 결정된다. 그리고 상기 종단 저항들(R1 내지 R3)의 전압들 중에서 선택된 2개의 전압들(예컨대, V(A) 와 V(B))의 차를 증폭하고 증폭된 신호들(예컨대, Dout0의 레벨 값은 0이다)을 출력한다. 따라서 도 5a의 경우 상기 차동 증폭기들(421 내지 423)의 출력 신호들(Dout0 내지 Dout1)은 소정의 값들(예컨대, (0,0,1))을 갖게 된다. 도 5b 내지 도 5f의 경우에도 상술한 바와 같다. 따라서 6상태의 데이터 신호들만을 전송할 수 있으므로, 2.56비트의 전송이 가능하다.

도 3에 도시된 데이터 송신장치(300)의 커패시터들(C1 내지 C6)은 각각이 도 4에 도시한 데이터 수신장치(400)의 종단 저항들(R1 내지 R3)중 대응하는 종단저항과 함께 고주파 통과 필터의 특성을 갖는다. 고주파 통과 필터에 대한 전달함수는 아래의 수학 1식과 같다.

상기 수학식 1에 의하면, 전달함수(T(s))는 주파수(s=jw이고, w는 각주파수를 의미한다)에 비례하므로 상기 데이터 신호 송신장치(300)와 상기 데이터 신호 수신장치(400)를 구비하는 데이터 신호 송수신 시스템은 고주파 데이터 신호를 잘 전송한다. 직류신호(주파수(s=0))는 수학식 1에 의하면 전달함수(T(s)) 값이 0이므로 전송할 수 없다. 따라서 정전력(Static Power)의 소모가 없다.

또한 상기 종단 저항들(R1 내지 R3)의 전압들(V(A), V(B), 및 V(C)) 중에서 대응되는 전압(예컨대, V(A))은 상기 송신장치(300)의 상기 다수의 버퍼들(예컨대, 351 내지 353)의 출력 전압들(예컨대, V(d1),V(d2),V(d3)) 중에서 대응되는 전압(V(d1))을 미분한 형태로 표현되며, 아래의 수학식2와 같다.

도 6a는 도 4에 도시된 종단 저항들(R1 내지 R3)의 전압 파형을 나타낸다. 도 6a를 참조하면, 상기 전압들(예컨대, V(A),V(B),및 V(C))은 상기 데이터 신호 송신장치(300)의 전압들(예컨대, V(d1),V(d2),V(d3))을 미분한 형태로 나타난다.

도 6b는 도 4에 도시한 종단 저항들(R1 내지 R3)의 전압들(V(A),V(B),및 V(C)) 중에서 선택된 2개의 전압들의 차가 가질 수 있는 값들을 나타낸다. 도 6b를 참조하면, 상기 선택된 전압들의 차는 4가지 상태 변화 값들(±100mV 및 ±200mV)을 갖으며 상태 변화 크기의 개수는 2가지이다. 이는 도 2b에 도시한 상태 변화 크기의 개수보다 적으며, 상태 변화 크기의 개수가 적을수록 클럭 신호와 데이터 신 호 사이에 스큐가 적다.

도 7a는 송신할 데이터 신호들(CLK, D1, D2)의 레벨 값들을 나타낸다. 도 7a를 참조하면, 3비트의 상기 데이터 신호들(CLK, D1, D2)은 모두 8상태를 갖는다. 도 7b는 송신장치의 논리 연산블록에 의해 논리 연산된 신호들(XD1, D1, D2)을 나타낸다. 상술한 바와 같이 3개의 전송선을 이용한 데이터 신호 전송은 6상태만을 전송할 수 있다. 따라서 도 7b에서 점선으로 표시한 데이터 신호들(XD1, D1, D2)이 갖는 상태들((0,0,0) 및 (1,1,1))은 도 5g에 도시한 상태표에는 존재하지 않는 상태이므로 원칙적으로는 데이터 신호 전송이 불가능하다.

도 7c는 데이터 신호 전송이 가능하도록 변환된 데이터 신호를 나타낸다. 도 7c를 참조하면, 상기 데이터 신호 전송이 불가능한 상태들((0,0,0) 및 (1,1,1))을 갖는 데이터 신호들(XD1, D1, D2)은 상기 데이터 신호(예컨대, D2)를 변환하여 전송이 가능한 상태 값들을 갖는 신호들(예컨대, XD1, D1, D2')로 변환하여 전송한다. 이 경우 전송되는 상기 데이터 신호(예컨대, D2')는 원래 값과 다른 유효하지 않은 데이터(Invalid Data)가 된다.

도 7d는 수신장치의 차동증폭기들의 출력 신호들의 레벨 값들을 나타낸다. 도 7d를 참조하면, 상기 출력 신호(Dout2)의 값들 중에서 점선으로 표시한 부분의 신호들은 수신장치에서는 유효한 데이터 신호인지 구별할 수 없다.

도 7e는 수신장치의 논리 연산블록의 출력 값을 나타낸다. 도 7e를 참조하면, 상기 출력 신호들(Dout0, Dout1, Dout2)이 상기 논리 연산블록에 의해 연산되면, 상기 연산된 신호들(CLK, D1, D2)은 도 7e에 도시된 표에서와 같은 값을 가진 다. 따라서 상기 논리 연산블록의 출력 신호들(CLK, D1, D2) 중에서 도 7e에서 점선으로 표시한 부분의 값들은 유효하지 않은 값들이 된다.

따라서 상기 논리 연산블록의 출력 신호들 중에서 상기 데이터 신호(예컨대, D1)는 클럭 신호의 상승시 및 하강시 모두 유효한 데이터가 전송되는 반면, 상기 데이터 신호(예컨대, D2)는 클럭 신호의 상승시에만 유효한 데이터가 전송된다. 결국 한 클럭 사이클 당 3비트의 데이터 신호가 전송된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 데이터 신호 송수신 시스템은 3개의 전송선을 이용하여 데이터 신호를 전송함으로써 전송효율을 높이고, 송신장치에 부가한 커패시터를 통하여 데이터 신호를 송신함으로써 고주파특성이 양호하고, 직류소비 전력을 없애고, 송신 신호의 인코딩과 수신 신호의 디코딩을 통해 클럭 신호와 데이터 신호의 스큐(Skew)를 줄여 정확한 데이터 신호를 전송할 수 있는 효과가 있다.

Claims

데이터 신호 송신장치에 있어서,

클럭 신호와 제1데이터 신호를 논리 연산하는 논리 연산기;

상기 논리 연산기의 출력 신호, 상기 제1데이터 신호, 및 제2데이터 신호를 수신하고, 상기 클럭 신호의 제1에지에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들을 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째 데이터 신호들을 출력하는 디먹스(DeMux);

상기 짝수 번째 데이터 신호들 또는 상기 홀수 번째 데이터 신호들을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스(Bypass)하는 데이터 상태 제거 블록;

상기 데이터 상태 제거 블록으로부터 출력된 데이터 신호들을 수신하고 수신된 데이터 신호들 중에서 적어도 하나의 데이터 신호의 레벨을 변경하는 데이터 신호 변환블록;

각각이 상기 데이터 신호 변환 블록으로부터 출력된 신호들 중에서 대응되는 신호를 버퍼링하는 다수의 버퍼들;

다수의 입력 단자들을 구비하는 먹스; 및

각각이 상기 다수의 버퍼들 중에서 대응되는 버퍼의 출력단자와 상기 먹스(MUX)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된 다수의 커패시터들을 구비하며,

상기 먹스는 상기 클럭 신호에 응답하여 상기 다수의 커패시터들 중에서 대응되는 다수의 커패시터들의 출력 신호들을 출력하는 것을 특징으로 하는 데이터 신호 송신장치.
제1항에 있어서, 상기 논리 연산기는,

배타 논리합 게이트(Exclusive-OR Gate)인 것을 특징으로 하는 데이터 신호 송신장치.
제1항에 있어서, 상기 데이터 신호 변환블록은,

상기 데이터 상태 제거 블록으로부터 출력된 신호들 중에서 적어도 하나의 신호의 레벨 값이 적어도 1.5클럭 사이클 동안 연속된 같은 값을 가지지 않도록 변환시키는 것을 특징으로 하는 데이터 신호 송신장치.
데이터 신호 수신장치에 있어서,

각각이 다수의 패드들 중에서 대응되는 패드와 전원 사이에 접속된 다수의 종단 저항들;

각각이 상기 다수의 패드들 중에서 대응되는 두 개의 패드들 사이의 전압 차이를 증폭하고, 증폭 결과에 상응하는 신호를 출력하는 다수의 차동 증폭기들; 및

상기 다수의 차동 증폭기들의 출력들 중에서 선택된 두 개의 차동 증폭기들 의 출력신호들을 논리 연산하여 클럭 신호를 복원하는 논리 연산기를 구비하는 것을 특징으로 하는 데이터 신호 수신장치.
제4항에 있어서, 상기 논리 연산기는,

배타 논리합 게이트(Exclusive OR Gate)인 것을 특징으로 하는 데이터 신호 수신장치.
데이터 신호 수신장치에 있어서,

각각이 다수의 패드들 중에서 대응되는 패드와 전원 사이에 접속된 다수의 종단 저항들;

각각이 상기 다수의 패드들 중에서 대응되는 두 개의 패드들 사이의 전압 차이를 증폭하고 증폭결과에 상응하는 신호를 출력하는 다수의 차동 증폭기들; 및

상기 다수의 차동 증폭기들의 출력신호들을 수신하고 그 중에서 선택된 두 개의 차동 증폭기들의 출력신호들을 논리연산하고 연산결과에 상응하는 신호와 바이 패스된 차동 증폭기들의 출력신호들을 출력하는 디코더를 구비하는 것을 특징으로 하는 데이터 신호 수신 장치.
데이터 신호 송수신 시스템에 있어서,

클럭 신호, 제1데이터 신호 및 제2데이터 신호를 송신하기 위한 송신부; 및

상기 송신부로부터 출력되어 다수의 전송선들을 통하여 입력된 신호들을 복원하기 위한 수신부를 구비하며,

상기 송신부는,

상기 클럭 신호와 상기 제1데이터 신호를 논리 연산하는 제1논리 연산기;

상기 제1논리 연산기의 출력 신호, 상기 제1데이터 신호, 및 상기 제2데이터 신호를 수신하고, 상기 클럭 신호의 제1에지에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들을 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째 데이터 신호들을 출력하는 디먹스(Demux);

상기 짝수 번째 데이터 신호들 또는 상기 홀수 번째 데이터 신호들을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스(Bypass)하는 데이터 상태 제거 블록;

상기 데이터 상태 제거 블록으로부터 출력된 데이터 신호들을 수신하고 수신된 데이터 신호들 중에서 적어도 하나의 데이터 신호의 레벨을 변경하는 데이터 신호 변환블록;

각각이 상기 데이터 신호 변환 블록으로부터 출력된 신호들 중에서 대응되는 신호를 버퍼링하는 다수의 버퍼들;

다수의 입력 단자들을 구비하는 먹스; 및

각각이 상기 다수의 버퍼들 중에서 대응되는 버퍼의 출력단자와 상기 먹스(MUX)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된 다수의 커패시터들을 구비하며,

상기 먹스는 상기 클럭 신호에 응답하여 상기 다수의 커패시터들 중에서 대응되는 다수의 커패시터들의 출력 신호들을 출력하며,

상기 수신부는,

각각이 상기 다수의 전송선들 중에서 대응되는 전송선과 전원 사이에 접속된 다수의 종단 저항들;

각각이 상기 다수의 전송선들 중 대응되는 두 개의 전송선들 사이의 전압 차이를 증폭하고 증폭결과에 상응하는 신호를 출력하는 다수의 차동증폭기들; 및

상기 다수의 차동 증폭기들 중에서 선택된 두 개의 차동 증폭기로부터 출력된 신호들을 논리 연산하여 상기 클럭 신호를 복원하는 제2논리 연산기를 구비하는 것을 특징으로 하는 데이터 신호 송수신 시스템.
제7항에 있어서, 상기 제1논리 연산기와 상기 제2논리 연산기 각각은,

배타 논리합 게이트(Exclusive OR Gate)인 것을 특징으로 하는 데이터 신호 송수신 시스템.
제7항에 있어서, 상기 다수의 버퍼들 각각은 직렬로 접속된 N(N≥1인 자연수)개의 인버터들을 구비하는 것을 특징으로 하는 데이터 신호 송수신 시스템.
제어기, 소스 드라이버, 및 상기 제어기의 패드들과 상기 소스 드라이버의 패드들 사이에 접속된 다수의 전송선들을 구비하는 디스플레이 장치에 있어서,

상기 제어기는,

클럭 신호와 제1데이터 신호를 논리 연산하는 제1논리 연산기;

상기 제1논리 연산기의 출력 신호, 상기 제1데이터 신호, 및 제2데이터 신호를 수신하고, 상기 클럭 신호의 제1에지에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들을 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째 데이터 신호들을 출력하는 디먹스(Demux);

상기 짝수 번째 데이터 신호들 또는 상기 홀수 번째 데이터 신호들을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스(Bypass)하는 데이터 상태 제거 블록;

상기 데이터 상태 제거 블록으로부터 출력된 데이터 신호들을 수신하고 수신된 데이터 신호들 중에서 적어도 하나의 데이터 신호의 레벨을 변경하는 데이터 신호 변환블록;

각각이 상기 데이터 신호 변환 블록으로부터 출력된 신호들 중에서 대응되는 신호를 버퍼링하는 다수의 버퍼들;

다수의 입력 단자들을 구비하는 먹스; 및

각각이 상기 다수의 버퍼들 중에서 대응되는 버퍼의 출력단자와 상기 먹스(MUX)의 다수의 입력단자들 중에서 대응되는 입력단자 사이에 접속된 다수의 커패시터들을 구비하며,

상기 먹스는 상기 클럭 신호에 응답하여 상기 다수의 커패시터들 중에서 대응되는 다수의 커패시터들의 출력 신호들을 출력하며,

상기 소스 드라이버는,

각각이 상기 소스 드라이버의 패드들 중에서 대응되는 패드와 전원 사이에 접속된 다수의 종단 저항들;

각각이 상기 소스 드라이버의 패드들 중에서 대응되는 두 개의 패드들 사이의 전압 차이를 증폭하고 증폭 결과에 상응하는 신호를 출력하는 다수의 차동 증폭기들; 및

상기 다수의 차동 증폭기들 중에서 선택된 두 개의 증폭기들의 출력 신호들을 논리 연산하고 그 연산 결과로서 상기 클럭 신호를 복원하는 제2논리 연산기를 구비하는 것을 특징으로 하는 디스플레이 장치.
제10항에 있어서, 상기 제1논리 연산기 및 상기 제2논리 연산기 각각은,

배타 논리합 게이트(Exclusive OR Gate)인 것을 특징으로 하는 디스플레이 장치.
클럭 신호와 제1데이터 신호를 논리 연산하여 상기 클럭 신호와 동일한 위상또는 반대되는 위상을 갖는 제1신호를 발생하는 제1단계;

상기 제1신호, 상기 제1데이터 신호, 및 제2데이터 신호를 수신하고, 상기 클럭 신호의 제1에지에 응답하여 수신된 신호들 중에서 홀수 번째 데이터 신호들을 출력하고, 상기 클럭 신호의 제2에지에 응답하여 상기 수신된 신호들 중에서 짝수 번째 데이터 신호들을 출력하는 제2단계;

상기 짝수 번째 데이터 신호들 또는 상기 홀수 번째 데이터 신호들을 수신하고 수신된 데이터 신호들의 레벨들이 서로 동일한 경우 상기 수신된 데이터 신호들 중에서 어느 하나의 데이터 신호의 레벨을 반전시키고 나머지 데이터 신호들은 바이패스(Bypass)하는 제3단계;

상기 제3단계에서 발생된 데이터 신호들을 수신하고 수신된 데이터 신호들 중에서 적어도 하나의 데이터 신호의 레벨을 변경하는 제4단계;

상기 제4단계로부터의 출력 신호들을 버퍼링하고, 버퍼링된 신호들 각각을 용량성 소자를 통하여 출력하는 제5단계;

상기 클럭 신호에 응답하여 상기 용량성 소자들 중에서 대응되는 다수의 용량성 소자를 통하여 출력된 신호들을 출력하는 제6단계;

상기 용량성 소자들에 접속된 전송선들을 통하여 수신된 신호들 중에서 대응되는 두 신호들의 차이를 증폭하고 증폭된 신호들을 출력하는 제7단계; 및

상기 증폭된 신호들 중에서 두 신호들을 논리 연산하여 상기 클럭 신호를 복원하는 제8단계를 구비하는 것을 특징으로 하는 데이터 송수신 방법.